JP2512106B2 - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JP2512106B2 JP2512106B2 JP63266414A JP26641488A JP2512106B2 JP 2512106 B2 JP2512106 B2 JP 2512106B2 JP 63266414 A JP63266414 A JP 63266414A JP 26641488 A JP26641488 A JP 26641488A JP 2512106 B2 JP2512106 B2 JP 2512106B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路に使用されるディジタル・アナロ
グ変換回路に関するものである。
グ変換回路に関するものである。
従来の技術 近年、半導体集積回路技術の進歩により、従来アナロ
グ処理のみであったシステムのディジタル化が進み、ア
ナログ信号とディジタル信号の接点であるアナログ・デ
ィジタル変換及び、ディジタル・アナログ変換の重要性
が高まって来た。
グ処理のみであったシステムのディジタル化が進み、ア
ナログ信号とディジタル信号の接点であるアナログ・デ
ィジタル変換及び、ディジタル・アナログ変換の重要性
が高まって来た。
以下に、従来のマトリクス構造の電流加算型D/A変換
回路について説明する。第３図は、従来のマトリクス構
造の６ビットD/A変換回路の回路図である。
回路について説明する。第３図は、従来のマトリクス構
造の６ビットD/A変換回路の回路図である。
CLKはデータラッチ用クロックパルス、DB1〜６は６ビ
ットデータ、３はＹデコーダ、４はＸデコーダ、304,40
4は３入力NANDゲート、305,405は２入力NANDゲート,30
6,406,308,408は複合ゲート、309,409は２入力NORゲー
ト、310,410は３入力NORゲート,301,302,303,307,401,4
02,403,407はインバータ（以下INVと記す）、301,411は
ラッチ回路、Ｘφ〜X7はＸデコーダ出力、〔YPO,YSO〕
〜［Yp7,Ys7］はＹデコーダの出力である。
ットデータ、３はＹデコーダ、４はＸデコーダ、304,40
4は３入力NANDゲート、305,405は２入力NANDゲート,30
6,406,308,408は複合ゲート、309,409は２入力NORゲー
ト、310,410は３入力NORゲート,301,302,303,307,401,4
02,403,407はインバータ（以下INVと記す）、301,411は
ラッチ回路、Ｘφ〜X7はＸデコーダ出力、〔YPO,YSO〕
〜［Yp7,Ys7］はＹデコーダの出力である。
（0,0）〜（7,6）はマトリクス状に配列された定電流源
基本回路である。20は抵抗で定電流源基本回路に接続さ
れている。次に前記定電流源基本回路の回路構成を第４
図に示す。30が定電流源基本回路ブロックを示し、31は
２入力ORゲート,32は２入力NANDゲート,33はインバー
タ,34はスイッチ,35は定電流源である。Xiはｉ番目のＸ
デコーダの出力，［Ypj,Ysj］はｊ番目のＹデコーダの
出力,IOUTは出力電流である。34のスイッチはINV33の出
力が“H"レベルの時定電流源35がＩOUT側に接続され
る。
基本回路である。20は抵抗で定電流源基本回路に接続さ
れている。次に前記定電流源基本回路の回路構成を第４
図に示す。30が定電流源基本回路ブロックを示し、31は
２入力ORゲート,32は２入力NANDゲート,33はインバー
タ,34はスイッチ,35は定電流源である。Xiはｉ番目のＸ
デコーダの出力，［Ypj,Ysj］はｊ番目のＹデコーダの
出力,IOUTは出力電流である。34のスイッチはINV33の出
力が“H"レベルの時定電流源35がＩOUT側に接続され
る。
以上のように構成されたD/A変換回路について、以下
にその動作を説明する。まず、ビットデータDB1〜DB6の
うちデータDB4〜DB6はＸデコーダに入力され、クロック
パルスCLKでラッチされＸデコーダ出力X0〜X7を出力す
る。その関係を表１に示す。
にその動作を説明する。まず、ビットデータDB1〜DB6の
うちデータDB4〜DB6はＸデコーダに入力され、クロック
パルスCLKでラッチされＸデコーダ出力X0〜X7を出力す
る。その関係を表１に示す。
またDB1〜DB3はＹデコーダに入力され、Ｙデコーダ出
力［Yp0,Ys0］〜［Yp7,Ys7］を発生する。その関係を表
２に示す。Ｙ方向の列は、［Ypj,Ysj］＝［0,0］と［1,
0］と［1,1］の３つの領域に分れる。
力［Yp0,Ys0］〜［Yp7,Ys7］を発生する。その関係を表
２に示す。Ｙ方向の列は、［Ypj,Ysj］＝［0,0］と［1,
0］と［1,1］の３つの領域に分れる。
［Ypj,Ysj］＝［0,0］の時、第４図より２入力NAND32
の出力は“H"レベルとなり、INV33の出力は“L"レベル
となる。この時スイッチ34は、定電流35をVDD側に接続
する。
の出力は“H"レベルとなり、INV33の出力は“L"レベル
となる。この時スイッチ34は、定電流35をVDD側に接続
する。
このように［Ypj,Ysj］＝［0,0］の時Yj列の定電流源
はXiの値に関係なく全てVDD側に接続され、ＩOUTに電流
を流さない。ＩOUTに定電流が流れることを、定電流源
基本回路が導通する、逆にＩOUTに定電流が流れないこ
とを定電流源基本回路が遮断する、と以後記す。
はXiの値に関係なく全てVDD側に接続され、ＩOUTに電流
を流さない。ＩOUTに定電流が流れることを、定電流源
基本回路が導通する、逆にＩOUTに定電流が流れないこ
とを定電流源基本回路が遮断する、と以後記す。
［Ypj,Ysj］＝［1,0］の時、第４図より２入力OR31の
出力は、Xi＝０の時、０となり、この時INV33の出力は
“Ｌ“レベルとなるから定電流源基本回路は遮断する。
逆にXi＝１の時、２入力NOR31の出力は“H"レベルとな
り、INV33の出力は"H“レベルとなるから定電流源基本
回路は導通する。このように［Ypj,Ysj］＝［1,0］の列
ではXi＝１の定電流源基本回路は導通し、Xj＝０の時、
遮断する。
出力は、Xi＝０の時、０となり、この時INV33の出力は
“Ｌ“レベルとなるから定電流源基本回路は遮断する。
逆にXi＝１の時、２入力NOR31の出力は“H"レベルとな
り、INV33の出力は"H“レベルとなるから定電流源基本
回路は導通する。このように［Ypj,Ysj］＝［1,0］の列
ではXi＝１の定電流源基本回路は導通し、Xj＝０の時、
遮断する。
［Ypj,Ysj］＝［1,1］の時、第４図より、２入力NAND32
の出力は“L"レベルになり、INV33の出力は“H"レベル
になり、定電流源基本回路は導通する。このように［Y
pj,Ysj］＝［1,1］の時Yj列の定電流源はXiの値に関係
なく、導通する。
の出力は“L"レベルになり、INV33の出力は“H"レベル
になり、定電流源基本回路は導通する。このように［Y
pj,Ysj］＝［1,1］の時Yj列の定電流源はXiの値に関係
なく、導通する。
（DB1,……,DB6）＝（0,……,0）から１ビットづつア
ップカウントしていった場合を考える。（DB1,DB2,DB
3）＝（0,0,0）の時、Y1列からY7列までは全ての定電流
源基本回路は遮断している。
ップカウントしていった場合を考える。（DB1,DB2,DB
3）＝（0,0,0）の時、Y1列からY7列までは全ての定電流
源基本回路は遮断している。
Y0列は（DB4,DB5,DB6）＝（0,0,0）から１ビットづつ
増えていくと表１のようにX0から、X7まで順に１の状態
が増えていき、DB4〜DB6の値の数だけ定電流源が導通し
ていき、（DB4,DB5,DB6）＝（1,1,1）の時、定電流源基
本回路（0,0），……（6,0）まで導通する。次に（DB1,
DB2,DB3）＝（0,0,1）になった時、Y0列は全て導通し、
Y1列は（DB4,DB5,DB6）の値に応じて、順に導通してい
く。Y2〜Y7列は全て遮断している。このようにして（DB
1,DB2,DB3,DB4,DB5,DB6）＝（1,1,1,1,1,1）になると定
電流源基本回路は（0,0）から（6,7）まで全て導通す
る。上記のように１ビットづつアップカウントして、定
電流源基本回路が導通していく順序を第５図に示す。丸
の中の番号は導通していく順序を示している。
増えていくと表１のようにX0から、X7まで順に１の状態
が増えていき、DB4〜DB6の値の数だけ定電流源が導通し
ていき、（DB4,DB5,DB6）＝（1,1,1）の時、定電流源基
本回路（0,0），……（6,0）まで導通する。次に（DB1,
DB2,DB3）＝（0,0,1）になった時、Y0列は全て導通し、
Y1列は（DB4,DB5,DB6）の値に応じて、順に導通してい
く。Y2〜Y7列は全て遮断している。このようにして（DB
1,DB2,DB3,DB4,DB5,DB6）＝（1,1,1,1,1,1）になると定
電流源基本回路は（0,0）から（6,7）まで全て導通す
る。上記のように１ビットづつアップカウントして、定
電流源基本回路が導通していく順序を第５図に示す。丸
の中の番号は導通していく順序を示している。
発明が解決しようとする課題 しかしながら、上記の従来の構成では、マトリクス状
の定電流源基本回路の電流値が、LSIチップ内である規
則性をもって分布していた場合、微分直線誤差は小さい
にもかかわらず、直線性誤差が大きくなるという問題点
を有していた。以下にその理由を説明する。
の定電流源基本回路の電流値が、LSIチップ内である規
則性をもって分布していた場合、微分直線誤差は小さい
にもかかわらず、直線性誤差が大きくなるという問題点
を有していた。以下にその理由を説明する。
第３図の８×８マトリクス構造の６ビットD/A変換回
路の場合で、第６図のように定電流源基本回路の電流値
が縦方向（Ｙ方向）に傾きをもって分布している場合を
考える。四角の中の値は微分直線誤差を示す。単位はLS
Bである。この時の直線性誤差の計算結果が第７図であ
る。同様に第８図のように縦方向（Ｙ方向）に微分直線
性誤差が山型に分布している場合の直線性誤差の計算結
果が第９図である。このように、微分直線性誤差は±0.
007LSBであるが、直線性誤差は、第７図の場合0,124LS
B,第９図の場合、0.073LSBになっている。
路の場合で、第６図のように定電流源基本回路の電流値
が縦方向（Ｙ方向）に傾きをもって分布している場合を
考える。四角の中の値は微分直線誤差を示す。単位はLS
Bである。この時の直線性誤差の計算結果が第７図であ
る。同様に第８図のように縦方向（Ｙ方向）に微分直線
性誤差が山型に分布している場合の直線性誤差の計算結
果が第９図である。このように、微分直線性誤差は±0.
007LSBであるが、直線性誤差は、第７図の場合0,124LS
B,第９図の場合、0.073LSBになっている。
本発明は、上記従来の問題点を解決するもので、定電
流基本セルの導通する順序を変えることで、直線性誤差
の小さな、マトリクスセル構成のD/A変換回路を実現す
ることを目的とするものである。
流基本セルの導通する順序を変えることで、直線性誤差
の小さな、マトリクスセル構成のD/A変換回路を実現す
ることを目的とするものである。
課題を解決するための手段 本発明のディジタル・アナログ変換回路は、定電流源
基本回路が、Ｘ軸とＹ軸方向にマトリクス構造に配列さ
れ、前記各定電流源基本回路を選択するＸ軸とＹ軸方向
のデコード回路部であるＸデコーダ回路と、Ｙデコーダ
回路の少くとも一方の出力が、配列順に添字を付したｎ
個の定電流源基本回路列、a0,a1，……ai，……，
an-1，（n:偶数,n≧４）を、a0,an/2，……，ai， an-1，または、an/2,a0……， ai， ai+1，……，an-1， の順に導通するようにデコード回路を構成するものであ
る。
基本回路が、Ｘ軸とＹ軸方向にマトリクス構造に配列さ
れ、前記各定電流源基本回路を選択するＸ軸とＹ軸方向
のデコード回路部であるＸデコーダ回路と、Ｙデコーダ
回路の少くとも一方の出力が、配列順に添字を付したｎ
個の定電流源基本回路列、a0,a1，……ai，……，
an-1，（n:偶数,n≧４）を、a0,an/2，……，ai， an-1，または、an/2,a0……， ai， ai+1，……，an-1， の順に導通するようにデコード回路を構成するものであ
る。
作用 この回路構成によって微分直線性誤差が規則性を持っ
て分布している場合、センターを中心に分けた２つのブ
ロック内を順に交互に導通させることにより、微分直線
性誤差を打ち消すようにし、直線性誤差を小さくするこ
とができる。
て分布している場合、センターを中心に分けた２つのブ
ロック内を順に交互に導通させることにより、微分直線
性誤差を打ち消すようにし、直線性誤差を小さくするこ
とができる。
実施例 以下、本発明の１実施例について、図面を参照しなが
ら説明する。第１図は、本発明の１実施例におけるマト
リクス構成の定電流加算方式による６ビットのD/A変換
回路図を示すものである。
ら説明する。第１図は、本発明の１実施例におけるマト
リクス構成の定電流加算方式による６ビットのD/A変換
回路図を示すものである。
第１図において、電源電圧VDD，接地電圧VSS,Xデコー
ダ2,データDB1〜DB6,出力電流ＩOUT，定電流源基本回路
（0,0）〜（6,7）は、従来例の構成と同じものである。
次に、１はＹデコーダ、104,204は３入力NANDゲート、1
05,205は２入力NANDゲート、106,206,108,208は複合ゲ
ート、109,209は２入力NORゲート、110,210は３入力NOR
ゲート、101,102,103,107,201,202,203,207はINV,111,2
11はラッチ回路、10は抵抗である。X0〜X7は、Ｘデコー
ダ出力、［Yp0Ys0］……［Yp7,Ys7］はＹデコーダ出力
である。（0,0）〜（7,6）はマトリクス状に配列された
定電流源基本回路であり、内部回路は従来例と同じであ
る。
ダ2,データDB1〜DB6,出力電流ＩOUT，定電流源基本回路
（0,0）〜（6,7）は、従来例の構成と同じものである。
次に、１はＹデコーダ、104,204は３入力NANDゲート、1
05,205は２入力NANDゲート、106,206,108,208は複合ゲ
ート、109,209は２入力NORゲート、110,210は３入力NOR
ゲート、101,102,103,107,201,202,203,207はINV,111,2
11はラッチ回路、10は抵抗である。X0〜X7は、Ｘデコー
ダ出力、［Yp0Ys0］……［Yp7,Ys7］はＹデコーダ出力
である。（0,0）〜（7,6）はマトリクス状に配列された
定電流源基本回路であり、内部回路は従来例と同じであ
る。
以上のように構成された本実施例は、Ｙデコーダ出力
の接続が従来例と異なり、定電流源基本回路の導通する
順序が異なる。従来例と同じように、（DB1,……,DB6）
＝（0,……,0）から１ビットづつアップカウントしてい
った場合の、定電流源基本回路の導通していく順序を示
したのが図２である。従来例の第６図のように微分直線
性誤差が分布している場合の本実施例の直線性誤差の計
算結果が第10図であり、従来例の第８図のように分布し
ている場合の、本実施例の計算結果が第11図である。以
上の計算結果のように、第６図のように微分直線性誤差
が分布している場合、直線性誤差は、0.124LSBから、0.
085LSBに、第８図のように分布している場合は、0.145L
SBが0.107LSBにそれぞれ減少している。
の接続が従来例と異なり、定電流源基本回路の導通する
順序が異なる。従来例と同じように、（DB1,……,DB6）
＝（0,……,0）から１ビットづつアップカウントしてい
った場合の、定電流源基本回路の導通していく順序を示
したのが図２である。従来例の第６図のように微分直線
性誤差が分布している場合の本実施例の直線性誤差の計
算結果が第10図であり、従来例の第８図のように分布し
ている場合の、本実施例の計算結果が第11図である。以
上の計算結果のように、第６図のように微分直線性誤差
が分布している場合、直線性誤差は、0.124LSBから、0.
085LSBに、第８図のように分布している場合は、0.145L
SBが0.107LSBにそれぞれ減少している。
以上の例は、Ｙ方向に微分直線性誤差が分布している
としてＹデコード出力の接続を従来と変えたが、Ｘ方向
に微分直線性誤差が分布しているとしＸデコード出力に
同じ事を施しても同様の結果が得られる。また、これま
での説明では、微分直線性誤差は一次元のみに変化して
いると考えたが、実際には二次元に変化しているため、
Ｘデコード,Yデコードを両方とも、本発明を適用した方
がより効果的である。
としてＹデコード出力の接続を従来と変えたが、Ｘ方向
に微分直線性誤差が分布しているとしＸデコード出力に
同じ事を施しても同様の結果が得られる。また、これま
での説明では、微分直線性誤差は一次元のみに変化して
いると考えたが、実際には二次元に変化しているため、
Ｘデコード,Yデコードを両方とも、本発明を適用した方
がより効果的である。
第12図は、16×16マトリクス構造の８ビットDIA変換回
路の、従来例の直線性誤差の測定結果であり、第13図
は、本発明を実施した場合の測定結果である。直線性誤
差は、0.69LSBから0.41LSBに減少している。
路の、従来例の直線性誤差の測定結果であり、第13図
は、本発明を実施した場合の測定結果である。直線性誤
差は、0.69LSBから0.41LSBに減少している。
以上のように、本実施例によれば、微分直線性が規則性
を持って分布している場合、マトリクス構造の定電流源
基本回路の導通する順序を、センターを中心に二つのブ
ロックに分けそのブロック内で端から順番にしかもブロ
ック間で交互にすることで、微分直線性誤差を少しでも
打ち消すようにすることができ、直線性誤差を大幅に小
さくすることが可能である。
を持って分布している場合、マトリクス構造の定電流源
基本回路の導通する順序を、センターを中心に二つのブ
ロックに分けそのブロック内で端から順番にしかもブロ
ック間で交互にすることで、微分直線性誤差を少しでも
打ち消すようにすることができ、直線性誤差を大幅に小
さくすることが可能である。
なお、本実施例では、６ビットのマトリクス構成のD/
A変換回路を例としたが、すべてのマトリクス構造のD/A
変換回路についても適用可能である。
A変換回路を例としたが、すべてのマトリクス構造のD/A
変換回路についても適用可能である。
発明の効果 本発明は、マトリクス構造に配列された定電流源基本
回路を、微分直線性誤差を打ち消すような順番に導通さ
せるデコード回路を設けることにより、直線性誤差の小
さなD/A変換回路を実現できるものである。
回路を、微分直線性誤差を打ち消すような順番に導通さ
せるデコード回路を設けることにより、直線性誤差の小
さなD/A変換回路を実現できるものである。
第１図は本発明の実施例におけるマトリクス構造の定電
流源加算方式による６ビットD/A変換回路図、第２図は
本発明の実施例の定電流源基本回路の導通する順序を示
した図、第３図は従来の６ビットD/A変換回路図、第４
図は定電流源基本回路の回路図、第５図は、従来例の定
電流源基本回路の導通する順序を示した図、第６図，第
８図は微分直線性誤差の分布例を示した図、第７図は第
６図の微分直線性誤差の分布の時の従来例の直線性誤差
の計算結果を示す図、第９図は第８図の微分直線性誤差
の分布の時の従来例の直線性誤差の計算結果を示す図、
第10図は第６図のように微分直線性誤差が分布している
場合の本実施例の直線性誤差の計算結果を示す図、第11
図は第８図のように微分直線性誤差が分布している場合
の本実施例の直線性誤差の計算結果を示す図、 第12図は16×16マトリクス構造の８ビットD/A変換回路
の従来例の直線性誤差の測定結果図、第13図は、本発明
を実施した場合の測定結果図である。 １……Ｙデコーダ、２……Ｘデコーダ、104、204……３
入力NANDゲート、105,205……２入力NANDゲート、106,2
06,108,208……複合ゲート、109,209……２入力NORゲー
ト、110,210……３入力NORゲート、101,102,103,107,20
1,202,203,207……INV、111,211……ラッチ回路、10…
…抵抗、DB1〜DB6……６ビットデータ、CLK……クロッ
クパルス，X0〜X7……Ｘデコーダ出力、［Yp0,Ys0］〜
［Yp7,Ys7］……Ｙデコーダ出力、ＩOUT……出力電流，
（0,0）〜（6,7）……定電流源基本回路。
流源加算方式による６ビットD/A変換回路図、第２図は
本発明の実施例の定電流源基本回路の導通する順序を示
した図、第３図は従来の６ビットD/A変換回路図、第４
図は定電流源基本回路の回路図、第５図は、従来例の定
電流源基本回路の導通する順序を示した図、第６図，第
８図は微分直線性誤差の分布例を示した図、第７図は第
６図の微分直線性誤差の分布の時の従来例の直線性誤差
の計算結果を示す図、第９図は第８図の微分直線性誤差
の分布の時の従来例の直線性誤差の計算結果を示す図、
第10図は第６図のように微分直線性誤差が分布している
場合の本実施例の直線性誤差の計算結果を示す図、第11
図は第８図のように微分直線性誤差が分布している場合
の本実施例の直線性誤差の計算結果を示す図、 第12図は16×16マトリクス構造の８ビットD/A変換回路
の従来例の直線性誤差の測定結果図、第13図は、本発明
を実施した場合の測定結果図である。 １……Ｙデコーダ、２……Ｘデコーダ、104、204……３
入力NANDゲート、105,205……２入力NANDゲート、106,2
06,108,208……複合ゲート、109,209……２入力NORゲー
ト、110,210……３入力NORゲート、101,102,103,107,20
1,202,203,207……INV、111,211……ラッチ回路、10…
…抵抗、DB1〜DB6……６ビットデータ、CLK……クロッ
クパルス，X0〜X7……Ｘデコーダ出力、［Yp0,Ys0］〜
［Yp7,Ys7］……Ｙデコーダ出力、ＩOUT……出力電流，
（0,0）〜（6,7）……定電流源基本回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−292023（ＪＰ，Ａ) 特開 昭62−23627（ＪＰ，Ａ) 特開 昭61−120531（ＪＰ，Ａ)
Claims (1)
- 【請求項１】定電流源基本回路が、Ｘ軸とＹ軸方向にマ
トリクス構造に配列され、前記各定電流源基本回路を選
択するＸ軸とＹ軸方向のデコード回路部であるＸデコー
ダ回路と、Ｙデコーダ回路の少なくとも一方の出力が、
配列順に添字を付したｎ個の定電流源基本回路列、a0,a
1，……ai，……，an-1，（n:偶数,n≧４）を、 または、 ai+1，……，an-1， の順に導電するように構成されたデコード回路を有する
ことを特徴とするディジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266414A JP2512106B2 (ja) | 1988-10-21 | 1988-10-21 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266414A JP2512106B2 (ja) | 1988-10-21 | 1988-10-21 | ディジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113630A JPH02113630A (ja) | 1990-04-25 |
| JP2512106B2 true JP2512106B2 (ja) | 1996-07-03 |
Family
ID=17430602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266414A Expired - Lifetime JP2512106B2 (ja) | 1988-10-21 | 1988-10-21 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512106B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590968A (ja) * | 1991-09-25 | 1993-04-09 | Matsushita Electric Ind Co Ltd | デイジタル・アナログ変換器 |
| JPH06204879A (ja) * | 1992-12-28 | 1994-07-22 | Kawasaki Steel Corp | Ｄ／ａ変換器 |
| JP3585113B2 (ja) * | 2000-06-23 | 2004-11-04 | 松下電器産業株式会社 | 電流源セル配置構造、電流源セル選択方法及び電流加算型ｄａ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120531A (ja) * | 1984-11-15 | 1986-06-07 | Mitsubishi Electric Corp | デイジタルアナログ変換器 |
| JPH0779244B2 (ja) * | 1985-07-24 | 1995-08-23 | 株式会社日立マイコンシステム | 半導体集積回路装置 |
-
1988
- 1988-10-21 JP JP63266414A patent/JP2512106B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113630A (ja) | 1990-04-25 |
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