JPH0779244B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0779244B2 JPH0779244B2 JP60161943A JP16194385A JPH0779244B2 JP H0779244 B2 JPH0779244 B2 JP H0779244B2 JP 60161943 A JP60161943 A JP 60161943A JP 16194385 A JP16194385 A JP 16194385A JP H0779244 B2 JPH0779244 B2 JP H0779244B2
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- mosfets
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ディジタル／アナログ変換回路を含む電子楽器用の
半導体集積回路装置に利用して有効な技術に関するもの
である。
ば、ディジタル／アナログ変換回路を含む電子楽器用の
半導体集積回路装置に利用して有効な技術に関するもの
である。
D/A（ディジタル／アナログ）変換方式の１つとして、
重み定電流源方式が公知である（例えば、ラジオ技術社
発行、横井与次郎著の『リニアIC実用回路マニアル』の
頁322を参照。） 本願発明者等は、先に上記重み定電流源方式を利用し
て、半導体集積回路装置に適したD/A変換回路を開発し
た。この回路は、MOSFETをディジタル信号に従って飽和
領域で動作させることにより、スイッチ機能を併せ持つ
定電流源を構成するものである。この場合、最下位ビッ
ドD0（LSB）に対応されたMOSFETを１単位として、下第
２位ビットD1に対しては２個のMOSFET、下第３位ビット
D2に対しては４個のMOSFETのように2n個（n:ビット数）
のMOSFETから、上記ディジタル信号に対応された電流の
重みを持つ定電流を形成するものである。
重み定電流源方式が公知である（例えば、ラジオ技術社
発行、横井与次郎著の『リニアIC実用回路マニアル』の
頁322を参照。） 本願発明者等は、先に上記重み定電流源方式を利用し
て、半導体集積回路装置に適したD/A変換回路を開発し
た。この回路は、MOSFETをディジタル信号に従って飽和
領域で動作させることにより、スイッチ機能を併せ持つ
定電流源を構成するものである。この場合、最下位ビッ
ドD0（LSB）に対応されたMOSFETを１単位として、下第
２位ビットD1に対しては２個のMOSFET、下第３位ビット
D2に対しては４個のMOSFETのように2n個（n:ビット数）
のMOSFETから、上記ディジタル信号に対応された電流の
重みを持つ定電流を形成するものである。
このような回路素子からなるD/A変換回路は、それが形
成される半導体チップの周辺部に形成される。上記重み
定電流源方式では、ディジタル信号の重みに従った定電
流を加算して負荷抵抗に流すことにより、アナログ電圧
信号を得るものである。このため、半導体集積回路にお
ける微細な配線を持つ無視できない分布抵抗に上記加算
された定電流が流れることにより生じる電圧降下の影響
を極力低減させるため、その出力端子や電源端子を構成
する外部端子に近い位置に配置することが望ましい。
成される半導体チップの周辺部に形成される。上記重み
定電流源方式では、ディジタル信号の重みに従った定電
流を加算して負荷抵抗に流すことにより、アナログ電圧
信号を得るものである。このため、半導体集積回路にお
ける微細な配線を持つ無視できない分布抵抗に上記加算
された定電流が流れることにより生じる電圧降下の影響
を極力低減させるため、その出力端子や電源端子を構成
する外部端子に近い位置に配置することが望ましい。
ところが、本願発明者の研究により、D/A変換回路を半
導体チップの周辺部に設けると、パッケージングによる
半導体チップが受ける機械的なストレスの不均一によっ
て重み定電流の相対的バラツキが悪化するということが
判明した。すなわち、封止樹脂と半導体チップの熱膨張
計数には差があるため、詳しくは封止樹脂の熱膨張率が
半導体チップのそれより大きく、かつ、封止樹脂は比較
的高温状態で半導体チップを封止するために、常温に戻
って硬化したときには半導体チップを圧縮させるような
機械的ストレスを与えてしまう。また、薄い板状の半導
体チップの表面と上記封止樹脂との接合面では半導体チ
ップの中心に向かうような剪断応力も発生してしまう。
これにより、上記のような樹脂封止を行った半導体集積
回路装置における半導体チップが受ける機械的なストレ
スは、その周辺部が最も大きく、周辺部から中心部に向
かうにしたがい小さくなる傾向ある。そして、MOSFET等
の半導体素子は、機械的圧力によりコンダクタンス（抵
抗値）が変化するというピエゾ効果を有するものであ
る。ちなみに、本願発明者の実験結果によれば、半導体
チップの中心部のMOSFETに対して周辺部でのMOSFETの抵
抗値が小さくなることが判った。いずれにしても、上記
のような樹脂封止の半導体集積回路装置では、半導体チ
ップが受ける機械的ストレスは上記のような理由によっ
て均一ではあり得なく、それに伴い上記ピエゾ効果によ
り同じサイズのMOSFETにおいても同一のコンダクタンス
とはなり得ない。これにより、D/A変換回路を半導体チ
ップの周辺部に設けると、上記チップ周辺部に近く配置
されたMOSFETにより形成される定電流と、周辺部から離
れた中心部に近く配置されたMOSFETにより形成される定
電流との相対的な精度が保てなくなってしまう。
導体チップの周辺部に設けると、パッケージングによる
半導体チップが受ける機械的なストレスの不均一によっ
て重み定電流の相対的バラツキが悪化するということが
判明した。すなわち、封止樹脂と半導体チップの熱膨張
計数には差があるため、詳しくは封止樹脂の熱膨張率が
半導体チップのそれより大きく、かつ、封止樹脂は比較
的高温状態で半導体チップを封止するために、常温に戻
って硬化したときには半導体チップを圧縮させるような
機械的ストレスを与えてしまう。また、薄い板状の半導
体チップの表面と上記封止樹脂との接合面では半導体チ
ップの中心に向かうような剪断応力も発生してしまう。
これにより、上記のような樹脂封止を行った半導体集積
回路装置における半導体チップが受ける機械的なストレ
スは、その周辺部が最も大きく、周辺部から中心部に向
かうにしたがい小さくなる傾向ある。そして、MOSFET等
の半導体素子は、機械的圧力によりコンダクタンス（抵
抗値）が変化するというピエゾ効果を有するものであ
る。ちなみに、本願発明者の実験結果によれば、半導体
チップの中心部のMOSFETに対して周辺部でのMOSFETの抵
抗値が小さくなることが判った。いずれにしても、上記
のような樹脂封止の半導体集積回路装置では、半導体チ
ップが受ける機械的ストレスは上記のような理由によっ
て均一ではあり得なく、それに伴い上記ピエゾ効果によ
り同じサイズのMOSFETにおいても同一のコンダクタンス
とはなり得ない。これにより、D/A変換回路を半導体チ
ップの周辺部に設けると、上記チップ周辺部に近く配置
されたMOSFETにより形成される定電流と、周辺部から離
れた中心部に近く配置されたMOSFETにより形成される定
電流との相対的な精度が保てなくなってしまう。
この発明の目的は、簡単な構成により直線性の向上を図
ったD/A変換回路を内蔵した半導体集積回路装置を提供
することにある。
ったD/A変換回路を内蔵した半導体集積回路装置を提供
することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の後述および添付図面から明らかになるであ
ろう。
この明細書の後述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、D/
A変換回路を構成する素子エリアを半導体チップの１つ
の辺に近接して設けるとともに、上記１つの辺に平行な
上記素子エリアのほヾ中間の位置を基準としてディジタ
ル信号に従った電流の重みを持つようにされたMOSFETを
ほヾ対称的に分散して配置するものである。
を簡単に説明すれば、下記の通りである。すなわち、D/
A変換回路を構成する素子エリアを半導体チップの１つ
の辺に近接して設けるとともに、上記１つの辺に平行な
上記素子エリアのほヾ中間の位置を基準としてディジタ
ル信号に従った電流の重みを持つようにされたMOSFETを
ほヾ対称的に分散して配置するものである。
第１図には、この発明に係るD/A変換回路内蔵の半導体
集積回路装置の一実施例の概略レイアウト図が示されて
いる。同図において、一点鎖線で示された半導体集積回
路装置は、公知の半導体集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上において形
成される。
集積回路装置の一実施例の概略レイアウト図が示されて
いる。同図において、一点鎖線で示された半導体集積回
路装置は、公知の半導体集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上において形
成される。
内部回路LOGは、特に制限されないが、電子楽器用の半
導体集積回路装置であれば、音源部を構成し、例えば各
種楽器の音色に近似されたディジタル信号が格納された
ROMと、指定された信号のモード信号と、鍵盤により指
定された音階信号を形成する回路と、各種動作タイミン
グ信号を形成するタイミング発生回路等から構成され
る。内部回路LOGにより形成されたディジタル信号は、
データバスBUSを通して出力される。
導体集積回路装置であれば、音源部を構成し、例えば各
種楽器の音色に近似されたディジタル信号が格納された
ROMと、指定された信号のモード信号と、鍵盤により指
定された音階信号を形成する回路と、各種動作タイミン
グ信号を形成するタイミング発生回路等から構成され
る。内部回路LOGにより形成されたディジタル信号は、
データバスBUSを通して出力される。
D/A変換回路DACは、データバスBUSを通して供給される
複数ビットからなるディジタル信号を受けてアナログ信
号に変換する。D/A変換回路DACは、重み定電流源方式の
D/A変換回路である。D/A変換回路DACが形成されるエリ
アは、半導体チップの１つの辺（同図では右辺）に近接
して設けられる。これにより、D/A変換回路DACと出力端
子Voutとの間及びD/A変換回路と電源供給端子−Vddとの
間の配線長が最短距離により構成される。この結果、上
記配線に含まれる抵抗成分の影響を最小にできる。
複数ビットからなるディジタル信号を受けてアナログ信
号に変換する。D/A変換回路DACは、重み定電流源方式の
D/A変換回路である。D/A変換回路DACが形成されるエリ
アは、半導体チップの１つの辺（同図では右辺）に近接
して設けられる。これにより、D/A変換回路DACと出力端
子Voutとの間及びD/A変換回路と電源供給端子−Vddとの
間の配線長が最短距離により構成される。この結果、上
記配線に含まれる抵抗成分の影響を最小にできる。
D/A変換回路DACは、特に制限されないが、後述するよう
に最下位ビットLSBに対応された定電流を形成するMOS回
路を１単位として、最下位ビット以上のビットに対応さ
れた定電流は、そのディジタル信号の重みに従った数の
MOS回路により形成される。例えば、最下位ビットに対
応される定電流を１個のMOSFETにより形成したなら、下
第２ビット目に対応された定電流は、２個のMOSFETによ
り構成され、下第３ビット目に対応される定電流は４個
のMOSFETにより構成される。以下、２の二乗に比例して
MOSFETの数が増加される。
に最下位ビットLSBに対応された定電流を形成するMOS回
路を１単位として、最下位ビット以上のビットに対応さ
れた定電流は、そのディジタル信号の重みに従った数の
MOS回路により形成される。例えば、最下位ビットに対
応される定電流を１個のMOSFETにより形成したなら、下
第２ビット目に対応された定電流は、２個のMOSFETによ
り構成され、下第３ビット目に対応される定電流は４個
のMOSFETにより構成される。以下、２の二乗に比例して
MOSFETの数が増加される。
このように複数個からなるMOSFETは、上記D/A変換回路
が形成される素子エリアにおいて次のように配置され
る。例えば、６ビットのD/A変換回路の場合、同図に示
すように、最下位ビット（LSB）に対応された回路は、
素子エリアの上部行の中間部０に配置される。
が形成される素子エリアにおいて次のように配置され
る。例えば、６ビットのD/A変換回路の場合、同図に示
すように、最下位ビット（LSB）に対応された回路は、
素子エリアの上部行の中間部０に配置される。
下第２位ビット（第２ビット目）の２組からなる回路
は、上部行において、上記中間部０を基準とした１つ置
きの左右の位置11及び12のように対称的に配分される。
は、上部行において、上記中間部０を基準とした１つ置
きの左右の位置11及び12のように対称的に配分される。
下第３位ビット（第３ビット目）の４組からなる回路
は、上部行において上記中間部０の左右両隣りの対称的
位置21及び22と、対称的な両端位置23及び24に配分され
る。
は、上部行において上記中間部０の左右両隣りの対称的
位置21及び22と、対称的な両端位置23及び24に配分され
る。
下第４位ビット（第４ビット目）の８組からなる回路
は、上記最下位ビット０に対応され、上記右辺に平行
に、言い換えるならば、上記最下位ビット０の下隣りに
列（縦）方向に並ぶような位置31〜38に配分される。
は、上記最下位ビット０に対応され、上記右辺に平行
に、言い換えるならば、上記最下位ビット０の下隣りに
列（縦）方向に並ぶような位置31〜38に配分される。
下第５ビット（第５ビット目）の16組からなる回路は、
上記第２位ビット目に対応された２つの列に８組づつが
列方向に並ぶような位置41〜48及び49〜416に配置され
る。
上記第２位ビット目に対応された２つの列に８組づつが
列方向に並ぶような位置41〜48及び49〜416に配置され
る。
最上位ビット（第６ビット目）の32組からなる回路は、
上記第３ビット目に対応された４つの列に８組づつが並
ぶような位置51〜58、59〜516、517〜524及び525〜532
に配置される。
上記第３ビット目に対応された４つの列に８組づつが並
ぶような位置51〜58、59〜516、517〜524及び525〜532
に配置される。
このように、D/A変換回路を構成する素子エリアにおい
て、それが近接して設けられる１つの辺に対して中間位
置とされ、上記辺に平行の軸を基準にして、複数組から
なる回路を軸対称的に分散させて配置するものである。
て、それが近接して設けられる１つの辺に対して中間位
置とされ、上記辺に平行の軸を基準にして、複数組から
なる回路を軸対称的に分散させて配置するものである。
これにより、半導体チップの右辺側から受けるパッケー
ジングによる機械的なストレスの平均化が図られるもの
である。すなわち、上記機械的なストレスは、チップの
辺からの距離にほぼ比例して直線的に小さくなる。複数
組からなる回路を上記中心軸に対称的に分配することに
より、その機械的なストレスによるコンダクタンスの減
少分の均一化を実現できる。例えば、最も半導体チップ
の端部（右辺）に近い位置に形成される組24及び525〜5
32は、最も離れた位置に形成される組23及び517〜524と
の加算により機械的ストレスの影響が相殺される。
ジングによる機械的なストレスの平均化が図られるもの
である。すなわち、上記機械的なストレスは、チップの
辺からの距離にほぼ比例して直線的に小さくなる。複数
組からなる回路を上記中心軸に対称的に分配することに
より、その機械的なストレスによるコンダクタンスの減
少分の均一化を実現できる。例えば、最も半導体チップ
の端部（右辺）に近い位置に形成される組24及び525〜5
32は、最も離れた位置に形成される組23及び517〜524と
の加算により機械的ストレスの影響が相殺される。
これにより、パッケージングによる半導体チップの受け
る機械的なストレスによるMOSFETのコンダクタンスの低
下分の均一化が図られることにより、D/A変換動作にお
ける直線性の向上を図ることができる。
る機械的なストレスによるMOSFETのコンダクタンスの低
下分の均一化が図られることにより、D/A変換動作にお
ける直線性の向上を図ることができる。
第２図には、上記D/A変換回路DACの一実施例の回路図が
示されている。特に制限されないが、この実施例では、
プロセスバラツキによる出力電圧Voutの絶対値的なレベ
ルバラツキをも低減させるため、言い換えるならば、ゲ
イン精度を高くするために、ダイオード形態にされたMO
SFETQ1のドレインは、外部端子P1に結合される。特に制
限されないが、このMOSFETQ1のソースは、負の電源電圧
端子−Vddに接続される。上記外部端子P1と回路の接地
電位点との間には抵抗Ｒが設けられることによって、MO
SFETQ1に所定の定電流Ioを流るようにされる。
示されている。特に制限されないが、この実施例では、
プロセスバラツキによる出力電圧Voutの絶対値的なレベ
ルバラツキをも低減させるため、言い換えるならば、ゲ
イン精度を高くするために、ダイオード形態にされたMO
SFETQ1のドレインは、外部端子P1に結合される。特に制
限されないが、このMOSFETQ1のソースは、負の電源電圧
端子−Vddに接続される。上記外部端子P1と回路の接地
電位点との間には抵抗Ｒが設けられることによって、MO
SFETQ1に所定の定電流Ioを流るようにされる。
ディジタル信号に対応した重みを持つ定電流を形成する
ため、上記MOSFETQ1と電流ミラー形態にされた次のMOSF
ETが用いられる。例えば、最下位（LSB）ビットD0に対
応された定電流は、MOSFETQ0により形成される。このMO
SFETQ0により形成される定電流をディジタル信号D0に従
って選択的に出力させるため、上記MOSFETQ0にはディジ
タル信号D0によりスイッチ動作させられるスイッチMOSF
ETS0が直列に接続され、このスィッチMOSFETS0を介して
出力端子P2に結合される。特に制限されないが、上記MO
SFETQ0は、上記定電流Ioを形成するMOSFETQ1と同じ電流
値の定電流を流すようにMOSFETQ1と同じ素子サイズによ
り形成される。これにより、MOSFETQ0は、定電流Ioを流
すようにされる。
ため、上記MOSFETQ1と電流ミラー形態にされた次のMOSF
ETが用いられる。例えば、最下位（LSB）ビットD0に対
応された定電流は、MOSFETQ0により形成される。このMO
SFETQ0により形成される定電流をディジタル信号D0に従
って選択的に出力させるため、上記MOSFETQ0にはディジ
タル信号D0によりスイッチ動作させられるスイッチMOSF
ETS0が直列に接続され、このスィッチMOSFETS0を介して
出力端子P2に結合される。特に制限されないが、上記MO
SFETQ0は、上記定電流Ioを形成するMOSFETQ1と同じ電流
値の定電流を流すようにMOSFETQ1と同じ素子サイズによ
り形成される。これにより、MOSFETQ0は、定電流Ioを流
すようにされる。
上記最下位ビットD0に対応されたMOSFETQ0とスイッチMO
SFETS0を１単位として、下第２位ビットD1に対応された
電流は、上記MOSFETQ0と同じ素子サイズにされたMOSFET
Q11とQ12により形成される。これらのMOSFETQ11及びQ12
は、上記MOSFETQ1と電流ミラー形態に接続される。上記
それぞれのMOSFETQ11及びQ12は、ディジタル信号D1を受
ける上記同様なスイッチMOSFETS11及びS22を介して出力
端子P2に結合される。同様に、下第３位ビットD2に対応
された回路は、合計４個の単位回路から構成される。す
なわち、上記MOSFETQ1と電流ミラー形態に接続された定
電流MOSFETQ21〜Q24は、ディジタル信号D2を受ける上記
同様なスイッチMOSFETS21〜S24を介して出力端子P2に結
合される。
SFETS0を１単位として、下第２位ビットD1に対応された
電流は、上記MOSFETQ0と同じ素子サイズにされたMOSFET
Q11とQ12により形成される。これらのMOSFETQ11及びQ12
は、上記MOSFETQ1と電流ミラー形態に接続される。上記
それぞれのMOSFETQ11及びQ12は、ディジタル信号D1を受
ける上記同様なスイッチMOSFETS11及びS22を介して出力
端子P2に結合される。同様に、下第３位ビットD2に対応
された回路は、合計４個の単位回路から構成される。す
なわち、上記MOSFETQ1と電流ミラー形態に接続された定
電流MOSFETQ21〜Q24は、ディジタル信号D2を受ける上記
同様なスイッチMOSFETS21〜S24を介して出力端子P2に結
合される。
下第４位ビットD3に対応された回路は、例示的に示され
た定電流MOSFETQ3とスイッチMOSFETS3からなる上記単位
回路が８個から構成される。以下省略されているが、第
５ビット目の回路は16個の単位回路から構成され、第６
ビット目の回路は32個の単位回路から構成されるように
２の二乗に比例して順次単位回路を増加させるものであ
る。
た定電流MOSFETQ3とスイッチMOSFETS3からなる上記単位
回路が８個から構成される。以下省略されているが、第
５ビット目の回路は16個の単位回路から構成され、第６
ビット目の回路は32個の単位回路から構成されるように
２の二乗に比例して順次単位回路を増加させるものであ
る。
この実施例では、上記のようなMOSFETの数に従ってディ
ジタル信号に対応された重みを持つ定電流を形成するも
のであるので、各MOSFETにおけるプロセスバラツキが同
様に生じるため、高い相対的精度を得ることができる。
ジタル信号に対応された重みを持つ定電流を形成するも
のであるので、各MOSFETにおけるプロセスバラツキが同
様に生じるため、高い相対的精度を得ることができる。
また、MOSFETQ1における絶対値的な素子定数のプロセス
バラツキによって、そのコンダクタンスが大きくされる
と、それに応じてドレイン電流Ioの電流値は大きくされ
る。しかしながら、上記ドレイン電流Ioの増大によっ
て、抵抗Ｒにおける電圧降下が大きくされるため、その
ドレイン電圧VDが小さくされる。この結果、上記ドレイ
ン電流Ioの増大に対してMOSFETQ1のゲート、ソース間に
印加される電圧が小さくされるという負帰還がかかるた
め、MOSFETQ1に実際に流れるドレイン電流Ioの増大が抑
えられる。一方、MOSFETQ1における絶対値的な素子定数
のプロセスバラツキによって、そのコンダクタンスが小
さくされると、そのドレイン電流Ioの電流値が小さくさ
れる。しかしながら、上記ドレイン電流Ioの減少によっ
て、抵抗Ｒにおける電圧降下が小さくされるため、その
ドレイン電圧VDが大きくされる。この結果、上記ドレイ
ン電流Ioの減少に対してMOSFETQ1のゲート、ソース間に
印加される電圧が大きくされるという負帰還がかかるた
め、MOSFETQ1のドレイン電流Ioの減少が抑えられる。以
上の抵抗Ｒを用いることによる負帰還作用によって、MO
SFETQ1に流れる定電流Ioそれ自体の絶対値的なバラツキ
を小さく抑えることができる。このようにMOSFETQ1に
は、絶対値的にバラツキの小さな定電流Ioが流れるもの
であるため、MOSFETQ1により形成された定電流Ioを単位
の電流としてディジタル信号に対応した重みを持つ定電
流Io、2Io、4Io・・・における絶対値的なバラツキも小
さく抑えられる。この結果、外部端子P2に接続された負
荷抵抗RLに発生するアナログ電圧Voutのプロセスバラツ
キに対するレベル変動、言い換えるならば、プロセスバ
ラツキに対するゲイン精度を高くすることができる。
バラツキによって、そのコンダクタンスが大きくされる
と、それに応じてドレイン電流Ioの電流値は大きくされ
る。しかしながら、上記ドレイン電流Ioの増大によっ
て、抵抗Ｒにおける電圧降下が大きくされるため、その
ドレイン電圧VDが小さくされる。この結果、上記ドレイ
ン電流Ioの増大に対してMOSFETQ1のゲート、ソース間に
印加される電圧が小さくされるという負帰還がかかるた
め、MOSFETQ1に実際に流れるドレイン電流Ioの増大が抑
えられる。一方、MOSFETQ1における絶対値的な素子定数
のプロセスバラツキによって、そのコンダクタンスが小
さくされると、そのドレイン電流Ioの電流値が小さくさ
れる。しかしながら、上記ドレイン電流Ioの減少によっ
て、抵抗Ｒにおける電圧降下が小さくされるため、その
ドレイン電圧VDが大きくされる。この結果、上記ドレイ
ン電流Ioの減少に対してMOSFETQ1のゲート、ソース間に
印加される電圧が大きくされるという負帰還がかかるた
め、MOSFETQ1のドレイン電流Ioの減少が抑えられる。以
上の抵抗Ｒを用いることによる負帰還作用によって、MO
SFETQ1に流れる定電流Ioそれ自体の絶対値的なバラツキ
を小さく抑えることができる。このようにMOSFETQ1に
は、絶対値的にバラツキの小さな定電流Ioが流れるもの
であるため、MOSFETQ1により形成された定電流Ioを単位
の電流としてディジタル信号に対応した重みを持つ定電
流Io、2Io、4Io・・・における絶対値的なバラツキも小
さく抑えられる。この結果、外部端子P2に接続された負
荷抵抗RLに発生するアナログ電圧Voutのプロセスバラツ
キに対するレベル変動、言い換えるならば、プロセスバ
ラツキに対するゲイン精度を高くすることができる。
なお、第１図の回路において、必要なら電源電圧−Vdd
のリップル成分の影響を軽減するため、外部端子Ｐに比
較的大きな容量値を持つ外付けキャパシタを設けるもの
としてもよい。
のリップル成分の影響を軽減するため、外部端子Ｐに比
較的大きな容量値を持つ外付けキャパシタを設けるもの
としてもよい。
なお、上記第１の回路において、外付抵抗Ｒやキャパシ
タを接続するための外部端子P1が設けられていることに
着目して、上記抵抗Ｒに代えて外部回路網により構成さ
れた定電流源を接続するものであってもよい。これによ
り、MOSFETQ1にはその素子定数のプロセスバラツキに無
関係に外部回路網により形成された定電流Ioが流れるも
のとなる。
タを接続するための外部端子P1が設けられていることに
着目して、上記抵抗Ｒに代えて外部回路網により構成さ
れた定電流源を接続するものであってもよい。これによ
り、MOSFETQ1にはその素子定数のプロセスバラツキに無
関係に外部回路網により形成された定電流Ioが流れるも
のとなる。
（１）D/A変換回路を構成する素子エリアにおいて、そ
れが近接して設けられる半導体チップの１つの辺に対し
て中間位置とされ、上記辺に平行の軸を基準にして、複
数組からなる回路を軸対称的に分散させて配置させるこ
とにより、半導体チップの端部から受けるパッケージン
グによる機械的なストレスの平均化が図られるという効
果が得られる。すなわち、上記半導体チップが受ける機
械的なストレスは、チップの辺からの距離にほぼ比例し
て直線的に小さくなるから、上記中心軸から複数組から
なる回路を対称的に分配することにより、その機械的な
ストレスによるコンダクタンスの減少分の均一化を実現
できるものである。
れが近接して設けられる半導体チップの１つの辺に対し
て中間位置とされ、上記辺に平行の軸を基準にして、複
数組からなる回路を軸対称的に分散させて配置させるこ
とにより、半導体チップの端部から受けるパッケージン
グによる機械的なストレスの平均化が図られるという効
果が得られる。すなわち、上記半導体チップが受ける機
械的なストレスは、チップの辺からの距離にほぼ比例し
て直線的に小さくなるから、上記中心軸から複数組から
なる回路を対称的に分配することにより、その機械的な
ストレスによるコンダクタンスの減少分の均一化を実現
できるものである。
（２）上記（１）と、最下位ビットに対応された回路を
１単位として、それぞれのディジタル信号にしたがった
重みの定電流を形成することにより、相対的精度の向上
を図ることができるという効果が得られる。
１単位として、それぞれのディジタル信号にしたがった
重みの定電流を形成することにより、相対的精度の向上
を図ることができるという効果が得られる。
（３）上記（１）により、機械的ストレスが大きくなる
樹脂封止を採用できるから、D/A変換回路を含む半導体
集積回路装置のコストを低減できるという効果が得られ
る。
樹脂封止を採用できるから、D/A変換回路を含む半導体
集積回路装置のコストを低減できるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、MOSFETのゲー
トに直接ディジタル信号を供給して、それを飽和領域で
動作させることにより、定電流動作とスイッチ機能を併
せ持つようにするのであってもよい。また、ディジタル
信号に対応された定電流を形成するMOSFETは、その基準
となるMOSFETに対してその電流の重みに対応されたサイ
ズ比を持つようなMOSFETを使用することにより低減され
た数のMOSFETから構成されるものであってもよい。さら
に、定電流を形成する回路素子やスイッチ動作を行う回
路素子は、バイポーラ型トランジスタであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、MOSFETのゲー
トに直接ディジタル信号を供給して、それを飽和領域で
動作させることにより、定電流動作とスイッチ機能を併
せ持つようにするのであってもよい。また、ディジタル
信号に対応された定電流を形成するMOSFETは、その基準
となるMOSFETに対してその電流の重みに対応されたサイ
ズ比を持つようなMOSFETを使用することにより低減され
た数のMOSFETから構成されるものであってもよい。さら
に、定電流を形成する回路素子やスイッチ動作を行う回
路素子は、バイポーラ型トランジスタであってもよい。
さらに、D/A変換回路が、重み定電流源方式以外の他の
どのようなD/A変換回路であっても、又はA/D変換回路で
あっても本発明を適用することができる。
どのようなD/A変換回路であっても、又はA/D変換回路で
あっても本発明を適用することができる。
この発明は、D/A変換器回路及びD/A変換回路を利用した
A/D変換回路を内蔵する各種半導体集積回路装置に広く
利用できるものである。
A/D変換回路を内蔵する各種半導体集積回路装置に広く
利用できるものである。
第１図は、この発明に係る半導体集積回路装置の一実施
例を示す概略レイアウト図、 第２図は、上記半導体集積回路装置に内蔵されるA/D変
換回路の一実施例を示す回路図である。 LSI……半導体集積回路装置
例を示す概略レイアウト図、 第２図は、上記半導体集積回路装置に内蔵されるA/D変
換回路の一実施例を示す回路図である。 LSI……半導体集積回路装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沢田 健司 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (56)参考文献 特開 昭56−153832（ＪＰ，Ａ) 特開 昭51−68763（ＪＰ，Ａ) 実開 昭57−94243（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】アナログ信号に変換されるべきディジタル
信号を形成する内部回路と、単位の定電流を形成する単
位MOSFETを複数個備え、上記各ディジタル信号のそれぞ
れに対してそれぞれの重みに応じた数の上記単位MOSFET
によってそれぞれの重みの定電流が形成されるとともに
上記複数ビットのディジタル信号によりそれぞれの重み
の定電流を選択加算してディジタル信号をアナログ信号
に変換する重み定電流源方式のD/A変換回路とを有し、
樹脂封止される半導体集積回路装置において、 上記D/A変換回路を構成する素子エリアが半導体チップ
の１つの辺に近接して設けられ、 上記素子エリアにおける上記１つの辺に近接した端と半
導体チップ中心側の端との中間の位置に上記ディジタル
信号の最下位ビットに対応した単位MOSFETからなる第1M
OSFETが配置され、かつ上記ディジタル信号のうちの上
位ビットの複数のそれぞれに対応される複数の単位MOSF
ETが、それぞれ上記第1MOSFETをとおり、かつ上記１つ
の辺に平行の軸を基準として軸対称的に分散されて配置
され、 上記１つの辺側に上記D/A変換回路の出力端子と、電源
端子とが配置されてなることを特徴とする半導体集積回
路装置。 - 【請求項２】上記ディジタル信号の所定の上位ビットを
なす所定ビットに対応される複数の単位MOSFETが、複数
の第2MOSFETとして上記軸上の上記第1MOSFETと異なる位
置に配置され、かつ上記所定ビットより上位ビットに対
応される複数の単位MOSFETが、上記複数の第2MOSFETを
中心とするとともに上記軸を軸対称中心として分散され
て配置されてなることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161943A JPH0779244B2 (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161943A JPH0779244B2 (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223627A JPS6223627A (ja) | 1987-01-31 |
| JPH0779244B2 true JPH0779244B2 (ja) | 1995-08-23 |
Family
ID=15744987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161943A Expired - Lifetime JPH0779244B2 (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779244B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2512106B2 (ja) * | 1988-10-21 | 1996-07-03 | 松下電子工業株式会社 | ディジタル・アナログ変換回路 |
| JP3069587B2 (ja) * | 1988-11-01 | 2000-07-24 | セイコーエプソン株式会社 | 多出力電流供給用集積回路及びそれを用いた複数の被駆動素子の駆動制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2536633A1 (de) * | 1974-11-15 | 1976-05-20 | Ibm | Digital-analogkonverter |
| JPS56153832A (en) * | 1980-04-30 | 1981-11-28 | Nec Corp | Digital to analog converter |
| JPH0119474Y2 (ja) * | 1980-12-02 | 1989-06-06 |
-
1985
- 1985-07-24 JP JP60161943A patent/JPH0779244B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223627A (ja) | 1987-01-31 |
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