JPH0590967A - デイジタル／アナログ変換器 - Google Patents
デイジタル／アナログ変換器Info
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- JPH0590967A JPH0590967A JP27456791A JP27456791A JPH0590967A JP H0590967 A JPH0590967 A JP H0590967A JP 27456791 A JP27456791 A JP 27456791A JP 27456791 A JP27456791 A JP 27456791A JP H0590967 A JPH0590967 A JP H0590967A
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Abstract
(57)【要約】
【目的】 ゲート数の少ない構成の簡単なディジタル／
アナログ変換器を提供する。 【構成】 ディジタル／アナログ変換器のデコーダ回路
を正、負２つの出力端子に対し、プルアップＦＥＴを接
続すると共にその各ゲート電極に互いの出力を接続し、
更に出力端子を入力ディジタル符号に対応してプルダウ
ンさせるＦＥＴツリーを形成し接続する構成とする。
アナログ変換器を提供する。 【構成】 ディジタル／アナログ変換器のデコーダ回路
を正、負２つの出力端子に対し、プルアップＦＥＴを接
続すると共にその各ゲート電極に互いの出力を接続し、
更に出力端子を入力ディジタル符号に対応してプルダウ
ンさせるＦＥＴツリーを形成し接続する構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル入力信号を
出力ディジタル値に対応するアナログ信号に変換するデ
ィジタル／アナログ変換器に関し、特に単位電流源セル
を複数個持ちディジタル入力信号に対応した数の電流源
セルの出力電流を出力端子に接続し、その加算電流値を
アナログ出力として得るようにした電流加算型のディジ
タル／アナログ変換器に関するものである。
出力ディジタル値に対応するアナログ信号に変換するデ
ィジタル／アナログ変換器に関し、特に単位電流源セル
を複数個持ちディジタル入力信号に対応した数の電流源
セルの出力電流を出力端子に接続し、その加算電流値を
アナログ出力として得るようにした電流加算型のディジ
タル／アナログ変換器に関するものである。
【０００２】
【従来の技術】図５に、従来における３ビットのセグメ
ント方式のディジタル／アナログ変換器の構成例を示
す。この従来の変換器では３ビットのディジタル入力信
号の分解能に対応した７個の単位電流源Ｉ1〜Ｉ7を持
ち、ディジタル入力信号ｂ1〜ｂ3の１０進数に対応する
数の単位電流源を出力端子Ｉoutへ接続し、各単位電流
源の電流を加算してアナログ出力信号を得る。例えば、
ディジタル入力コード（ｂ3ｂ2ｂ1）が（０１０）のと
きＩ1、Ｉ2の単位電流源を選択するスイッチＳＷ1、Ｓ
Ｗ2をＯＮさせ出力端子Ｉoutへ接続し、Ｉoutには（０
１０）の１０進数『２』に対応して１単位電流源の２倍
の電流を出力する。またディジタル入力コードが（１１
１）のときＩ1〜Ｉ7全ての単位電流源を選択するスイッ
チＳＷ1〜ＳＷ7が全てＯＮとなり出力端子Ｉoutへ接続
されフルスケールのアナログ出力電流を得る。
ント方式のディジタル／アナログ変換器の構成例を示
す。この従来の変換器では３ビットのディジタル入力信
号の分解能に対応した７個の単位電流源Ｉ1〜Ｉ7を持
ち、ディジタル入力信号ｂ1〜ｂ3の１０進数に対応する
数の単位電流源を出力端子Ｉoutへ接続し、各単位電流
源の電流を加算してアナログ出力信号を得る。例えば、
ディジタル入力コード（ｂ3ｂ2ｂ1）が（０１０）のと
きＩ1、Ｉ2の単位電流源を選択するスイッチＳＷ1、Ｓ
Ｗ2をＯＮさせ出力端子Ｉoutへ接続し、Ｉoutには（０
１０）の１０進数『２』に対応して１単位電流源の２倍
の電流を出力する。またディジタル入力コードが（１１
１）のときＩ1〜Ｉ7全ての単位電流源を選択するスイッ
チＳＷ1〜ＳＷ7が全てＯＮとなり出力端子Ｉoutへ接続
されフルスケールのアナログ出力電流を得る。
【０００３】このようにして、セグメント方式のＤ／Ａ
変換器はディジタル入力信号に対応したアナログ出力を
得る。このときに、ディジタル入力信号に対応して各単
位電流源セルを選択する信号を発生させるセグメントデ
コーダ回路の従来における実施例を図６に示す。また単
位電流源セルの回路図を図７に示す。
変換器はディジタル入力信号に対応したアナログ出力を
得る。このときに、ディジタル入力信号に対応して各単
位電流源セルを選択する信号を発生させるセグメントデ
コーダ回路の従来における実施例を図６に示す。また単
位電流源セルの回路図を図７に示す。
【０００４】上述してきたようにセグメントデコーダ
は、ディジタル入力信号の１０進数に対応してＩ1〜Ｉ7
の電流源をＯＮさせる選択信号Ｓ1〜Ｓ7を発生させる回
路でその真理値表を図８に示す。またそれは複数段の論
理ゲートで構成されている。
は、ディジタル入力信号の１０進数に対応してＩ1〜Ｉ7
の電流源をＯＮさせる選択信号Ｓ1〜Ｓ7を発生させる回
路でその真理値表を図８に示す。またそれは複数段の論
理ゲートで構成されている。
【０００５】
【発明が解決しようとする課題】上記従来のディジタル
／アナログ変換器におけるデコーダ回路においては、デ
ィジタル入力信号から電流源セルを選択する選択信号Ｓ
1〜Ｓ7を得るまでに数段の論理ゲートを通過する。また
回路構成も繁雑となっている。従来例は３ビットにおけ
るデコーダの回路構成を示すものであるが、分解能が増
えるに従い通過する論理ゲートの段数も増加し回路も複
雑となりデコード速度の低下や、素子数の増加を招くも
のである。
／アナログ変換器におけるデコーダ回路においては、デ
ィジタル入力信号から電流源セルを選択する選択信号Ｓ
1〜Ｓ7を得るまでに数段の論理ゲートを通過する。また
回路構成も繁雑となっている。従来例は３ビットにおけ
るデコーダの回路構成を示すものであるが、分解能が増
えるに従い通過する論理ゲートの段数も増加し回路も複
雑となりデコード速度の低下や、素子数の増加を招くも
のである。
【０００６】そこで本発明の目的は、高速のディジタル
／アナログ変換器を実現するに当たって、特に電流源セ
ルを選択するデコード回路を簡略な回路でゲート段数も
少なく実現し、高速で省面積、低消費電力のディジタル
／アナログ変換器を実現させようとするものである。
／アナログ変換器を実現するに当たって、特に電流源セ
ルを選択するデコード回路を簡略な回路でゲート段数も
少なく実現し、高速で省面積、低消費電力のディジタル
／アナログ変換器を実現させようとするものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明は、複数の単位電流源セルを持ちその出力電流を
電流スイッチによりディジタル入力信号に従って切り換
え、ディジタル入力信号に対応した数の単位電流源セル
を出力に接続して各単位電流源セルの電流を加算してア
ナログ出力信号を得るディジタル／アナログ変換器であ
って、ディジタル入力信号に従って複数個の単位電流源
セルの出力を切り替える電流スイッチの信号を発生させ
るデコード回路を備えるものにおいて、該デコード回路
が各単位電流源セルの出力を切り換える正・負の切り換
え信号出力を各々出力する端子を２つ持ち、該出力端子
のうち正の出力端子をプルアップさせる第１のＦＥＴの
ゲート入力端子が該負の出力端子に接続され、また負の
出力端子をプルアップさせる第２のＦＥＴのゲート入力
端子が正の出力端子に接続されており、ディジタル入力
信号に対応した正の出力を得るようにプルダウン用ＦＥ
Ｔが正の出力端子にカスケード接続されて成り、また負
の出力に対応したプルダウン用ＦＥＴが負の出力端子に
カスケード接続されて成り、各々のプルダウン用ＦＥＴ
のゲート入力端子は対応するディジタル入力信号の各々
の入力端子と接続されて構成されていることを特徴とす
る。
本発明は、複数の単位電流源セルを持ちその出力電流を
電流スイッチによりディジタル入力信号に従って切り換
え、ディジタル入力信号に対応した数の単位電流源セル
を出力に接続して各単位電流源セルの電流を加算してア
ナログ出力信号を得るディジタル／アナログ変換器であ
って、ディジタル入力信号に従って複数個の単位電流源
セルの出力を切り替える電流スイッチの信号を発生させ
るデコード回路を備えるものにおいて、該デコード回路
が各単位電流源セルの出力を切り換える正・負の切り換
え信号出力を各々出力する端子を２つ持ち、該出力端子
のうち正の出力端子をプルアップさせる第１のＦＥＴの
ゲート入力端子が該負の出力端子に接続され、また負の
出力端子をプルアップさせる第２のＦＥＴのゲート入力
端子が正の出力端子に接続されており、ディジタル入力
信号に対応した正の出力を得るようにプルダウン用ＦＥ
Ｔが正の出力端子にカスケード接続されて成り、また負
の出力に対応したプルダウン用ＦＥＴが負の出力端子に
カスケード接続されて成り、各々のプルダウン用ＦＥＴ
のゲート入力端子は対応するディジタル入力信号の各々
の入力端子と接続されて構成されていることを特徴とす
る。
【０００８】またさらに、複数の単位電流源セルを持
ち、該単位電流源セルを２次元配列して構成し、カラム
とロー２つのデコード回路で電流スイッチを制御するこ
とによりその出力電流をディジタル入力信号に従って切
り換え、ディジタル入力信号に対応した数の単位電流源
セルを出力に接続し各単位電流源セルの電流を加算して
アナログ出力信号を得るディジタル／アナログ変換器で
あって、ディジタル入力信号に従って複数個の単位電流
源セルの出力を切り替える電流スイッチの信号を発生さ
せるカラム及びロー２つのデコード回路を備えるものに
おいて、このデコード回路が各単位電流源セルの出力を
切り換える正・負の切り換え信号出力を各々出力する端
子を２つ持ち、出力端子のうち正の出力端子をプルアッ
プさせる第１のＦＥＴのゲート入力端子が負の出力端子
に接続され、また負の出力端子をプルアップさせる第２
のＦＥＴのゲート入力端子が正の出力端子に接続されて
おり、ディジタル入力信号に対応した正の出力を得るよ
うにプルダウン用ＦＥＴが正の出力端子にカスケード接
続されて成り、また負の出力に対応したプルダウン用Ｆ
ＥＴが該負の出力端子にカスケード接続されて成り、該
各々のプルダウン用ＦＥＴのゲート入力端子は対応する
ディジタル入力信号の各々の入力端子と接続されて構成
されていることを特徴とする。
ち、該単位電流源セルを２次元配列して構成し、カラム
とロー２つのデコード回路で電流スイッチを制御するこ
とによりその出力電流をディジタル入力信号に従って切
り換え、ディジタル入力信号に対応した数の単位電流源
セルを出力に接続し各単位電流源セルの電流を加算して
アナログ出力信号を得るディジタル／アナログ変換器で
あって、ディジタル入力信号に従って複数個の単位電流
源セルの出力を切り替える電流スイッチの信号を発生さ
せるカラム及びロー２つのデコード回路を備えるものに
おいて、このデコード回路が各単位電流源セルの出力を
切り換える正・負の切り換え信号出力を各々出力する端
子を２つ持ち、出力端子のうち正の出力端子をプルアッ
プさせる第１のＦＥＴのゲート入力端子が負の出力端子
に接続され、また負の出力端子をプルアップさせる第２
のＦＥＴのゲート入力端子が正の出力端子に接続されて
おり、ディジタル入力信号に対応した正の出力を得るよ
うにプルダウン用ＦＥＴが正の出力端子にカスケード接
続されて成り、また負の出力に対応したプルダウン用Ｆ
ＥＴが該負の出力端子にカスケード接続されて成り、該
各々のプルダウン用ＦＥＴのゲート入力端子は対応する
ディジタル入力信号の各々の入力端子と接続されて構成
されていることを特徴とする。
【０００９】
【作用】上記構成によれば、デコーダ回路は基本的に全
て１段のゲートで構成され、回路も簡略化されており、
素子数も減り高速、省面積が実現できる。
て１段のゲートで構成され、回路も簡略化されており、
素子数も減り高速、省面積が実現できる。
【００１０】
【実施例】以下、本発明の実施例を図面に従って詳細に
説明する。図１は、本発明に係るディジタル／アナログ
変換器のデコーダ部分の一実施例の回路を示すものであ
る。本実施例はディジタル入力信号が３ビットの場合の
例である。また、その真理値表を図３に示す。
説明する。図１は、本発明に係るディジタル／アナログ
変換器のデコーダ部分の一実施例の回路を示すものであ
る。本実施例はディジタル入力信号が３ビットの場合の
例である。また、その真理値表を図３に示す。
【００１１】図１において、１はデコーダ回路の１つの
選択信号Ｓ1とその反転出力−Ｓ1を出力させる部分であ
る。ここにおいて２は正の出力端子Ｓ1をプルアップさ
せるＰｃｈＦＥＴ（電界効果型トランジスタ）で、その
ゲート電極は負の出力端子−Ｓ1に接続されている。３
は負の出力端子−Ｓ1をプルアップさせるＰｃｈＦＥＴ
でそのゲートは正の出力端子Ｓ1に接続されている。ま
た図３の真理値表より正の出力端子Ｓ1を『Ｈ』とさせ
る入力ディジタル信号を論理式で表すと、 “Ｓ1をＨ”＝ｂ3＋ｂ2＋ｂ1 またＳ1を『Ｌ』とする論理式は “Ｓ1をＬ”＝（−ｂ3）・（−ｂ2）・（−ｂ1） となる。
選択信号Ｓ1とその反転出力−Ｓ1を出力させる部分であ
る。ここにおいて２は正の出力端子Ｓ1をプルアップさ
せるＰｃｈＦＥＴ（電界効果型トランジスタ）で、その
ゲート電極は負の出力端子−Ｓ1に接続されている。３
は負の出力端子−Ｓ1をプルアップさせるＰｃｈＦＥＴ
でそのゲートは正の出力端子Ｓ1に接続されている。ま
た図３の真理値表より正の出力端子Ｓ1を『Ｈ』とさせ
る入力ディジタル信号を論理式で表すと、 “Ｓ1をＨ”＝ｂ3＋ｂ2＋ｂ1 またＳ1を『Ｌ』とする論理式は “Ｓ1をＬ”＝（−ｂ3）・（−ｂ2）・（−ｂ1） となる。
【００１２】これを実現するようにＳ1端子をプルダウ
ン（Ｓ1端子をＬ）させるＮｃｈＦＥＴツリーは４、
５、６のような構造となり、また−Ｓ1端子をプルダウ
ン（Ｓ1端子をＨ）ＮｃｈＦＥＴはツリーは、７、８、
９のような構成をとる。
ン（Ｓ1端子をＬ）させるＮｃｈＦＥＴツリーは４、
５、６のような構造となり、また−Ｓ1端子をプルダウ
ン（Ｓ1端子をＨ）ＮｃｈＦＥＴはツリーは、７、８、
９のような構成をとる。
【００１３】ここにおいて、正の出力端子の側には、そ
の正の出力端子を『Ｌ』にさせようとする論理式に対応
するＦＥＴツリーが接続され、負の出力端子の側には、
負の出力端子を『Ｌ』にさせようとする論理式即ちその
対応する正の出力端子を『Ｈ』にさせる論理式に対応し
たＦＥＴツリーが接続される。また、各々のＦＥＴのゲ
ートはそれぞれに対応したディジタル入力信号が接続さ
れている。論理式における論理和はその対応するＦＥＴ
が並列に接続され、論理積では直列に接続される。
の正の出力端子を『Ｌ』にさせようとする論理式に対応
するＦＥＴツリーが接続され、負の出力端子の側には、
負の出力端子を『Ｌ』にさせようとする論理式即ちその
対応する正の出力端子を『Ｈ』にさせる論理式に対応し
たＦＥＴツリーが接続される。また、各々のＦＥＴのゲ
ートはそれぞれに対応したディジタル入力信号が接続さ
れている。論理式における論理和はその対応するＦＥＴ
が並列に接続され、論理積では直列に接続される。
【００１４】図３の真理値表より各端子の論理式は以下
のようになる。 “Ｓ1をＨ”＝ｂ3＋ｂ2＋ｂ1 “Ｓ1をＬ”＝（−ｂ3）・（−ｂ2）・（−ｂ1） “Ｓ2をＨ”＝ｂ3＋ｂ2 “Ｓ2をＬ”＝（−ｂ3）・（−ｂ2） “Ｓ3をＨ”＝ｂ3＋ｂ2・ｂ1 “Ｓ3をＬ”＝（−ｂ3）・｛（−ｂ2）＋（−ｂ1）｝ “Ｓ4をＨ”＝ｂ3 “Ｓ4をＬ”＝−ｂ3 “Ｓ5をＨ”＝ｂ3・（ｂ2＋ｂ1） “Ｓ5をＬ”＝（−ｂ3）＋（−ｂ2）・（−ｂ1） “Ｓ6をＨ”＝ｂ3・ｂ2 “Ｓ6をＬ”＝（−ｂ3）＋（−ｂ2） “Ｓ7をＨ”＝ｂ3・ｂ2・ｂ1 “Ｓ7をＬ”＝（−ｂ3）＋（−ｂ2）＋（−ｂ1）
のようになる。 “Ｓ1をＨ”＝ｂ3＋ｂ2＋ｂ1 “Ｓ1をＬ”＝（−ｂ3）・（−ｂ2）・（−ｂ1） “Ｓ2をＨ”＝ｂ3＋ｂ2 “Ｓ2をＬ”＝（−ｂ3）・（−ｂ2） “Ｓ3をＨ”＝ｂ3＋ｂ2・ｂ1 “Ｓ3をＬ”＝（−ｂ3）・｛（−ｂ2）＋（−ｂ1）｝ “Ｓ4をＨ”＝ｂ3 “Ｓ4をＬ”＝−ｂ3 “Ｓ5をＨ”＝ｂ3・（ｂ2＋ｂ1） “Ｓ5をＬ”＝（−ｂ3）＋（−ｂ2）・（−ｂ1） “Ｓ6をＨ”＝ｂ3・ｂ2 “Ｓ6をＬ”＝（−ｂ3）＋（−ｂ2） “Ｓ7をＨ”＝ｂ3・ｂ2・ｂ1 “Ｓ7をＬ”＝（−ｂ3）＋（−ｂ2）＋（−ｂ1）
【００１５】例えば、図２に示すようにＳ3・（−Ｓ3）
のデコーダ回路１０を見るとＳ3及び（−Ｓ3）の出力端
子のプルアップＦＥＴが１１、１２のように接続されて
なり、そのゲートは互いに逆の出力端子に接続されてい
る。Ｓ3端子のプルダウンツリーは、Ｓ3を『Ｌ』にさせ
る論理式（−ｂ3）・｛（−ｂ2）＋（−ｂ1）｝に対応
したＦＥＴ１３、１４、１５が接続されプルダウンツリ
ーを形成する。これは（−ｂ2）と（−ｂ1）の論理和
が、１４、１５の並列接続ＦＥＴとなり、（−ｂ3）は
｛（−ｂ2）＋（−ｂ1）｝に対する論理和であるから、
先の１４、１５の並列接続ＦＥＴに対して直列にＦＥＴ
１３が接続されてなる。
のデコーダ回路１０を見るとＳ3及び（−Ｓ3）の出力端
子のプルアップＦＥＴが１１、１２のように接続されて
なり、そのゲートは互いに逆の出力端子に接続されてい
る。Ｓ3端子のプルダウンツリーは、Ｓ3を『Ｌ』にさせ
る論理式（−ｂ3）・｛（−ｂ2）＋（−ｂ1）｝に対応
したＦＥＴ１３、１４、１５が接続されプルダウンツリ
ーを形成する。これは（−ｂ2）と（−ｂ1）の論理和
が、１４、１５の並列接続ＦＥＴとなり、（−ｂ3）は
｛（−ｂ2）＋（−ｂ1）｝に対する論理和であるから、
先の１４、１５の並列接続ＦＥＴに対して直列にＦＥＴ
１３が接続されてなる。
【００１６】このようにして構成されたデコーダ回路を
図５に示すようなセグメント型のディジタル／アナログ
変換器におけるセグメントデコーダ回路として適用させ
る。上記構成のようなデコーダ回路においては、論理ゲ
ート１段でディジタル入力信号から電流源選択信号Ｓ1
〜Ｓ7が出力されるので非常に高速である。また回路
も、正、負各出力端子用のプルアップＦＥＴ１対と、そ
れぞれの出力端子をプルダウンさせるＦＥＴツリーによ
り構成され簡略であり素子数も低減されている。また第
２の発明は、図４に示すような単位電流源セルを２次元
に配置して構成されるマトリクス型ディジタル／アナロ
グ変換器において、電流源セルを選択するカラムデコー
ダ及びローデコーダの回路１９、２０に上記本発明のデ
コーダ回路を採用したものである。この例は６ビットの
ディジタル／アナログ変換器の例である。
図５に示すようなセグメント型のディジタル／アナログ
変換器におけるセグメントデコーダ回路として適用させ
る。上記構成のようなデコーダ回路においては、論理ゲ
ート１段でディジタル入力信号から電流源選択信号Ｓ1
〜Ｓ7が出力されるので非常に高速である。また回路
も、正、負各出力端子用のプルアップＦＥＴ１対と、そ
れぞれの出力端子をプルダウンさせるＦＥＴツリーによ
り構成され簡略であり素子数も低減されている。また第
２の発明は、図４に示すような単位電流源セルを２次元
に配置して構成されるマトリクス型ディジタル／アナロ
グ変換器において、電流源セルを選択するカラムデコー
ダ及びローデコーダの回路１９、２０に上記本発明のデ
コーダ回路を採用したものである。この例は６ビットの
ディジタル／アナログ変換器の例である。
【００１７】定電流源と電流スイッチからなる単位電流
源セルを２次元配列し、入力ディジタル信号に対応した
数のセルがＩoutに接続する。フルスケール時には左角
上のセル１つを残して全てのセルがＩoutへ接続されフ
ルスケールの電流出力を得る。また単位電流源セルはロ
ーデコーダ回路２０からのセレクト信号により出力さ
れ、カラムデコーダ回路１９からの選択信号はその下の
セル列がローデコーダ回路２０により選択されていると
きにそのカラムデコーダ回路１９の選択信号によりＩ
outへ接続されるような電流スイッチを持つ。
源セルを２次元配列し、入力ディジタル信号に対応した
数のセルがＩoutに接続する。フルスケール時には左角
上のセル１つを残して全てのセルがＩoutへ接続されフ
ルスケールの電流出力を得る。また単位電流源セルはロ
ーデコーダ回路２０からのセレクト信号により出力さ
れ、カラムデコーダ回路１９からの選択信号はその下の
セル列がローデコーダ回路２０により選択されていると
きにそのカラムデコーダ回路１９の選択信号によりＩ
outへ接続されるような電流スイッチを持つ。
【００１８】このとき本実施例におけるカラムおよびロ
ーデコーダ回路１９、２０の真理値表は図３と同じであ
り、上記本発明の第１の実施例に示すデコーダ回路がそ
れぞれにそのまま適応される。
ーデコーダ回路１９、２０の真理値表は図３と同じであ
り、上記本発明の第１の実施例に示すデコーダ回路がそ
れぞれにそのまま適応される。
【００１９】ここで、今入力ディジタル信号（ｂ6ｂ5ｂ
4ｂ3ｂ2ｂ1）が（０１１１１０）であったとする。上位
３ビットはローデコーダ回路２０で（ｂ6ｂ5ｂ4）＝
（０１１）＝『３』なので、下から３行目までのセル列
が選択される。また下位３ビットは（ｂ3ｂ2ｂ1）＝
（１１０）＝『６』なので、下から４列目のセルのうち
右から６番目のセルまでが選択される。ここで単位電流
源セルは図中斜線で示すように、合計３０個のセルがＩ
outに接続され、（０１１１１０）の１０進数『３０』
に対応した数の電流源セルを出力へ接続しアナログ出力
を得る。
4ｂ3ｂ2ｂ1）が（０１１１１０）であったとする。上位
３ビットはローデコーダ回路２０で（ｂ6ｂ5ｂ4）＝
（０１１）＝『３』なので、下から３行目までのセル列
が選択される。また下位３ビットは（ｂ3ｂ2ｂ1）＝
（１１０）＝『６』なので、下から４列目のセルのうち
右から６番目のセルまでが選択される。ここで単位電流
源セルは図中斜線で示すように、合計３０個のセルがＩ
outに接続され、（０１１１１０）の１０進数『３０』
に対応した数の電流源セルを出力へ接続しアナログ出力
を得る。
【００２０】
【発明の効果】本発明は以上のように構成されるもので
あるから電流源セルを選択する信号を発生させるデコー
ダ回路は正、負２つの出力端子に対し、プルアップＦＥ
Ｔを接続すると共にその各ゲート電極に互いの出力を接
続し、更に、上記出力端子を入力ディジタル符号に対応
してプルダウンさせるＦＥＴツリーを形成し接続する構
成となり、より少ない素子数で複雑なデコード回路を構
成でき、素子数の削減、チップ面積の縮小に効果があ
る。また、少ない素子数で出力までのゲート段数が１段
で出力されるので、高速なデコードが実現でき、また消
費電流も減少され、その効果は大である。
あるから電流源セルを選択する信号を発生させるデコー
ダ回路は正、負２つの出力端子に対し、プルアップＦＥ
Ｔを接続すると共にその各ゲート電極に互いの出力を接
続し、更に、上記出力端子を入力ディジタル符号に対応
してプルダウンさせるＦＥＴツリーを形成し接続する構
成となり、より少ない素子数で複雑なデコード回路を構
成でき、素子数の削減、チップ面積の縮小に効果があ
る。また、少ない素子数で出力までのゲート段数が１段
で出力されるので、高速なデコードが実現でき、また消
費電流も減少され、その効果は大である。
【図１】 本発明に係るディジタル／アナログ変換器の
デコーダ回路の一つの選択信号を得る回路部分を示す電
気回路図。
デコーダ回路の一つの選択信号を得る回路部分を示す電
気回路図。
【図２】 デコーダ回路の他の１つの選択信号を得る回
路部分を示す電気回路図。
路部分を示す電気回路図。
【図３】 本発明の動作説明に供された真理値表を示す
図。
図。
【図４】 本発明に係るマトリクス型ディジタル／アナ
ログ変換器の実施例を示す図。
ログ変換器の実施例を示す図。
【図５】 一般的なセグメント型ディジタル／アナログ
変換器を示すブロック的電気回路図。
変換器を示すブロック的電気回路図。
【図６】 従来のデコーダ回路の例を示すブロック的電
気回路図。
気回路図。
【図７】 一般的な単位電流源セルを示す電気回路図。
【図８】 図６に示す従来のデコーダ回路の真理値表を
示す図。
示す図。
１ ディジタル入力（ｂ3ｂ2ｂ1）＝（００１）に対応
するデコード回路部 ２、３ プルアップ用ＰｃｈＦＥＴ ４、５、６、７、８、９ プルダウン用ＮｃｈＦＥＴ １０ ディジタル入力（ｂ3ｂ2ｂ1）＝（０１１）に対
応するデコード回路部 １１、１２ プルアップ用ＰｃｈＦＥＴ １３、１４、１５、１６、１７、１８ プルダウン用Ｎ
ｃｈＦＥＴ
するデコード回路部 ２、３ プルアップ用ＰｃｈＦＥＴ ４、５、６、７、８、９ プルダウン用ＮｃｈＦＥＴ １０ ディジタル入力（ｂ3ｂ2ｂ1）＝（０１１）に対
応するデコード回路部 １１、１２ プルアップ用ＰｃｈＦＥＴ １３、１４、１５、１６、１７、１８ プルダウン用Ｎ
ｃｈＦＥＴ
Claims (2)
- 【請求項１】 複数の単位電流源セルを持ち、その出力
電流を電流スイッチによりディジタル入力信号に従って
切り換え、かかるディジタル入力信号に対応した数の上
記単位電流源セルを出力に接続し各単位電流源セルの電
流を加算してアナログ出力信号を得るディジタル／アナ
ログ変換器であって、上記ディジタル入力信号に従って
複数個の上記単位電流源セルの出力を切り替える電流ス
イッチの信号を発生させるデコード回路を備えるものに
おいて、該デコード回路が各単位電流源セルの出力を切
り換える正・負の切り換え信号出力を各々出力する端子
を２つ持ち、該出力端子のうち正の出力端子をプルアッ
プさせる第１のＦＥＴのゲート入力端子が該負の出力端
子に接続され、また負の出力端子をプルアップさせる第
２のＦＥＴのゲート入力端子が正の出力端子に接続され
ており、かつディジタル入力信号に対応した正の出力を
得るようにプルダウン用ＦＥＴが正の出力端子にカスケ
ード接続されて成り、また負の出力に対応したプルダウ
ン用ＦＥＴが負の出力端子にカスケード接続されて成
り、各々のプルダウン用ＦＥＴのゲート入力端子は対応
するディジタル入力信号の各々の入力端子と接続されて
構成されていることを特徴とするディジタル／アナログ
変換器。 - 【請求項２】 複数の単位電流源セルを持ち、該単位電
流源セルを２次元配列して構成し、カラムとローの２つ
のデコード回路で電流スイッチを制御することによりそ
の出力電流をディジタル入力信号に従って切り換え、該
ディジタル入力信号に対応した数の上記単位電流源セル
を出力に接続し各単位電流源セルの電流を加算してアナ
ログ出力信号を得るディジタル／アナログ変換器であっ
て、上記ディジタル入力信号に従って複数個の上記単位
電流源セルの出力を切り替える電流スイッチの信号を発
生させるカラム及びロー２つのデコード回路を備えるも
のにおいて、上記デコード回路が上記各単位電流源セル
の出力を切り換える正・負の切り換え信号出力を各々出
力する端子を２つ持ち、該出力端子のうち正の出力端子
をプルアップさせる第１のＦＥＴのゲート入力端子が該
負の出力端子に接続され、また負の出力端子をプルアッ
プさせる第２のＦＥＴのゲート入力端子が上記正の出力
端子に接続されており、上記ディジタル入力信号に対応
した正の出力を得るようにプルダウン用ＦＥＴが上記正
の出力端子にカスケード接続されて成り、また負の出力
に対応したプルダウン用ＦＥＴが上記負の出力端子にカ
スケード接続されて成り、各々のプルダウン用ＦＥＴの
ゲート入力端子は対応する上記ディジタル入力信号の各
々の入力端子と接続されて構成されていることを特徴と
するディジタル／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27456791A JPH0590967A (ja) | 1991-09-25 | 1991-09-25 | デイジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27456791A JPH0590967A (ja) | 1991-09-25 | 1991-09-25 | デイジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590967A true JPH0590967A (ja) | 1993-04-09 |
Family
ID=17543537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27456791A Pending JPH0590967A (ja) | 1991-09-25 | 1991-09-25 | デイジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| US9312462B2 (en) | 2010-04-30 | 2016-04-12 | Rohm Co., Ltd. | LED module |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296715A (ja) * | 1988-02-15 | 1989-11-30 | Marconi Electron Devices Ltd | デイジタル／アナログ変換器 |
| JPH02104130A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置 |
-
1991
- 1991-09-25 JP JP27456791A patent/JPH0590967A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296715A (ja) * | 1988-02-15 | 1989-11-30 | Marconi Electron Devices Ltd | デイジタル／アナログ変換器 |
| JPH02104130A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置 |
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| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| US9312462B2 (en) | 2010-04-30 | 2016-04-12 | Rohm Co., Ltd. | LED module |
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