JPH05218880A - サーモメトリック符号データの符号変換方法、並びにこの方法に用いるデコーダ及びコンバータ - Google Patents

Abstract

(57)【要約】 【目的】 連続値が第１ビット マトリックス（行１〜
８）で表わされるサーモメトリック符号の出発データの
ディジタル データを２進符号等に符号変換する方法に
おいて、必要な比較器（ゲート）の数を減少させうる方
法、及びこれに用いるデコーダ並びにコンバータを提供
するにある。 【構成】 サーモメトリック符号を直接変換することな
く、ビット数の少い中間符号を用いる。中間符号は第１
マトリックスより抽出した第２マトリックス及び第３マ
トリックスを用いる。 【効果】 マトリックスの対角線によって分離される
“０”または“１”の均一ブロックが存し、処理が容易
となる。かつコンバータは半導体回路に容易に集積化で
きる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、サーモメトリック型式符号(the
rmonetric type coding)によって同数のビットのディジ
タル・ワードで表わされたデータで、各符号の連続する
値が第１マトリックスの形態で表わされ、そのマトリッ
クスの各行がディジタル・ワードであるデータの符号変
換方法に関するものである。

【０００２】

【背景技術】サーモメトリック符号はとくにアナログ・
ディジタル変換器（コンバータ）に極めて多く用いられ
ており、比較される基準レベルを定める抵抗スケールに
よって変換器の内部にサーモメトリック符号を形成す
る。従ってアナログ・ディジタル変換器は符号変換器
（またはデコーダ）を有しており、その機能はサーモメ
トリック符号を２進符号に変換することである。このよ
うな変換には極めて多数の比較器（またはゲート）を必
要とするので、集積回路上に占める面積を大幅に増加さ
せる。２^N ビット ワードの循環（サイクリック）サー
モメトリック符号の２進符号への変換には２^N 個以上の
比較器（またはゲート）を必要とする。

【０００３】

【発明が解決しようとする課題】本発明の課題は、サー
モメトリック符号を、他の符号、例えば２進符号に転換
するのが容易な中間符号に転換する方法を提供し、これ
によって比較器（またはゲート）の数を大幅に減少しう
る方法を提供することにある。

【０００４】本発明の基本的考えは、サーモメトリック
符号に固有な低情報密度を考慮に入れ、ビット数の少い
中間符号を得るにある。

【０００５】

【課題を解決するための手段】この課題を達成するため
本発明の方法は、サーモメトリック型式の符号によって
同数のビットのディジタル ワードで表わされるデータ
を符号変換する方法であって、サーモメトリック符号の
連続値は第１マトリックスの形態で表わされ、このマト
リックスの各行はディジタル ワードであるサーモメト
リック符号データの符号変換方法において、中間符号を
用い、この中間符号は、一方において、前記第１マトリ
ックスより抽出される第２マトリックスによって規定さ
れ、該第２マトリックスの１デイメンションは第１マト
リックスの約数であり、さらに他方において、第３マト
リックスにより規定され、該第３マトリックスの各列
は、第１マトリックスの特定の列であり、第２及び第３
マトリックスの各行毎の並置によって保存すべきサーモ
メトリック出発符号内のすべての情報を可能化しうる如
くしたことを特徴とする。

【０００６】このようにして第１マトリックスは折返し
（フオルデッド）符号に符号変換される。フオルデッド
符号は２つのマトリックスを含んでおり、これらのマト
リックスは２進符号に復号が容易である。その理由は、
この中間符号は長さが、短く、少なくとも部分的に循環
性である第２及び第３マトリックスのおのおのに対して
同じくサーモメトリック特性を有しているからである。

【０００７】本発明方法の有利な１例においては、次の
各ステップ、ａ）第１マトリックスよりいわゆる三角形
サブ・マトリックスを選定するステップで、このサブ・
マトリックスのデイメンションは、その対角線に沿って
整列するサプ・マトリックスのセットの少なくとも１つ
を形成する第１マトリックスのデイメンションの約数で
あるステップ、ｂ）該サブ・マトリックスを垂直に積層
して第２マトリックスを形成するステップ。によって第
２マトリックスを構成する。

【０００８】サーモメトリック符号の特性を保持させる
と、非循環サーモメトリック符号の場合には、第１マト
リックスの対角線によって分離され、循環サーモメトリ
ック符号に関する場合には、第１マトリックスの各半部
の対角線によって分離される“０”または“１”の何れ
かの均一ブロックが存するという利点が得られる。

【０００９】本発明方法の好適変形例では、上述の
ａ），ｂ）の２つのステップの間に、半分のサブ・マト
リックスに対し、かつ交互に、これらサブ・マトリック
スの各素子の論理的反転を行い、これをサブ・マトリッ
クスの整列積層の前に行う追加のステップを設けて、第
２マトリックスを少なくとも部分的に循環性としたこと
を特徴とする。

【００１０】このようにすることによって最大限に簡単
化した復号が行われる。第３マトリックスの一部は、第
１マトリックスの列で、すべての素子が同一となる前記
三角形サブ・マトリックス列の数と同じ数の列で構成さ
れる。

【００１１】本発明方法は、中間符号の第２及び第３マ
トリックスの少なくとも一部の変換スナップ、とくに２
進符号への変換ステップを含む。

【００１２】本発明は上述の方法に基づくデコーダを包
含する。本デコーダは、下位ビット用の第１復号化モジ
ュールを有する第１組のゲートで、ｋ個のデータ入力を
有し、これら各入力には選択入力が付随している論理ブ
ロックと称される同様なゲート群中にこれら第１組のゲ
ートが分布しており、数ｋは、第１マトリックスの同じ
対角線に沿って整列しているいわゆる三角形サブ・マト
リックスの数に等しい第１組のゲートと、上位のビット
に対する第２復号化モジュールを有していて、単一のデ
ータ入力を有する第２組のゲートで、２進出力符号上位
ビットを生じ、さらに第１復号化モジュールの出力に２
進符号下位ビットを生ぜしめるために必要な各論理ブロ
ックの対応のデータ入力を可能化するｋ個の選択入力の
１つにそれぞれ供給する選択信号を生ずるようにした第
２組のゲートとを具えてなることを特徴とする。

【００１３】符号変換すべきサーモメトリック出発符号
のディジタル ワードのビット数を２^N とすることによ
りＮを規定し、第１マトリックスの同じ対角線に沿って
存在する前記サブ・マトリックスの数を２^M とすること
によりＭを規定するとき、本デコーダは、各論理ブロッ
クのｐ番目の選択入力は、ｐが２ないし２^M ( 端点を含
む) の何れかの値を占めるとき、符号変換すべきディジ
タル ワードのｐ・２^N-M 次ビットと、（ｐ−１）・２
^N-M 次ビット間の排他的ORより生ずる論理信号を受信
し、ｐが１に等しく、Ｎ及びＭが請求項５に規定された
値であるとき、変換すべきディジタル ワード内の２
^N-M 次ビットと２^N 次ビット間の反転出力を有する排他
的ORより生ずる論理信号を受信する如くしたことを特徴
とする。

【００１４】論理ブロックの数は２^N-M に等しく選定し
て良い。しかし本発明の好適例では、これを２^N-M −１
に減少しうる。これは、ｐの値が偶数のとき、デコーダ
の論理ブロックのｐ番目のデータ入力が論理ブロックの
出力に反転出力を生ずるようにし、循環性サーモメトリ
ック符号に対し、論理ブロックの数を２^N-M −１に等し
くし、ｉが１より２^N-M −１の間に変化するとき、変換
すべきディジタル ワードの（ｐ−１）・２^N-M ＋ｉ次
のビットよりｉ番目の論理ブロックのｐ番目のデータ入
力にデータが供給され、第２復号化モジュールより供給
される２進符号のＮ＋１次ビット及びＮ−Ｍ＋１次ビッ
トに等しい論理データを入力に受信する排他的ORゲート
の出力に、中間符号の第２マトリックスの２^N-M 次ビッ
トが得られる如くしたことを特徴とする。

【００１５】サーモメトリック符号が非循環性であると
き、中間符号の第２マトリックスの２^N-M 次ビットは第
２復号モジュールにより供給される２進符号内のＮ−Ｍ
＋１次ビット値より直接得られる。

【００１６】本発明は上述のようなデコーダを具えコン
バータにも関するものであり、かかるコンバータは増幅
器よりの差動アナログ信号を受信する複数入力を有する
アナログ ゲートの形態で論理ブロックを構成し、前記
差動アナログ信号の１つは、複数の基準値と比較して測
定すべき信号であり、差動信号の各対は前述の論理信号
の１つのアナログ等価値を構成し、これを前記論理ブロ
ックのデータ入力に供給する如く構成したこと、前記各
アナログ ゲートは、前記増幅器よりの出力信号の論理
レベルをセットする手段、並びに該増幅器の出力も供給
される前記アナログ ゲートの単一出力上のこれら論理
レベルを記憶する手段を備えてなること、各アナログ
ゲートは増幅器の１つを可能化するための選択入力を具
え、かつこのゲートの選択されないこれ以外の増幅器は
出力を高インピーダンスとする如くしたことを特徴とす
る。

【００１７】かかるコンバータは構造が極めて小形の半
導体回路に集積して形成できる。

【００１８】本発明コンバータは、アナログ ゲートの
増幅器の入力を介挿回路網の出力に接続し、これらアナ
ログ ゲートの増幅器の出力を必要により折返えし（フ
オルデイング）増幅器にリンクさせたことを特徴とす
る。

【００１９】このように構成すると、折返えし増幅器に
より供給されるサーモメトリック符号を復号する回路の
構成が簡単化され、このサーモメトリック符号はサンプ
ルすべき信号に対応するサーモメトリック符号よりも既
に簡単となっている。

【００２０】

【実施例】図面を参照して本発明の実施例を詳細に説明
する。図１に、８ビットワードで表わされた循環サーモ
メトリック符号の順次の値を、第１列（最下位ビット）
から第８列（最上位ビット）の８列及び16行で示してあ
る。値０に対応する第１行は“０”のみを含む。10進値
１〜７に対応する第２行から第８行の順次の行は列１〜
７の“０”が順次“１”になる。第９行は“１”のみを
含み、10進数９〜15に対応する第10行から第16行の順次
の行は列１〜７の“１”が順次“０”になり、第16行は
第８列に１つの“１”を有し、次いで第１行に連続循環
する。このような符号はグレーコードの一種を構成す
る。

【００２１】従来の技術による２進数（４ビットワー
ド；Ｎ＋１＝４）への変換には８個の比較器が必要とさ
れる。

【００２２】図１から、循環符号は、これを４行×４列
のサブ・マトリックスに分解すると明らかなように、か
なり多数の対称性を有することがわかる。これらサブ・
マトリックスのうちの４つが各行ごとに異なる情報を有
するのみである。これら４つのサブ・マトリックスをＭ
₁ ，Ｍ₂ ，Ｍ′₁ 及びＭ′₂ で示す。サブ・マトリック
スＭ₁ 及びＭ₂ は“０”対角線を含み、この対角線より
上で全ビットが“０”、この対角線より下で全ビットが
“１”である。サブ・マトリックスＭ′₁ 及びＭ′₂ は
“１”対角線を含み、それより上で全ビットが“１”、
それより下で全ビットが“０”である。このようなサブ
・マトリックスは以後の説明において「三角」マトリク
スという。他のサブ・マトリックスは全て“０”又は
“１”であり、即ち単一の情報アイテムである。この情
報アイテムには所定のデータに対しどのサブ・マトリッ
クスが関連するかを指定するのに用いることができる。
換言すれば、この情報アイテムによりサブ・マトリック
スＭ₁ をサブ・マトリックスＭ₂ と区別することがで
き、またサブ・マトリックスＭ′₁ をサブ・マトリック
スＭ′₂ と区別することができる。つまり同一サブ・マ
トリックス間の不確定を除去することができる。これを
達成する最も簡単な方法は１つのサブ・マトリックスか
ら別のサブ・マトリックスへ移るときにのみビット値が
変化する列４及び８を用いるものである。これがため、
初期サーモメトリック符号からの全ての情報は、垂直に
整列したサブ・マトリックスＭ₁ 〜Ｍ₄ から情報アイテ
ムを抽出して４列×16行の中間符号マトリクスを形成
し、このマトリクスに、不確定を除去するための中間符
号に対する制御マトリクスを形成する列４及び８を付加
することにより保存することができる。以後、４列の中
間符号マトリクスを第２マトリクスと称し、初期サーモ
メトリック符号のマトリクスの列４及び８の組を第３マ
トリクスと称する。

【００２３】雑音余裕度の実際上の理由のために、２つ
のサブ・マトリックスのうちの一方のサブ・マトリック
スの論理データを反転させることによりビット置換を実
行し、即ちＭ₂ 及びＭ′₂ の論理データをそれらの論理
補数と置換するのが有利である。斯くして、

【外１】 を垂直に整列させると、 (1) (2) (3)及び (4)で示す列
４×16行の中間符号の第２マトリクスが得られる。

【００２４】この第２マトリクスの最初の８行と最后の
８行は循環し、このことは次の２進数へのデコーディン
グに都合がよい。更に、第２マトリクスの (4)で示す第
４列はこの特別の例の場合には初期サーモメトリック符
号の（第１マトリクス）の第４列と同一である。従って
この列は第２マトリクス及び第３マトリクスに共通であ
る。

【００２５】この場合には２つのマトリクスの列 (1)
(2) (3)４及び８からのデータを２進符号マトリクス
〔１〕〔２〕〔３〕及び〔４〕に変換するのが容易にな
る。２つの部分

【外２】 は第３マトリクスの列４及び８と同様に循環符号を構成
し、従ってデコーディングを少数のビットで実行でき、
デコーディングが簡単になる。

【００２６】図２は図１のデータ変換テーブルに従って
構成したデコーダを示す。中間符号マトリクス（第２マ
トリクス）の列 (1)のビットは、循環サーモメトリック
符号の第１マトリクスの列４及び８からのデータが同一
か同一でないかに応じてこのマトリクスの列１からのデ
ータは列５からのデータの反転により生ずる。第２マト
リクスの列 (2) (3)のビットについても同様である。Ａ
ＮＤゲート110 ，120 ，210 ，220 ，310 ，320 はこの
目的に使用される。これらＡＮＤゲートの一方の入力端
子は列１，５，２，６，３及び７に対応する論理データ
をそれぞれ受信する。列４及び８に対応する論理データ
をそれぞれＤ−フリップフロップＤ′₄ 及びＤ′₈ に直
接供給する。これらフリップフロップＤ′₄ 及びＤ′ ₈
はクロックＨ₁ で駆動され、これらフリップフロップの
出力を排他的ＯＲゲート48の入力端子に供給し、このゲ
ートが、列４及び８からの論理データが同一か同一でな
いかを示す選択信号ＳＣを出力する。ＡＮＤゲート110
，---320の第２入力端子は選択入力端子として作用
し、この目的のためにゲート48により出力される選択信
号ＳＣを直接（ゲート120 ，220 ，320 ）又は反転後
（ゲート110 ，210 ，310 ）受信する。ＯＲゲート130
はゲート110 ，120 の出力端子に接続された入力端子を
有し、ＯＲゲート230 はゲート210 及び220 の出力端子
に接続された入力端子を有し、ＯＲゲート330 はゲート
310 及び320 の出力端子に接続された入力端子を有す
る。サブ・マトリックスＭ₂ 及びＭ′₂ の内容の論理的
反転を実行するために、ＡＮＤゲート120 ，220 及び32
0 を出力反転ゲートにする。第１マトリクスの列４及び
８が同一のデータを有するときは、ゲート48の出力は
“０”レベルになり、ＡＮＤゲート110 ，210 及び310
をエネーブル（可能化）する。従ってサブ・マトリック
スＭ₁ 及びＭ′₁ に関連するときは第１マトリクスの列
１，２及び３に対応するデータが考慮される。

【００２７】列４及び８からのデータが同一でないとき
は、ゲート48の出力が“１”になり、ゲート120 ，220
及び320 をエネーブルする。従ってサブ・マトリックス
Ｍ₂及びＭ′₂ に関連するときは列５，６及び７に対応
するデータが考慮される。

【００２８】従って、ＯＲゲート130 ，230 及び330 は
中間符号の第２マトリクスの列 (1)(2) (3)を表わす信
号を出力する。これらゲートからの出力はクロック信号
Ｈ₂によりクロックされるＤ−フリップフロップＤ₁ ，
Ｄ₂ ，Ｄ₃ の入力端子に供給される。クロック信号Ｈ₂
のエネーブルエッジは、フリップフロップＤ′₄ 及び
Ｄ′₈ をクロックするクロック信号Ｈ₁ のエネーブルエ
ッジに短時間後に後続するようにして、ＯＲゲート130
，230 及び330 によるデータ出力をこれら出力が安定
した後にエネーブルし得るようにする。しかし、クロッ
ク信号Ｈ₁ 及びＨ₂は同期してフリップフロップＤをエ
ネーブルしない状態になる。

【００２９】ＡＮＤゲート110 ，120 ，ＯＲゲート130
及びフリップフロップＤ₁ のような一組のゲートは、後
に述べるように、入力端子１及び５のような論理入力端
子をアナログ等価物と置換する構成モードにて実際上極
めてコンパクトに製造することができる。このようなゲ
ートの組をマルチ入力アナログゲートと称する。

【００３０】フリップフロップＤ₁ ，Ｄ₂ ，Ｄ₃ ，
Ｄ₄ ′及びＤ₈ ′からの出力に基いての２進符号への変
換は、特に上に定義した中間符号の特性によるのが簡単
である。２進符号の上位ビット〔４〕は、出発循環サー
モメトリック符号を表わす第１マトリクスの列８に対応
するデータビットを直接受取ることによって簡単に得ら
れる。２進符号の上位から２番目のビット〔３〕は列４
のビットと列８のビットとの間の排他的ＯＲをとること
により排他的ＯＲゲート48の出力端子に得られる。２進
符号の第２ビット〔２〕は、第２マトリクスの列 (2)及
び (3)の値が反転する場合か、又は再び同じマトリクス
の列 (3)及び (4)の値が反転する場合のいずれかで
“１”になる。従って、排他的ＯＲゲート402 は列 (2)
及び (3)から得られる出力を入力として受信し、又排他
的ＯＲゲート403 は第２マトリクスの列 (3)及び (4)か
ら得られる出力を入力として受信する。これらのゲート
402 及び403 からの出力をＯＲゲート502 の入力端子に
供給して、第２ビット〔２〕を発生させる。

【００３１】２進符号の第１ビット〔１〕は、一方では
第２マトリクスの列 (1)及び (2)の値、他方では第２マ
トリクスの列 (3)及び (4)の値が反転する際に“１”と
なる。従って、第１ビット〔１〕はゲート401 と403 か
らの出力を入力として受信するＯＲゲート501 の出力端
子に得られる。

【００３２】図２にはＤタイプのフリップフロップ
Ｄ₁ ′′，Ｄ₂ ′′，Ｄ₃ ′′及びＤ₄′′も示してあ
り、これらは２進数に符号化される結果を正しく同期さ
せるのに用いる。上記フリップフロップＤ₁ ′′〜
Ｄ₄ ′′はクロック信号Ｈ₁ を論理反転したクロック信
号

【外３】 でタイミングがとられる。従って、２進結果の出力は、
前述したように共通で、しかも互いに同期しているクロ
ック信号Ｈ₁ 及びＨ₂ の不作動部分の期間中に安定化さ
れる。

【００３３】図３は16ビットのワードで表わされるデー
タを２^N 列、即ち16列と２^N ＋１行、即ち32行とを有す
るＮ＋１＝５ビット（２進評価で）の循環サーモメトリ
ック符号に相当する長さに変換する様子を示したもので
ある。この場合には、４行４列の所謂三角サブ・マトリ
ックスを用いて符号を圧縮、即ち16／４＝４に圧縮す
る。最初の４つのサブ・マトリックスＭ₁ ，Ｍ₂ ，Ｍ₃
及びＭ₄ は“０”の対角線を有し、最後の４つのサブ・
マトリックスＭ′₁ ，Ｍ′₂ ，Ｍ′₃ 及びＭ′₄は
“１”の対角線を有している。従って、最初の４つのサ
ブ・マトリックスは、それらの対角線の１つに沿って整
列される第１組の三角サブ・マトリックスを形成し、又
最後の４つのサブ・マトリックスは、それらの対角線の
１つに沿って整列される第２組の三角サブ・マトリック
スを形成する。

【００３４】中間符号への符号変換後に、この中間符号
は８列を有し、低位ビットに相当する４列はサブ・マト
リックスの垂直の列によって構成される：

【外４】 これらのサブ・マトリックスは中間符号を形成する第２
マトリクスの列 (1)， (2)， (3)及び (4)を形成する。
４つの残りの列４，８，12及び16は上位ビットを表わ
し、これらは出発循環符号における該当するサブ・マト
リックスの位置の不確定性をなくすのに用いられる。
又、これらの列は上述した三角サブ・マトリックスの左
端の列（上位ビットの方）に対応する。これは上記列が
次のような特性を有するからである。即ち、上記列の２
進値は、マトリクスが整列して、これらのマトリクスが
位置情報のアイテムを発生する対角線で切り換わるから
である。

【００３５】図４は（Ｎ＋１）ビット（２進評価で）の
循環符号、即ち２^N 列の循環符号に対する概念を示した
ものである。初期符号の各対角線は２^M 個の三角サブ・
マトリックスに分解され、これらの各三角サブ・マトリ
ックスは２^N-M 行２^N-M 列である。ｐ番目の各サブ・マ
トリックスの右側の列はｐが１から２^M に変化すると、
循環出発符号の〔（ｐ−１）２^N-M ＋１〕番目の列と整
列し、左側の列は循環出発符号の〔ｐ２^N-M 〕番目の列
と整列する。

【００３６】ｐ番目のサブ・マトリックス（Ｍ_p 又はＭ
_p ′）の位置は、循環出発符号の列ｐ２^N-M に含まれる
値から、上述した対角線の特性の関数として規定するこ
とができる。符号変換後に中間符号は前記第２マトリク
スを形成するサブ・マトリックス：

【外５】 を整列させて積重ねることにより構成され、上記サブ・
マトリックスにｐが１から ２^M に変化する出発符号の
列ｐ２^N-M を加えると前記第３マトリクスになる。

【００３７】図５のデコーダはサーモメトリック出発符
号を前述したような中間符号に圧縮するのに用いるもの
であり、連続値が第２マトリクス及び第３マトリクスの
形態で現われる中間符号によって第２マトリクスからの
データを選択することができる。なお、前述したように
中間符号の第２マトリクスの列（ｉ）からのデータ項目
は、ｉが１から２^N-M まで変化し、しかもｐが１から２
^M まで変化する場合の列２^N-M ，２・２^N-M ，^--- ，ｐ
・２^N-M ，２^N に含まれる情報の関数としての第１マト
リクスの列、即ち

【数３】 ｉ，２^N-M ＋ｉ，^--- ，〔（ｐ−１）２^N-M ＋ｉ〕，^--- 〔（２^M −１）２^N-M ＋ｉ〕 を特殊なやり方で分割することにより得られる。

【００３８】そこで、図５のデコーダは２^N-M ＝ｊ個の
論理ブロック、即ち等価アナログゲートＬ_l ^--- ，
Ｌ_i ，^--- ，Ｌ_j を用いる。これらの各ゲートは２^M 個
の入力セルＥ_1i，^--- ，Ｅ_pi，^--- ，Ｅ_ki（ｋ＝２^M ）
を具えており、これらのセルの出力端子は２^M 個の入力
端子を有しているＯＲゲートｌ₃₀，--- ，ｉ₃₀，--- ，
ｊ ₃₀の入力端子に接続する。後述する所から明らかなよ
うに、上記入力セルＥ_piは図５には図示してないが、２
^M 個のアナログ信号入力端子と２^M 個の選択入力端子と
を有するアナログゲート形式のものとすることができ、
この場合、斯様なアナログゲートの出力端子が非選択入
力端子に相当する高インピーダンスを有する場合にはＯ
Ｒゲートｌ₃₀，ｉ₃₀及びｊ₃₀を省くことができる。又、
後述する所から明らかなようにブロックＬ_l ，^--- ，Ｌ
_i ，^--- ，Ｌ_j の各々からの出力データを記憶するため
のフリップフロップは上述したようなアナログゲートの
一部で形成することもできる。

【００３９】論理ブロックＬ_i は、そのデータ入力端子
にて循環出発符号の（ｐ−１）・２ ^N-M ＋ｉ番目の列か
らのデータを受信する。この論理ブロックＬ_i はさら
に、他の所謂選択入力端子にて一群の制御信号ＳＣの一
部を形成すると共に１から２^Mに変化するｐに対する連
続する列ｐ・２^N-M 間における排他的ＯＲの結果である
信号も受信する。信号列ＳＣには、第３マトリックスの
列２^N-M 及び２^N からのデータを入力として受信する排
他的ＯＲからの出力を補充する。

【００４０】所謂三角マトリックス（偶数番のサブマト
リックス）を論理的に反転させるために、ｐが偶数の場
合に、入力セルＥ_piは出力を反転している。既に述べて
あり、しかも後にも説明する多数の入力端子を有するア
ナログゲートで構成したものでは、これらのアナログゲ
ートの数は２^N-M 個にしかならず、従来のように循環サ
ーモメトリック符号から本発明の中間符号を得るのに上
位データ入力用の２^M 個のゲートの分だけ増える２^N 個
にはならない。２進符号の上位ビットを復号化するのに
用いられる２^M 個の排他的ＯＲゲートは、下位ビットを
復号化する論理ブロック（又は等価アナログゲート）の
入力を選択する働きもする。本発明の中間符号から２進
符号への変換は追加の比較器を必要とせず、ＯＲゲート
及び／又は排他的ＯＲゲートを用いるだけである。

【００４１】従って、サーモメトリック符号で表わされ
るデータを復号化するための慣例のデコーダの場合に必
要とされる比較器、即ち２^N 個の比較器の数よりも少な
い比較器で済む。図２につき既に説明した例の有利な変
形例として、１個の論理ブロック、又は多数の入力端子
を有する等価アナログゲートを省くことができる。この
ことは、ブロックＬ_j が中間符号の第２マトリックスの
列２^N-M を処理することに相当することを意味する。実
際上、対応するデータは中間符号の第３マトリックスに
含まれる情報で冗長される。後にわかるように、この特
性はあらゆるケースに当てはめることができるため、結
局は２^N-M ＋２^M −１個の比較器が必要とされ、即ち先
に示したものよりも１個少なくて済む。この比較器の数
が、従来必要とされていた数２^N よりも遙かに少ないこ
とは極めて明らかである。

【００４２】例Ｉ）Ｎ＋１＝４（４つの２進等価ビット
を有する符号） 1) ２^N ＝８、即ち従来法による復号化用の８個の比較
器 2) Ｍ＝１ 本発明による復号化用の２^N-M ＋２^M −１＝４＋２−１
＝５個の比較器。このように、ビット数が少ない場合で
も顕著な結果が得られる。 例II) Ｎ＋１＝10（10個の２進等価ビットを有する符
号） 1) ２^N ＝512 、即ち従来法の場合には 512個の比較器
が必要である。 2) Ｍ＝２ 本発明による復号化用には２^N-M ＋２^M −１＝128 ＋４
−１＝ 131個の比較器を用いる。 3) Ｍ＝３ 本発明による復号化用には２^N-M ＋２^M −１＝64＋８−
１＝71個の比較器を用いる。 4) Ｍ＝４ 本発明による復号化用には２^N-M ＋２^M −１＝32＋16−
１＝47個の比較器を用いる。 5) Ｍ＝５ 本発明による復号化用には２^N-M ＋２^M −１＝16＋32−
１＝47個の比較器を用いる。フォールディング（折りた
たみ）及び補間変換器の場合には、上位ビットのデコー
ダのサイズを低位ビットのデコーダのサイズよりも小さ
くするのが好適である。このようにすると、２^M ≦２
^N-M −１となる。Ｍの値をできるだけ大きくしても、そ
れをＮ／２以下か、又はそれに等しく選定することによ
り最適な結果が得られる。Ｎが偶数の場合にはＭ＝Ｎ／
２＝−0.5 とする。

【００４３】上述した例では No.５（Ｎ＝９，Ｍ＝５）
のケースは問題にならない。最適なのは従来の 512個の
代わりに47個の比較器を用いる No.４のケースの場合で
ある。

【００４４】図５は２−マトリックス中間符号のデータ
をいかにして慣例の２進符号に従って表わされるデータ
に変換することができるのかを立証するのに役立つもの
であり、この図５のデコーダは、出発データを循環サー
モメトリックタイプの符号化（Ｎ＋１）個の２進等価ビ
ットを有する符号）で２^N ビットのディジタルワードで
表わす例に関するものである。このために、２進符号化
にて“１”（ビットｑ＝１）にエネーブルビットが現れ
るようにするゲート401,----40i, 40jの如き排他的ＯＲ
ゲートにつき考察する。なお、第３マトリックスの処理
後に選択信号ＳＣを発生する排他的ＯＲゲートからの出
力でアナログ演算を補足的に実行させる。

【００４５】従って、図５のデコーダは低位ビット用の
第１復号化モジュール(400) と高位ビット用の第2復号
化モジュール(500) とを具えている。論理入力Ｄ_j ′--
----方Ｄ₂ ′に関連する第 2復号化モジュール500 は第
１復号化モジュール400 の入力端子に論理ブロックＬ_i
〜Ｌ_j 用の選択信号の形態で論理信号ＳＣを供給する。
復号化モジュール400 及び500 の目的はデータをサーモ
メトリックタイプの中間符号の形態で表わされる２進符
号化データに変換することにあり、これらモジュールの
各部分は慣例のものであり、しかも本来既知であるが、
復号化モジュール500 によって処理される信号は本発明
特有の信号である。デコーダのこうした部分の構成は排
他的ＯＲゲート及びＯＲゲートを必要とする。

【００４６】なお、中間符号の第２マトリックスの２
^N-M 番目の列からのデータを得る方法には２通りの方法
がある。実際上、第２マトリックスの２^N-M 番目の列に
含まれる情報と、第３マトリックスの列からの情報との
間には或る程度の冗長がある。

【００４７】図５のデコーダも概略的に示してある図６
によれば、論理ブロックＬ₁ ,-----Ｌ_j の数は値ｊ＝２
^N-M までに増えている。低位ビット復号化サブモジュー
ル400 ′は２進ビットＮ−Ｍまでの２進復号化した全て
の低位ビットを供給する。又、復号化サブモジュール 5
00′はブロックＬ₁ 〜Ｌ_j の入力をエネーブルさせるの
に好適な選択信号ＳＣを供給する。

【００４８】特に、各論理ブロックのｐ番目の選択入力
端子は、ｐが２から２^M までの値（端数を含む）の内の
１つの値をとる場合に、排他的ＯＲゲートにより得られ
る変換すべきディジタルワードにおけるｐ・２^N-M 番目
のビットと（ｐ−１）・２^{N- M} 番目のビットとの間の論
理信号と、ｐが１に等しい場合に、反転出力を有する排
他的ＯＲゲートにより得られる変換すべきディジタルワ
ードにおける２^N-M 番目のビットと２^N 番目のビットと
の間の論理信号を受信する。この場合に、ｉ番目の論理
ブロックのｐ番目のデータ入力端子は、ｉが１から２
^N-M まで変化する場合に、変換すべきディジタルワード
における（ｐ−１）・２^N-M ＋ｉ番目のビットからのデ
ータを受信する。

【００４９】図７に示した好適変形例によれば、論理ブ
ロックを１つ省いて、これらの論理ブロックの数をＬ₁
からＬ（２^N-M −１）とする。論理ブロックの指数２
^N-M をなくすと、中間符号の第二マトリックスの列２
^N-M からのビットがなくなる。それでもこのビットは上
位復号化サブモジュール 500′により発生される２進符
号のビット（Ｎ−Ｍ＋１）及び（Ｎ＋１）を入力として
受信する排他的ＯＲゲート600 によって復号サブモジュ
ール 400′に供給される。従って、上位ビットの復号化
の一部は所定の低位ビットを復号化するのに利用され
る。しかし、このことはデコーダを論理ブロックで構成
して、ｐ値が偶数の場合に、論理ブロックのｐ番目のデ
ータ入力が反転論理信号を出力として供給する場合に云
えることである。従って、サーモメトリック出発符号が
循環的なものである場合に、ｉ番目の論理ブロックのｐ
番目のデータ入力端子は、ｉが１から２^N-M −１まで変
化する場合に、変換すべきディジタルワードにおける
（ｐ−１）・２^N-M ＋ｉ番目のビットからのデータを受
信し、中間符号の第２マトリックスの２^N-M 番目のビッ
トは第２復号化サブモジュール 500′によって供給され
る２進符号のＮ−Ｍ＋１番目のビットとＮ＋１番目のビ
ットに等しい論理データを入力として受信する排他的Ｏ
Ｒゲートの出力端子に得られる。

【００５０】データが循環サーモメトリック符号化を経
て現われると、第ｐ番データ入力端子がｐの値が偶数の
とき出力として反転論理信号を出力するよう構成された
論理ブロックを有するデコーダ（論理ブロック数は２
^N-M −１に低減されている）において、第ｉ番論理ブロ
ックの第ｐ番データ入力端子が変換すべきディジタルワ
ード内の第（ｐ−１）・２^N-M ＋ｉ番のビット（ｉは１
から２^N-M −１まで変化する）からのデータを受信し、
中間符号の第２マトリックスの第２^N-M 番のビットが第
２復号サブモジュール500 ′により出力される２進符号
内の第Ｎ−Ｍ＋１番目のビットにより直接得られる。

【００５１】図８は図２の回路セグメントのバイポーラ
トランジスタ技術による実施例の電気回路図を示す。図
２において、ＡＮＤゲート110, 120、ＯＲゲート130 及
びフリップフロップＤ１は図５，６及び７について記述
する際に以後論理ブロックと称す一群のゲートを構成す
る。本例ではアナログ入力符号と等価な信号が電流源Ｓ
により供給される単一の電流を用いて特に経済的に発生
される。

【００５２】この電流源Ｓが基準端子（アース）から３
つのトランジスタＴ３，Ｔ13およびＴ53のエミッタコレ
クタ通路を給電し、これらトランジスタの１つだけが、
適切な制御信号ＣＬＫ，ＳＣ１およびＳＣ５の制御の下
で、所定の瞬時に導通する。信号ＣＬＫは信号ＳＣ１及
びＳＣ５より高い優先権を有するクロック信号であり、
信号ＳＣ１及びＳＣ５は制御信号ＳＣにつき先に述べた
ように単独でアクティブになるよう供給される。

【００５３】入力端子Ｒef１及びＲef５のアナログ信号
は測定すべき信号ＩＮと比較される基準信号に相当す
る。これらの比較はトランジスタ対Ｔ11，Ｔ12及びＴ5
1，Ｔ52から成る２つの差動増幅器により行なわれ、こ
れらトランジスタ対のコレクタ電流が正電源電圧Ｖccに
接続された負荷抵抗Ｒ１及びＲ２に出力信号（１）及び

【外６】 を供給する。図２のゲート110 及び120 の回路図に従っ
て、増幅器Ｔ11，Ｔ12からの差動出力信号は増幅器Ｔ5
1，Ｔ52からの差動出力に対し論理的に反転される。

【００５４】信号ＣＬＫにより制御されるトランジスタ
Ｔ３は、コレクタが負荷抵抗Ｒ１及びＲ２に接続されベ
ースがコレクタと交差結合されたトランジスタ対Ｔ１，
Ｔ２を給電する。トランジスタＴ３が導通する瞬時に出
力端子（１）及び

【外７】 の差動信号が（相補）論理レベルとして検出され、クロ
ック信号ＣＬＫのエネーブル中にこの状態に保持され
る。この構成によれば、図２に示すようなゲート110, 1
20に等価な機能並びに記憶機能（フリップクロップＤ
１）が簡単且つコンパクトに実現されることがわかる。
図２にＯＲゲート13は本例では接続ノードで実現されて
いる。

【００５５】合成すべきアナログ入力の数が上述の実施
例の２より多い場合には、追加の入力端子に３個のトラ
ンジスタ、即ち選択信号ＳＣ_x で制御される。電流ルー
テイングトランジスタＴ_x ３（トランジスタＴ13，Ｔ53
に対応）と、基準信号Ｒef_xと比較すべきアナログ入力
ＩＮを受信する差動対Ｔ_x １，Ｔ_x ２（差動対Ｔ11，Ｔ
12；Ｔ51，Ｔ53に対応）とを付加するだけでよい。この
ような可能性を、図８においてこれら素子に共通のライ
ンを破線で延長して記号的に示してある。

【００５６】上述した構成によればアナログゲートによ
る電流消費が電流源Ｓにより固定され、入力数と無関係
になるため実用上の観点から極めて重要な結果が得られ
る。図８の多数の入力端子を有するアナログゲートは簡
単且つコンパクトに集積化できる。このアナログゲート
にはアナログ信号と同様に種々の論理レベルを有する信
号を供給することもできる。このナアログゲート出力信
号の論理レベルを設定する手段と、Ｄ−フリップフロッ
プの効果に相当するこれら論理レベルの記憶手段とを含
んでいる。トランジスタ差動対から成るただ一つの増幅
器が一時にエネーブルされ、同一アナログゲートの他の
増幅器はそれらの出力端子が高インピーダンス状態にな
る。

【００５７】このようなアナログゲートの入力端子は、
アナログ−ディジタル変換器内に折り返し増幅器の出力
端子に結合することができる補間回路網の出力端子に接
続することができる点に注意されたい。このタイプの既
知の変換器の詳細については論文“Ａ８−bit Video AD
C Incorporating Folding and Interpolation Techniqu
es”，Rob Van de Grift等（IEEE Journal of Solid St
ate Circuits, Vol.SC-22, No.6, Dec.1987)を参照され
たい。

【００５８】図８の回路はバイポーラトランジスタ技術
による一実施例にすぎず、本発明は他の技術、例えば電
界効果トランジスタを用いて構成されたデコーダ及び変
換器の作製に広く適用することができるものであること
勿論である。

【００５９】更に、本発明で定義する中間符号はサーモ
メトリック特性を有する少なくともいくつかのセグメン
トを有し、従ってこの符号に上述した方法に従って新規
な圧縮を施して更にビット数が減少したディジタルワー
ドを提供する第２の中間符号にすることができる。本発
明方法のこのような反復は数回実行することができる。
サーモメトリック開始符号のワードが極めて多数のビッ
トを有する用途においても、この反復は有利であるが、
直列に働く論理ゲートの層数の増大を生ずる。

【００６０】ここで、出力が２進符号になる本発明変換
方法に対応する論理方程式を示す。表記法を導入するた
めに、最初に、循環サーモメトリック符号を本発明で与
えられる中間符号にすることなく２進符号に変換する論
理方程式を示す。２進符号の第ｑビットの値は次式によ
り得られる。

【００６１】

【数４】

【００６２】Ｄ(x) はサーモメトリック符号の第ｘ番の
ビットの値を示し、Σは論理和（ＯＲ論理機能）を示
し、

【外８】 は排他ＯＲを示す。

【００６３】本発明の中間符号を用いる２進符号への変
換は下記の場合を考慮して記述することができる。 (a) １≦ｑ≦Ｎ−Ｍ（２進符号の下位のＮ−Ｍビットの
場合）：

【数５】

【００６４】Ｄ(x) は第ｘ番の論理ブロックＬ₁,-----
Ｌi,------Ｌj （図５）、即ち中間符号の第２マトリッ
クスの第ｘ番列による論理値出力を示す。この方程式は
出発符号の各三角形サブ・マトリックスがそれ自体サー
モメトリック型であるために前記のものと同一の形を有
する。

【００６５】(b) １＋Ｎ−Ｍ≦ｑ≦Ｎ（２進符号の上位
のＭビット）の場合：

【数６】

【００６６】Ｄ′(x) は中間符号の第３マトリックス
（高位）の順次の列の値に対応する第ｘ番のフリップフ
ロップＤ′j,----- , Ｄ′k,------, Ｄ′₂ ^N による論
理出力値を示す。

【００６７】出発データが２^N ＋１ビットを有する循環
サーモメトリックス符号の形態である場合には、 (c) ビットＮ＋１＝Ｄ′₂ ^N 、即ち、第３マトリックス
の２^N で示す列からのビット、になる。

【００６８】ここでも２進符号のビットは排他ＯＲ出力
（401,-----40j)（図５）を受信する多入力ＯＲゲート
（501, 502, ------) からの出力として得られ、従って
比較器の付加の必要がないことが確かめられた。

【図面の簡単な説明】

【図１】２進符号等価で、４ビット循環サーモメトリッ
ク符号化データを２・マトリックス符号に変換し、次で
２進符号に符号変換する工程を示すテーブル。

【図２】符号変換を行う回路を示す図。

【図３】５ビット（２進符号等価）サーモメトリック符
号によるデータを符号変換する工程を示すテーブル。

【図４】本発明による三角形サブ・マトリックスの処理
を説明するためのＮ＋１ビット循環サーモメトリック符
号の連続データの説明図。

【図５】本発明により中間符号を使用して、循環サーモ
メトリック符号によりＮ＋１ビット ワードで表わされ
るデータの符号変換を行うコンバータを示す図。

【図６】本発明を実施する第１モードによるデコーダを
略図的に示したブロック図。

【図７】図６と同様な図であるが、本発明の第２モード
によるデコーダのブロック図。

【図８】バイポーラ トランジスタ技術を用いた図２の
回路の１セグメントの例を示す電気回路図である。

【符号の説明】

１１０，１２０ ＡＮＤゲート １３０，２３０，３３０，５０２ ＯＲゲート Ｄ₁ ，Ｄ₂ ，Ｄ₃ ，Ｄ₄ ′，Ｄ₈ ′ フリップフロップ ４０２，４０３ 排他的ＯＲゲート Ｍ₁ 〜Ｍ₄ サブ・マトリックス

Claims (12)

【特許請求の範囲】
1. 【請求項１】 サーモメトリック型式の符号によって同
   数のビットのディジタル ワードで表わされるデータを
   符号変換する方法であって、サーモメトリック符号の連
   続値は第１マトリックスの形態で表わされ、このマトリ
   ックスの各行はディジタル ワードであるサーモメトリ
   ック符号データの符号変換方法において、 中間符号を用い、この中間符号は、一方において、前記
   第１マトリックスより抽出される第２マトリックスによ
   って規定され、該第２マトリックスの１デイメンション
   は第１マトリックスの約数であり、 さらに他方において、この中間符号は、第３マトリック
   スにより規定され、該第３マトリックスの各列は、第１
   マトリックスの特定の列であり、第２及び第３マトリッ
   クスの各行毎の並置によって保存すべきサーモメトリッ
   ク出発符号内のすべての情報を可能化しうる如くしたこ
   とを特徴とするサーモメトリック符号データの符号変換
   方法。
2. 【請求項２】 第２マトリックスを次の各ステップによ
   って構成する請求項１記載の方法、 ａ）第１マトリックスよりいわゆる三角形サブ・マトリ
   ックスを選定するステップで、このサブ・マトリックス
   のデイメンションは、その対角線に沿って整列するサプ
   ・マトリックスのセットの少なくとも１つを形成する第
   １マトリックスのデイメンションの約数であるステッ
   プ、 ｂ）該サブ・マトリックスを垂直に積層して第２マトリ
   ックスを形成するステップ。
3. 【請求項３】 請求項２記載の２つのステップの間に、
   半分のサブ・マトリックスに対し、かつ交互に、これら
   サブ・マトリックスの各素子の論理的反転を行い、これ
   をサブ・マトリックスの整列積層の前に行う追加のステ
   ップを設けて、第２マトリックスを少なくとも部分的に
   循環性としたことを特徴とする請求項２記載の方法。
4. 【請求項４】 第３マトリックスの列は、第１マトリッ
   クスの列で、前記の三角形サブ・マトリックスの列と同
   じ数を有し、これらのすべての素子が同一であるものと
   する請求項１ないし３の何れか１に記載の方法。
5. 【請求項５】 符号変換すべきサーモメトリック出発符
   号のディジタル ワードのビット数を２^N とすることに
   よりＮを規定し、 第１マトリックスの同じ対角線に沿って存在する前記サ
   ブ・マトリックスの数を２^M とすることによりＭを規定
   するとき、 （Ｂit q) の２進符号のｑ次のビットを次の論理演算
   a) −c)を用いること、すなわち、 ａ）１≦ｑ≦Ｎ−Ｍに対して、 （ただし、（Ｎ−Ｍ）は２進符号の下位の有意義ビット
   とする） 【数１】 ここでＤ（_x ) は、第１マトリックスのｘ次列内に含ま
   れるデータを表わす。ｂ）１＋Ｎ−Ｍ≦ｑ≦Ｎに対し
   て、 （Ｍは２進符号の上位のビット） 【数２】 ここでＤ′_x は第３マトリックスのｘ次列内に含まれる
   データを表わす。ｃ）２^N ビットを有するサーモメトリ
   ック出発符号が循環性である場合、２進符号の Ｎ＋第
   １ビット は、 Ｂit＋Ｎ＋１＝Ｄ′₍₂ ^N ₎ より直接得られる。すなわち符号変換すべき最上位ビッ
   トより直接得られる、ことを特徴とする請求項１ないし
   ４のいずれか１つに記載の方法。
6. 【請求項６】 下位ビット用の第１復号化モジュールを
   有する第１組のゲートで、ｋ個のデータ入力を有し、こ
   れら各入力には選択入力が付随している論理ブロックと
   称される同様なゲート群中にこれら第１組のゲートが分
   布しており、数ｋは、第１マトリックスの同じ対角線に
   沿って整列しているいわゆる三角形サブ・マトリックス
   の数に等しい第１組のゲートと、 上位のビットに対する第２復号化モジュールを有してい
   て、単一のデータ入力を有する第２組のゲートで、２進
   出力符号上位ビットを生じ、さらに第１復号化モジュー
   ルの出力に２進符号下位ビットを生ぜしめるために必要
   な各論理ブロックの対応のデータ入力を可能化するｋ個
   の選択入力の１つにそれぞれ供給する選択信号を生ずる
   ようにした第２組のゲートとを具えてなることを特徴と
   する請求項１ないし５の１つの方法を行うデコーダ。
7. 【請求項７】 各論理ブロックのｐ番目の選択入力は、
   ｐが２ないし２^M (端点を含む) の何れかの値を占める
   とき、符号変換すべきディジタル ワードのｐ・２^N-M
   次ビットと、（ｐ−１）・２^N-M 次ビット間の排他的OR
   より生ずる論理信号を受信し、 ｐが１に等しく、Ｎ及びＭが請求項５に規定された値で
   あるとき、変換すべきディジタル ワード内の２^N-M 次
   ビットと２^N 次ビット間の反転出力を有する排他的ORよ
   り生ずる論理信号を受信する如くした請求項６記載のデ
   コーダ。
8. 【請求項８】 論理ブロック数を２^N-M に等しくし、ｉ
   が１より２^N-M の間に変化するとき、ｉ番目の論理ブロ
   ックのｐ番目のデータ入力が、符号変換すべきディジタ
   ル ワードの（ｐ−１）・２^N-M 次のビットよりデータ
   を受信する如くした請求項７記載のデコーダ。
9. 【請求項９】 ｐの値が偶数であるとき、ｐ番目のデー
   タ入力が論理ブロックの出力に反転論理信号を生ぜしめ
   るように構成した論理ブロックを有し、循環サーモメト
   リック符号により現わされるデータを符号変換するデコ
   ーダで、 論理ブロックの数を２^N-M −１に等しくし、 ｉが１より２^N-M −１の間に変化するとき、変換すべき
   ディジタル ワードの（ｐ−１）・２^N-M ＋ｉ次のビッ
   トよりｉ番目の論理ブロックのｐ番目のデータ入力にデ
   ータが供給され、 第２復号化モジュールより供給される２進符号のＮ＋１
   次ビット及びＮ−Ｍ＋１次ビットに等しい論理データを
   入力に受信する排他的ORゲートの出力に、中間符号の第
   ２マトリックスの２^N-M 次ビットが得られる如くした請
   求項７記載のデコーダ。
10. 【請求項１０】 ｐの値が偶数であるとき、ｐ番目のデ
    ータ入力が論理ブロックの出力に反転論理信号を生ぜし
    める如く構成した論理ブロックを有し、非循環サーモメ
    トリック符号により現わされるデータを符号変換するデ
    コーダであって、 論理ブロックの数を２^N-M −１に等しくしたこと、 ｉが１より２^N-M −１の間に変化するとき、変換すべき
    ディジタル ワード内の（ｐ−１）・２^N-M ＋１次のビ
    ットより、ｉ番目の論理ブロックのｐ番目のデータ入力
    がデータを受信する如くしたこと、 中間符号の第２マトリックスの２^N-M 次ビットが、第２
    復号化モジュールにより供給される２進符号内のＮ−Ｍ
    ＋１ビットの値より直接に得られる如くした請求項７記
    載のデコーダ。
11. 【請求項１１】 請求項６ないし10のいずれかに記載の
    デコーダを有するコンバータにおいて、 増幅器よりの差動アナログ信号を受信する複数入力を有
    するアナログ ゲートの形態で論理ブロックを構成し、 前記差動アナログ信号の１つは、複数の基準値と比較し
    て測定すべき信号であり、差動信号の各対は前述の論理
    信号の１つのアナログ等価値を構成し、これを前記論理
    ブロックのデータ入力に供給する如く構成したこと、 前記各アナログ ゲートは、前記増幅器よりの出力信号
    の論理レベルをセットする手段、並びに該増幅器の出力
    も供給される前記アナログ ゲートの単一出力上のこれ
    ら論理レベルを記憶する手段を備えてなること、 各アナログ ゲートは増幅器の１つを可能化するための
    選択入力を具え、かつこのゲートの選択されないこれ以
    外の増幅器は出力を高インピーダンスとする如くしたこ
    とを特徴とするコンバータ。
12. 【請求項１２】 アナログ ゲートの増幅器の入力を介
    挿回路網の出力に接続し、これらアナログ ゲートの増
    幅器の出力を必要により折返えし（フオルデイング）増
    幅器にリンクさせた請求項11記載のコンバータ。