JPH10505992A - ディジタルnビットグレイ符号発生用アナログ−ディジタル変換器 - Google Patents
ディジタルnビットグレイ符号発生用アナログ−ディジタル変換器Info
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- JPH10505992A JPH10505992A JP9505631A JP50563197A JPH10505992A JP H10505992 A JPH10505992 A JP H10505992A JP 9505631 A JP9505631 A JP 9505631A JP 50563197 A JP50563197 A JP 50563197A JP H10505992 A JPH10505992 A JP H10505992A
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.アナログ入力信号(Vin)をNビットのディジタル出力信号(Vout)に変 換するアナログ−ディジタル変換器であって、 アナログ入力信号を受信する入力端子(IT)と、 1〜2N−1の通し番号が昇順に付された2N−1個のタップ点(Ni)にお いて互いに接続された多数の抵抗の直列接続であって、両端間に接続された電圧 源から2N−1個の異なる基準電圧を2N−1個のタップ点に供給する抵抗直列接 続(RL)と、 1〜2N−1の通し番号が昇順に付された2N−1個の差動対(Di)であっ て、各差動対(Di)が共通端子(CNi)と、共通端子(CNi)に接続された 第1主電極、第2主電極及び入力端子(IT)に結合された制御電極を有する第 1トランジスタ(T1)と、共通端子(CNi)に接続された第1主電極、第2主 電極及び当該差動対(Di)と同一の通し番号を有するタップ点(Ni)に結合さ れた制御電極を有する第2トランジスタ(T2)とを具えている2N−1個の差動 対(Di)と、 複数の差動対(Di)の共通端子(CNi)に結合された複数の電流源(CSi )と、 それぞれ差動対(Di)の第1トランジスタ(T1)及び第2トランジスタ( T2)の第2主電極に結合された第1ラッチ入力端子(IL1)及び第2ラッチ入 力端子(IL2)を有する複数のラッチ(Li)と、 を具えるアナログ−ディジタル変換器において、 前記2N−1個の差動対(Di)を、1からNの整数のグループ番号Gを有す るN個のグループに分割し、グループ番号Gを有するグループは2G-1個の差動 対を含むものとし、 グリッド番号G=1を有するグループの第2トランジスタ(T2)の制御電 極を2N−1個のタップ点(Ni)の中心タップ点(N4)に接続し、この中心タ ップ点(N4)の各側に残りのタップ点のグループを残存させ、 グループ番号G=2〜Nを有するグループの第2トランジスタ(T2)の制 御電極を、グループ番号G−1を有する前グループが残した残存タップ点の残存 グループの中心タップ点にそれぞれ接続し、 各グループにおいて、 当該グループ内の最低通し番号を有する差動増幅器の共通端子(CNi)を 各別の電流源(CS1,SC2,CS3)に結合し、 当該グループ内の高い通し番号を有する差動増幅器の共通端子(CNi)を 当該グループ内の次の低い通し番号を有する差動増幅器の第1トランジスタ(T1 )の第2主電極に結合し、 当該グループ内の高い通し番号を有する差動増幅器の第1トランジスタ(T1 )の第2主電極を各別のラッチ(L1,L2,L3)の第1ラッチ入力端子(IL1 )に結合し、且つ 当該グループ内の差動増幅器の第2トランジスタ(T2)の第2主電極を、 降順通し番号に従って、各別のラッチ(L1,L2,L3)の第2ラッチ入力端子 (IL2)及び第1ラッチ入力端子(IL1)に交互に結合し、 それぞれのラッチが、当該ラッチの第1ラッチ入力端子(IL1)と第2ラ ッチ入力端子(IL2)との間の差信号に応答して、Nビットディジタル出力信 号(Vout)のそれぞれのビットを出力するラッチ出力端子(LO)を有するこ とを特徴とするアナログ−ディジタル変換器。
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