DE112021004988T5

DE112021004988T5 - Konfigurierung von adc-datenraten über mehrere physikalische kanäle

Info

Publication number: DE112021004988T5
Application number: DE112021004988.7T
Authority: DE
Inventors: Setu Mohta; Christopher A. Menkus; David Kang
Original assignee: AyDeeKay LLC
Current assignee: AyDeeKay LLC
Priority date: 2020-11-20
Filing date: 2021-11-16
Publication date: 2023-07-13
Also published as: WO2022108887A1; US20220166440A1; US20230238978A1; CN116530020A; US11515883B2

Abstract

Eine integrierte Schaltung enthält einen Satz von N Einheits-Analog-Digital-Wandlern (ADCs) mit einer gemeinsamen Architektur, die eine Gesamtdatenrate liefern. Darüber hinaus enthält die integrierte Schaltung eine Steuerlogik, die Teilmengen des Satzes von N Einheits-ADCs auswählt, um Sub-ADCs mit unterschiedlichen Datenraten zu realisieren, die jeweils ein beliebiges ganzzahliges Vielfaches des N-fachen der Gesamtdatenrate der N Einheits-ADCs sein können. Darüber hinaus kann die Steuerlogik die Untergruppen dynamisch oder Rahmen-um-Rahmen auswählen. Diese dynamische Auswahl kann zur Boot-Zeit und/ oder zur Laufzeit erfolgen. Darüber hinaus kann die gegebene unterschiedliche Datenrate einer oder mehreren Phasen eines Mehrphasentaktes in der integrierten Schaltung entsprechen, wobei der Mehrphasentakt eine Anzahl von Phasen umfassen kann, die einer Anzahl möglicher Teilmengen entspricht, und gegebene ausgewählte Teilmengen nicht alle verfügbaren Phasen nutzen.

Description

FELD
Die vorliegende Offenbarung bezieht sich auf einen Analog-Digital-Wandler (ADC), der einen Satz von ADC-Einheiten umfasst, die dynamisch in Teilmengen mit unterschiedlichen, beliebigen Datenraten konfigurierbar sind.
HINTERGRUND
Viele bestehende Systeme verbessern die ADC-Auflösung durch Mittelwertbildung mehrerer ADC-Abtastwerte auf Kosten einer geringeren ADC-Datenrate. In einigen bestehenden Systemen ist jedoch die Zuweisung einer bestimmten ADC-Gesamtdatenrate zur Laufzeit für eine variable Anzahl von physischen Eingangskanälen erforderlich. Bestehende ADCs lösen dieses Problem in der Regel durch Round-Robin-Abtastung einer Teilmenge der physischen Eingangskanäle. Dieser Zeitmultiplex-Vielfachzugriff reduziert die zugewiesene Datenrate für jeden einzelnen Kanal.
Dieser Ansatz hat jedoch häufig Nachteile. Vor allem werden die physikalischen Kanäle in der Regel nicht gleichzeitig abgetastet. Darüber hinaus führt das schnelle Trennen und Wiederverbinden eines ADCs mit hoher Datenrate mit jedem physikalischen Eingang, um jede nachfolgende Abtastung zu erzeugen, zwangsläufig zu Einschwingzeitfehlern und Übersprechen zwischen den Kanälen.
Daher ist eine ADC-Architektur wünschenswert, die die oben genannten Einschränkungen überwindet und einen flexiblen Kompromiss zwischen Abtastrate und Anzahl der physikalischen ADC-Kanäle ermöglicht, ohne die ADC-Auflösung (oder die effektive Anzahl von Bits oder ENOB) bei der Datenrate pro Kanal zu beeinträchtigen. Eine solche Implementierung ist für Active-Ranging-Empfängersysteme nützlich.
In einigen Systemen ist für eine feine räumliche Auflösung (z. B. in XY) eine große Anzahl von physischen Eingangskanälen erforderlich. Eine geringere ADC-Abtastrate pro Raumkanal kann jedoch toleriert werden. In anderen Systemen wiederum erfordert eine hohe Bereichsauflösung (Z) eine hohe ADC-Abtastrate auf einer geringeren Anzahl von physischen Kanälen. Im Gegenzug ist eine gröbere räumliche Abtastung (z. B. in XY) akzeptabel.
Darüber hinaus ist es bei Systemen mit adaptiver Reichweite oft wünschenswert, einen ersten Scan durchzuführen, der die räumliche Abtastung auf Kosten der Entfernungsauflösung maximiert. Danach erfolgt eine Vergrößerung der Abtastung mit einem ADC mit höherer Datenrate auf einer ausgewählten Teilmenge der physikalischen Kanäle. Diese Möglichkeiten erhöhen jedoch häufig die Gesamtkosten, die Leistung und die Komplexität des Systems.
ZUSAMMENFASSUNG
Es werden Ausführungsformen eines ADCs beschrieben. Dieser ADC umfasst einen Satz von N Einheits-ADCs, wobei ein bestimmter ADC im Satz von N Einheits-ADCs eine gemeinsame Architektur hat und der Satz von N Einheits-ADCs eine Gesamtdatenrate bereitstellt. Darüber hinaus enthält der ADC eine Steuerlogik, die mit dem Satz von N Einheits-ADCs gekoppelt ist. Während des Betriebs wählt die Steuerlogik Teilmengen des Satzes von N Einheits-ADCs mit unterschiedlichen Datenraten aus der Gesamtdatenrate aus, wobei eine gegebene Datenrate einer gegebenen Teilmenge eine variable Datenrate umfasst, die einem von Null verschiedenen ganzzahligen Vielfachen eines Kehrwerts von N mal der Gesamtdatenrate entspricht.
Man beachte, dass der Satz von N Einheits-ADCs zeitverschachtelte ADCs enthalten kann.
Außerdem können die Teilmengen gemeinsame Stichprobenzeiten haben.
Außerdem kann die Steuerlogik die Teilmengen dynamisch auswählen. Beispielsweise kann die Steuerlogik die Untergruppen dynamisch auf einer Rahmen-um-Rahmen-Basis auswählen. Darüber hinaus kann die Steuerlogik die Teilmengen dynamisch auswählen, zumindest teilweise auf der Grundlage von mindestens einem Teil eines Bildes, das als ein vordefiniertes Kriterium erfüllend oder ein vordefiniertes Merkmal aufweisend identifiziert wird. In einigen Ausführungsformen kann die Steuerlogik die Untergruppen beim Booten oder zur Laufzeit des ADC dynamisch auswählen.
Darüber hinaus kann der ADC einen Mehrphasentakt mit Phasen enthalten, die einer Anzahl möglicher Teilmengen entsprechen, wobei die gegebene Teilmenge eine oder mehrere der Phasen des Mehrphasentakts verwendet und die ausgewählten Teilmengen nicht alle Phasen verwenden. Es ist zu beachten, dass die Steuerlogik die eine oder mehrere Phasen für die gegebene Teilmenge auswählen kann. Außerdem kann die Anzahl der Phasen größer sein als die Anzahl der ADCs in der Gruppe der N Einheits-ADCs. Darüber hinaus kann die Anzahl der Phasen ein kleinstes gemeinsames Vielfaches der Anzahl der ADCs in der Menge von N ADCs und der Anzahl der ADCs in jeder der Teilmengen sein.
In einigen Ausführungsformen können die Untergruppen eine unterschiedliche Anzahl von ADCs enthalten, und mindestens zwei der Untergruppen können unterschiedliche Datenraten haben.
Beachten Sie, dass die Untergruppen zwar eine beliebige Anzahl von ADCs haben, die Steuerlogik jedoch vordefinierte Zuordnungen von ADCs zu den Untergruppen verwenden kann. Beispielsweise können die vordefinierten Zuordnungen zumindest teilweise auf den gewünschten Abtastzeiten der Teilmengen basieren.
Außerdem können die Teilmengen unterschiedliche Abtastzeiten haben.
Darüber hinaus kann die gegebene Teilmenge ADCs enthalten, die Quadraturmessungen eines Eingangssignals unter Verwendung gemeinsamer Abtastzeiten durchführen, die gleichmäßig voneinander beabstandet sind.
Darüber hinaus kann die Steuerlogik Folgendes umfassen: einen Speicher, der Programmbefehle speichert, und einen mit dem Speicher verbundenen Prozessor, der die Programmbefehle ausführt. Wenn die Programmanweisungen vom Prozessor ausgeführt werden, veranlassen sie den ADC, die Auswahl durchzuführen.
Eine andere Ausführungsform sieht eine integrierte Schaltung vor, die den ADC enthält.
Eine andere Ausführungsform sieht ein elektronisches Gerät vor, das den ADC enthält.
Eine andere Ausführungsform sieht ein Verfahren zur Auswahl einer oder mehrerer Teilmengen eines Satzes von N Einheits-ADCs vor. Dieses Verfahren umfasst zumindest einige der von der ADC durchgeführten Operationen.
Diese Zusammenfassung dient der Veranschaulichung einiger beispielhafter Ausführungsformen, um ein grundlegendes Verständnis für einige Aspekte des hier beschriebenen Gegenstands zu vermitteln. Dementsprechend ist es zu verstehen, dass die oben beschriebenen Merkmale Beispiele sind und nicht so ausgelegt werden sollten, dass sie den Umfang oder den Geist des hier beschriebenen Gegenstands in irgendeiner Weise einschränken. Weitere Merkmale, Aspekte und Vorteile des hier beschriebenen Gegenstands werden aus der folgenden detaillierten Beschreibung, den Abbildungen und den Ansprüchen ersichtlich.
Figurenliste

1 ist ein Blockdiagramm, das ein Beispiel für einen Analog-Digital-Wandler (ADC) zeigt, der einen Satz von N Einheits-ADCs gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst.
2 ist eine Zeichnung, die ein Beispiel für eine feste relative Abtastung zeigt, die zwei 1 GS/s-Einheits-ADCs in vier 500 MS/s-Einheits-ADCs im ADC von 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung aufteilt.
3A ist eine Zeichnung, die ein Beispiel für verschachtelte und nicht verschachtelte Schalterkonfigurationen im ADC von 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
3B ist eine Zeichnung, die ein Beispiel für verschachtelte und nicht verschachtelte Schalterkonfigurationen im ADC von 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
4 ist eine Zeichnung, die ein Beispiel für die gleichzeitige Abtastung durch Aufteilung von zwei 1 GS/s-Einheits-ADCs in vier 500 MS/s-Einheits-ADCs im ADC von 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
5A ist eine Zeichnung, die ein Beispiel für eine gleiche Anzahl von Einheits-ADCs und Abtasttaktphasen für eine flexible Zerlegung der verfügbaren Gesamtdatenrate unter Beibehaltung gleicher Zeitabstände in den Ausgangsabtastungen im ADC von 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
5B ist eine Zeichnung, die ein Beispiel für eine ungleiche Anzahl von Einheits-ADCs und Abtasttaktphasen zur flexiblen Zerlegung der verfügbaren Gesamtdatenrate unter Beibehaltung gleicher Zeitabstände in den Ausgangsabtastungen im ADC von 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
6 ist ein Flussdiagramm, das ein Beispiel für ein Verfahren zur Auswahl einer oder mehrerer Teilmengen eines Satzes von N Einheits-ADCs unter Verwendung des ADC von 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.

Es ist zu beachten, dass sich gleiche Referenznummern auf entsprechende Teile in den Zeichnungen beziehen. Darüber hinaus werden mehrere Exemplare desselben Teils durch ein gemeinsames Präfix bezeichnet, das durch einen Bindestrich von der Instanznummer getrennt ist.
AUSFÜHRLICHE BESCHREIBUNG
Ein ADC wird beschrieben. Dieser ADC umfasst einen Satz von N Einheits-ADCs, wobei ein bestimmter ADC in dem Satz von N Einheits-ADCs eine gemeinsame Architektur hat und der Satz von N Einheits-ADCs eine Gesamtdatenrate bereitstellt. Darüber hinaus enthält der ADC eine Steuerlogik, die mit dem Satz von N Einheits-ADCs gekoppelt ist. Während des Betriebs wählt die Steuerlogik Teilmengen des Satzes von N Einheits-ADCs mit unterschiedlichen Datenraten aus der Gesamtdatenrate aus, wobei eine gegebene Datenrate einer gegebenen Teilmenge eine variable Datenrate umfasst, die einem von Null verschiedenen ganzzahligen Vielfachen eines Kehrwerts von N mal der Gesamtdatenrate entspricht.
Durch die Ausstattung eines ADC mit rekonfigurierbarer ADC-Hardware können diese Schaltungstechniken eine Vielzahl von Anwendungsfällen ermöglichen und die Gesamtkosten, den Stromverbrauch und/oder die Komplexität des Systems verringern. Die Schaltungstechniken können beispielsweise eine Änderung der ADC-Datenrate oder der Konfiguration ermöglichen, die zumindest teilweise auf der erkannten Aktivität in mindestens einer Untergruppe von Kanälen beruht. Alternativ kann ein Controller oder ein Supervisor (oder Bediener) aufgefordert werden, die ADC-Datenrate und/oder die Konfiguration zu ändern. So kann der Controller oder die Aufsichtsperson die Konfiguration zumindest teilweise auf der Grundlage früherer Erfahrungen oder einer erwarteten Datenratenanforderung ändern. Darüber hinaus können die Schaltungstechniken ein anfängliches Teiler-Reset-Problem für den Satz von N Einheits-ADCs lösen, so dass mit Sicherheit bekannt ist, welche Einheits-ADCs mit welchem physikalischen Kanal verbunden sind. Während die Schaltungstechniken die Auswahl beliebiger Teilmengen ermöglichen, können in einigen Ausführungsformen die Zuordnungen der ADC-Einheiten zu bestimmten Teilmengen, die bestimmten physikalischen Kanälen zugeordnet sind, vordefiniert sein. Darüber hinaus können die Schaltungstechniken es ermöglichen, die Anforderung der gleichzeitigen Abtastung auf eine „bekannte und feste“ relative Abtastanforderung zu reduzieren, um die Implementierung zu vereinfachen und/ oder um festzustellen, was gewonnen werden kann, wie z. B. die Entkopplung der Mehrphasentaktung und einer Schaltmatrix im ADC. Darüber hinaus können die Schaltungstechniken die Implementierung einer K-Wurf-Schaltmatrix für kleine Primzahlen K ermöglichen, die eine hohe analoge Bandbreite auf dem physikalischen Eingangskanal beibehalten, selbst wenn die Datenrate geändert wird, z. B. mit reduzierter oder minimaler kapazitiver Belastung. In einigen Ausführungsformen können die Schaltungstechniken ADCs mit ungleicher Datenrate ermöglichen (im Gegensatz zur Verwendung des „Teilen-durch-2“-Ansatzes). Eine oder mehrere dieser Fähigkeiten können den Einsatz des ADC in einer Vielzahl von Systemen, elektronischen Geräten und Anwendungen ermöglichen.
Wir beschreiben nun Ausführungsformen des ADC. 1 zeigt ein Beispiel für einen ADC 100 mit einem Satz von N Einheits-ADCs 110. Insbesondere verarbeitet in 1 zu jedem gegebenen Abtastzeitpunkt eine Teilmenge des Satzes von N ADC-Einheiten 110 (wobei N eine ganze Zahl ungleich Null ist) Abtastwerte von einem oder mehreren Eingangssignalen 118, und ein Rest des Satzes von N ADC-Einheiten 110 ist für die Verarbeitung zu einem späteren Abtastzeitpunkt verfügbar. In einigen Ausführungsformen implementiert die Steuereinheit 112 oder die Steuerlogik ein Entscheidungsverfahren, das zur Auswahl zwischen den N ADC-Einheiten 110 verwendet wird. Beispielsweise kann die Steuereinheit 112 eine Schaltmatrix 120 konfigurieren, um die Eingangssignale 118 (wobei M eine ganze Zahl ungleich Null ist) an die Teilmenge des Satzes von N Einheits-ADCs 110 zu leiten. Es ist zu beachten, dass die Schaltmatrix 120 ein gegebenes Eingangssignal selektiv an null oder mehr der Menge der N Einheits-ADCs 110 koppeln kann. Darüber hinaus kann ein Multiplexer 114 im ADC 100 Ausgangssamples von der Teilmenge des Satzes von N Einheits-ADCs 110 kombinieren, um einen Ausgang bereitzustellen. Darüber hinaus kann der ADC 100 einen Mehrphasentaktgenerator (MPCG) 116 enthalten, der Phasen hat, die einer Anzahl möglicher Teilmengen entsprechen, und der Taktsignale mit zugehörigen Phasen an die Teilmenge des Satzes von N Einheits-ADCs 110 zumindest teilweise auf der Grundlage von Anweisungen von der Steuereinheit 112 liefern kann. Es ist zu beachten, dass der Satz von N Einheits-ADCs 110 zeitverschachtelte ADCs enthalten kann. In einigen Ausführungsformen kann der Satz von N Einheits-ADCs 110 eine oder mehrere ADC-Architekturen umfassen, einschließlich: Flash, binäre sukzessive Approximation und/oder Pipeline.
Zum Beispiel kann die Menge der N Einheits-ADCs 110 jeweils eine Datenrate Rhaben, die in L disjunkte Teilmengen unterteilt werden kann, deren Größen M₁, M₂, ... M₁ , M_i+1, ..., M_L, so dass $\sum_{i = 1}^{L} M_{l} = N$
für nichtnegative ganzzahlige Werte von M_l. Bei geeigneter Schalterkonfiguration unterbricht jede dieser L Teilmengen zeitlich ihre M_l ADCs, um eine Datenrate von R · M_l für den i^th Kanal zu erreichen. Die Wahl von L und der zugewiesenen Untergruppe {M_l} können vom Steuergerät 112 mittels Software und/oder Hardware konfiguriert werden.
In einigen Ausführungsformen ist M₁ = M₂ = ... = M₁ = ... = M_L = K, so dass N = K·L, was zu (N/K) ADC-Kanälen führt, die jeweils eine Datenrate von K.R besitzen. Diese Anordnung kann dadurch erleichtert werden, dass N so gewählt wird, dass es viele positive ganzzahlige Faktoren hat. Für N = 4 beispielsweise ermöglicht eine geeignete Schalterkonfiguration im ADC 100 die Schaffung eines zeitverschachtelten ADC mit einer Datenrate von 4R oder von zwei zeitverschachtelten ADCs, die jeweils eine Datenrate von 2R haben, oder von vier ADCs, die unabhängig voneinander mit der ursprünglichen Datenrate R arbeiten. In ähnlicher Weise stehen für N = 6 weitere Möglichkeiten zur Verfügung: ein einziger ADC mit einer Datenrate von 6R, zwei ADCs mit einer Datenrate von je 3R, drei ADCs mit einer Datenrate von je 2R oder sechs unabhängige ADCs, die unabhängig voneinander mit der ursprünglichen Datenrate R arbeiten. Im Allgemeinen können die Ergebnisse von N = 2^a (wobei a eine ganze Zahl ist) als verschachtelter binärer (oder verschachtelter 4-Wege-) Schaltbaum realisiert werden, aber auch andere Konfigurationen für N = 2^a · 3^b · 5^c ... (wobei b und c die gleiche oder eine andere ganze Zahl als a sind) usw. sind innerhalb praktischer Beschränkungen der Schaltmatrix und des Abtasten-und-Halten-Designs möglich.
In anderen Ausführungsformen sind die Größen der L Untergruppen ungleich, obwohl die Summe ihrer Größen N bleibt. Es ist zu beachten, dass die Größe einer gegebenen Untergruppe M_l 0 sein kann. Diese Konfiguration kann eine ungleiche Zuweisung der Datenrate über eine Vielzahl (L) physikalischer Kanäle ermöglichen. Beispielsweise kann es für das Steuergerät 112 wünschenswert sein, die Datenrate in Abhängigkeit von den Umgebungsbedingungen oder den Spezifikationen des Anwendungsfalls (z. B. der Auflösung) per Software neu zu konfigurieren, ähnlich wie das Auge die periphere Sicht mit geringer Auflösung über ein breites Sichtfeld aufrechterhält, während es in der Mitte des Sichtfeldes weiterhin eine hochauflösende Sicht bietet. Auf diese Weise kann die Auflösung von mindestens einer der Untergruppen des Satzes von N Einheits-ADCs 110 dynamisch angepasst werden, und zwar zumindest teilweise auf der Grundlage von mindestens einem Teil eines früheren Bildes mit anderer Auflösung. Bei den dargestellten Ausführungsformen kann die „Mitte“ elektronisch und ohne mechanische Bewegung gewählt werden. Alternativ können mehrere ADC-Einheiten mit niedriger Datenrate verwendet werden, um die Eingangskanäle abzufragen und auf interessante Signale zu warten, und dann kann das Steuergerät 112 eine Entscheidung treffen, die Datenrate auf einer Teilmenge der Eingangskanäle unter Verwendung der verbleibenden ADC-Einheiten sofort zu erhöhen, sobald ein interessantes Signal entdeckt wurde. Auf diese Weise kann die Mehrzahl der ADC-Einheiten jederzeit verwendet werden, sei es zur Abfrage mehrerer verschiedener physischer Eingangskanäle oder als Teil einer ADC-Einheit mit höherer Datenrate, die einen bestimmten physischen Eingangskanal untersucht.
Für N = 4 kann die Steuereinheit 112 insbesondere L = 2, M₁ = 1 und M₂ = 3 wählen, um zwei ADC-Einheiten mit Datenraten von R und 3R bereitzustellen. Ein weiteres Beispiel: Ausgehend von einer Konfiguration mit N = L = 4 (d. h. vier ADCs, jeder mit einer Datenrate von R, die vier Kanäle abfragen) kann die Steuereinheit 112, wenn ein interessantes Signal auf Kanal 1 entdeckt wird, diesem Kanal eine Datenrate von 3R zuweisen, während die vierte ADC-Einheit mit einer Datenrate von R im Round-Robin-Modus auf den übrigen drei Kanälen arbeiten kann. Wird nun ein zweites Signal von größerem Interesse auf (sagen wir) Kanal 3 entdeckt, kann die Steuereinheit 112 die Gesamtdatenrate neu zuweisen, so dass nun Datenraten von 2R und 2R auf den Kanälen 1 und 3 vorliegen. Alternativ kann die Steuereinheit 112 die Gesamtdatenrate so umverteilen, dass den Kanälen 1 und 3 Datenraten von R und 2R zugewiesen werden, und der vierte ADC-Kanal mit einer Datenrate von R kann zur Round-Robin-Abfrage der Kanäle 2 und 4 verwendet werden.
2 zeigt eine Zeichnung, die ein Beispiel für eine feste relative Abtastung veranschaulicht, bei der zwei 1 GS/s-ADCs in vier 500 MS/s-ADCs im ADC 100 aufgeteilt werden. I ADC 210 ist ein 1 GS/s-ADC, der durch zeitliche Verschachtelung von N = 8 Einheits-ADCs 212 implementiert wird, die jeweils eine Datenrate von 125 MS/s haben. In 2 zeigen die Pfeile die Abtastzeiten dieser Einheits-ADCs 212 (mit einer Abtastung alle 8 ns für eine bestimmte Einheits-ADC). Wenn die N = 8 Einheits-ADCs 212 in L = 2 disjunkte Teilmengen aufgeteilt werden (die manchmal als ungerade bzw. gerade Teilmengen bezeichnet werden), erhält man zwei ADCs, die jeweils mit 500 MS/s laufen und als I0 ADC 214 und I1 ADC 216 bezeichnet werden. Diese beiden ADCs können an zwei unabhängige Eingänge (z. B. zwei verschiedene Eingangskanäle) angeschlossen werden. Die Eingänge werden jedoch nicht mehr gleichzeitig abgetastet, da die Abtastzeiten oder -zeitpunkte von I0 ADC 214 und I1 ADC 216 durch einen festen Zeitversatz von 1 ns getrennt sind, wie in 2 zu sehen ist.
Für die Analyse von zwei unabhängigen reellwertigen Signalen ist ein solcher fester Zeitversatz oft akzeptabel, da unter der Annahme der Unabhängigkeit die Anfangsphasen jedes reellwertigen Signals an den Abtaststellen weniger Einfluss auf die nachfolgende (nachgeschaltete) Analyse haben. In einem kohärenten Entfernungsmesssystem kann beispielsweise nur die Größe des Ausgangsspektrums erforderlich sein, um das Vorhandensein eines Ziels und die Entfernung zu diesem zu bestimmen. Daher kann die Möglichkeit, einen einzigen ADC in L nicht gleichzeitig abgetastete ADCs aufzuteilen, von Vorteil sein, um die Gesamtdatenrate auf L physikalische Kanäle zu verteilen.
Für viele Kommunikations- und Erfassungssysteme ist jedoch eine Quadraturabtastung erforderlich, bei der zwei ADCs für die Abtastung der In-Phase- (I) und Quadraturkomponenten (Q) benötigt werden. Diese beiden Komponenten müssen gleichzeitig abgetastet werden. Wie in 2 dargestellt, können zwei ADCs, der I ADC 210 und der Q ADC 218, verwendet werden, um diese Quadraturabtastung mit der ursprünglichen Abtastrate von 1 GS/s durchzuführen. Beispielsweise ist der I ADC 218 ein 1 GS/s-ADC, der durch zeitliche Verschachtelung von N = 8 Einheits-ADCs 220 implementiert wird, die jeweils eine Datenrate von 125 MS/s haben. Beachten Sie, dass der Realteil durch die durchgezogenen Pfeile in 2 dargestellt werden kann, während der Imaginärteil oder der phasenverschobene Teil durch die gestrichelten Pfeile in 2 dargestellt werden kann.
Um diesen Ansatz zu erweitern und eine Quadraturabtastung auf zwei unabhängigen Kanälen durchzuführen, können vier ADCs erforderlich sein. Ähnlich wie der I-ADC 210 in L = 2 disjunkte Teilmengen aufgeteilt wurde, die den I0-ADC 214 und den I1-ADC 216 ergeben, kann auch der Q-ADC 218 in einen Q0-ADC 222 und einen Q1-ADC 224 aufgeteilt werden. Man beachte, dass jede der Teilmengen {I0, Q0} und {I1, Q1} ein Paar simultan abtastender ADCs bildet, die zur Quadraturabtastung zweier unabhängiger Eingangskanäle verwendet werden können. Wie bereits erwähnt, ist der zeitliche Versatz von 1 ns zwischen diesen beiden Kanälen bei vielen Spektralmessanwendungen, die unempfindlich gegenüber der Anfangsphase des Signals sind, möglicherweise nicht von Bedeutung.
Ohne die Mehrphasentaktarchitektur des ursprünglichen ADC zu ändern, der aus N = 8 Einheits-ADCs besteht, kann die Gesamtdatenrate auf L = 2 unabhängige Kanäle verteilt werden, indem lediglich der Eingangsschalterentwurf neu konfiguriert wird, ohne jedoch die Taktarchitektur der Einheits-ADCs zu ändern. Ein Beispiel für ein Eingangsschalterdesign ist in den 3A und 3B dargestellt, die Beispiele für verschachtelte bzw. nicht verschachtelte Schalterkonfigurationen im ADC 100 zeigen. Bei der zeitverschachtelten Schaltung speist ein IN1-Signal 310 beide Puffer 312 und ein IN2-Signal 314 ist abgeschaltet. Diese Konfiguration kann einen ADC mit 1 GS/s liefern. Alternativ dazu können das IN1-Signal 310 und das IN2-Signal 314, wenn sie nicht zeitverschachtelt sind, jeweils einen einzelnen Puffer in den Puffern 312 speisen und jeweils symmetrisch mit dem Puffereingang und einem offenen Schalter in den Schaltern 316 belastet werden. Diese Konfiguration kann zwei 500 MS/s ADCs bereitstellen.
Beachten Sie, dass 3 eine Implementierung einer K-Wurf-Schaltermatrix für eine kleine Primzahl K zeigt, die eine hohe analoge Bandbreite auf dem physikalischen Eingangskanal beibehält, selbst wenn die Datenrate geändert wird, z. B. mit reduzierter oder minimaler kapazitiver Belastung. In einigen Ausführungsformen können weitere Puffer 312 und/oder Schalter 316 parallel zu der in 3 dargestellten Architektur hinzugefügt werden.
Die vorstehenden Ausführungen haben zwar praktische Vorteile, aber sie erlauben es möglicherweise nicht, einen einzelnen ADC mit höherer Datenrate (z. B. 1 GS/s), der ursprünglich für die Abtastung von reellen Werten entwickelt wurde, in zwei ADCs aufzuteilen, um die Quadraturabtastung zu unterstützen, da die Abtastzeitversätze zu groß sind.
4 zeigt eine Zeichnung, die ein Beispiel für die gleichzeitige Abtastung durch Aufteilung von zwei 1 GS/s-ADCs 410 und 416 in vier 500 MS/s-ADCs im ADC 100 veranschaulicht. 4 zeigt die gewünschten Abtastzeitpunkte für einen vollständig simultanen Abtastansatz, nachdem der ADC 410 in I0 ADC 412 und I1 ADC 414 aufgeteilt wurde (die jeweils die phasengleichen Komponenten von Kanal 0 und Kanal 1 abtasten können). Dieser Abtastansatz kann eine Änderung der Taktarchitektur erfordern, um den gleichen Abtastphasentakt auf den I0 ADC 412 bzw. den I1 ADC 414 anzuwenden. Dies kann auch für den ADC 416 geschehen, was zu den Paaren Q0 ADC 418 und Q1 ADC 420 führt (die die phasenverschobenen Komponenten von Kanal 0 und Kanal 1 abtasten können). Es ist zu beachten, dass alle ADCs denselben Abtastphasentakt haben können, wodurch sie beliebig gepaart werden können (oder in einer Untergruppe mit mehr als zwei Einheits-ADCs platziert werden können). So kann ein beliebiges Paar von Abtastwerten zu einem bestimmten Zeitpunkt von I0 ADC 412, I1 ADC 414, Q0 ADC 418 und Q1 ADC 420 gleichzeitig abgetastet werden. Durch diesen Ansatz lässt sich der Entwurf besser verallgemeinern, und zwar nicht nur für Systeme mit Quadraturabtastung, sondern für ein beliebiges System, das über eine Reihe von ADCs mit gleichzeitiger Abtastung verfügt.
Wie bereits erwähnt, können die Schaltungstechniken ADCs mit ungleicher Datenrate ermöglichen (im Gegensatz zu einem „Divide-by-2“-Ansatz). Insbesondere kann bei der Aufteilung der zeitverschachtelten ADCs in L disjunkte Teilmengen darauf geachtet werden, dass der zeitliche Abstand der Ausgangsabtastwerte jedes der resultierenden L ADCs konstant ist. Diese Anforderung kann dazu verwendet werden, einen flexiblen Mehrphasentaktgenerator (z. B. den Mehrphasentaktgenerator 116) zu entwerfen, der die Menge der N Einheits-ADCs in L Teilmengen unterteilt.
Wie bereits angedeutet, veranschaulicht 2 eine unzulässige Zuordnung. Insbesondere kann die Zuordnung der Taktphasen zu den Einheits-ADCs in den vorgeschlagenen L = 2 disjunkten Teilmengen nicht einfach {0, 1, 2, 3} und {4, 5, 6, 7} sein, da andernfalls der relative Abtastzeitabstand zwischen aufeinanderfolgenden Abtastungen für die ersten vier Ausgangsabtastungen für jeden 500 MS/s-ADC 1 ns beträgt, aber zwischen den Abtastungen 4^th und 5^th beträgt der Abstand 5 ns. Ziel ist es, dass die Ausgangsabtastwerte in gleichen Abständen, z. B. 2 ns, vorliegen. Folglich kann dies in der in 2 gezeigten Ausführungsform implizit durchgeführt werden, indem die geraden und ungeraden Taktphasen gewählt werden, um sie den L = 2 disjunkten Teilmengen zuzuordnen, z. B. {0, 2, 4, 6} und {1, 3, 5, 7}. Mit diesem Ansatz können gleiche Zeitabstände im Ausgangsstrom für jeden der L = 2 ADCs erhalten werden.
Im Allgemeinen kann die Zuweisung einfach sein, wenn eine gleiche Anzahl von ADC-Einheiten und Taktphasen in einer Potenz von 2 zur Verfügung steht und die Zuweisung der Gesamtdatenrate ebenfalls einer Potenz von 2 folgt oder eine Potenz von 2 hat. Beispielsweise kann der Satz von ADC-Einheiten in 2 in Teilsätze mit L = 4 ADC-Einheiten unterteilt werden, die jeweils mit einer Vierteldatenrate (250 MS/s) mit gleichmäßig verteilten Ausgangsabtastwerten arbeiten, indem die folgenden Zuweisungen von Taktphasen gewählt werden: ADC0: {0, 4}; ADC1: {1, 5}; ADC2: {2, 6}; und ADC3: {3, 7}.
Eine ungleiche Datenratenaufteilung in einen ADC mit halber Datenrate bei 500 MS/s (z. B. ADCA) und zwei ADCs mit viertel Datenrate bei 250 MS/s (z. B. ADCB und ADCC) kann auch durch folgende Zuordnung der Taktphasen möglich sein: ADCA: {0, 2, 4, 6}; ADCB: {1, 5}; und ADCC: {3, 7}.
In einigen Ausführungsformen wird der Fall betrachtet, dass die Anzahl der verfügbaren Taktphasen und die Anzahl der ADC-Einheiten beide gleich N sind, und es wird die Einschränkung gemacht, dass jede ADC-Einheit eine eindeutige Taktphase erhält und in genau einer der L disjunkten Teilmengen verwendet wird. Die Zuordnung der Taktphasen zu den Einheits-ADCs (z. B. durch das Steuergerät 112) kann von der Primfaktorzerlegung von N abhängen, genauer gesagt von der Fähigkeit, eine Menge reziproker Brüche x_i /N zu erzeugen, die sich auf eine bestimmte Weise zu 1 summieren, um eine gleichmäßige Zeitabtastung zu gewährleisten, wobei x_i eine ganze Zahl zwischen 1 und N einschließlich ist. Es ist zu beachten, dass jeder Bruch, der Teil der Summe ist, auf die Standardform p/q reduziert werden kann, wobei p und q gleichrangig sind (z. B. wird 2/6 auf 1/3 reduziert). Darüber hinaus können zwei weitere Einschränkungen gemacht werden: (1) p = 1 für alle reduzierten Brüche und (2) wenn die Menge der Nenner {q} in aufsteigender Reihenfolge angeordnet ist, muss der kleinste Nenner ein Faktor aller anderen Nenner sein.
In einem System mit N = 6 Einheits-ADCs, die von einem 6-Phasen-Taktgenerator gespeist werden, der Phasen mit den Nummern 0 bis 5 erzeugt, sind beispielsweise die folgenden Datenraten-Zerlegungen mit gleichem Zeitabstand möglich (wobei 1 als volle Rate gilt).
Sechs ADCs, jeder mit einem Sechstel der Datenrate: 1 = 1/6 + 1/6 + 1/6 + 1/6 + 1/6 + 1/6. In dieser Ausführungsform erhält die Einheit ADC i die Taktphase i, und der kleinste Nenner sechs teilt alle anderen Nenner (6, 6, 6, 6, 6, 6).
Drei ADCs, jeder mit einem Drittel der Datenrate: 1 = 1/3 + 1/3 + 1/3. In dieser Ausführungsform erhält die ADC-Einheit i die Taktphasen {i, i + 3}, wobei i = 0, 1, 2 und der kleinste Nenner drei alle anderen Nenner teilt (3, 3).
Vier ADCs, einer mit einer halben Datenrate und drei mit einer sechsten Datenrate: 1 = 1/2 + 1/6 + 1/6 + 1/6. In diesen Ausführungsformen erhalten die Einheits-ADCs, die Teil des ADC mit halber Datenrate sind, die Taktphasen {0, 2, 4}, und die Einheits-ADCs mit einem Sechstel der Datenrate erhalten jeweils eine der verbleibenden Taktphasen {1, 3, 5}. Man beachte, dass der kleinste Nenner zwei alle anderen Nenner teilt (6, 6, 6).
Vier ADCs, zwei mit einer Datenrate von einem Drittel und zwei mit einer Datenrate von einem Sechstel: 1 = 1/3 + 1/3 + 1/6 + 1/6. In diesen Ausführungsformen erhalten die Einheits-ADCs, die zu einem ADC i mit einem Drittel der Datenrate gehören, die Taktphasen {i, i + 3}, wobei i = 0, 1 ist, und die ADCs mit einem Sechstel der Datenrate erhalten jeweils eine der übrigen Taktphasen {2, 5}. Man beachte, dass der kleinste Nenner drei alle anderen Nenner teilt (3, 6, 6).
Zur Veranschaulichung einer Konfiguration mit N = 12 ADC-Einheiten, die mit einem 12-Phasen-Taktgenerator im Modus mit voller Datenrate gespeist werden, kann die folgende Zuordnung verwendet werden. Es handelt sich um fünf ADCs, einen mit halber Datenrate, einen mit viertel Datenrate und drei mit zwölfter Datenrate: 1 = 1/2 + 1/4 + 1/12 + 1/12 + 1/12. In diesen Ausführungsformen erhalten die Einheits-ADCs, die Teil des ADCs mit halber Datenrate sind, die Taktphasen {0, 2, 4, 6, 8, 10}, die Einheits-ADCs, die Teil des ADCs mit einem Viertel der Datenrate sind, die Taktphasen {1, 5, 9}, und die ADCs mit einem Zwölftel der Datenrate erhalten jeweils eine der übrigen Taktphasen {3, 7, 11}. Beachten Sie, dass der kleinste Nenner zwei alle anderen Nenner teilt (4, 12, 12, 12).
In einigen Ausführungsformen kann die Beschränkung aufgehoben werden, dass die Anzahl der Einheits-ADCs der Anzahl der Taktphasen im Mehrphasentaktgenerator entspricht, um eine beliebige Teilung der Gesamtdatenrate zu erreichen. Dies kann sinnvoll sein, da die Kosten (Fläche und Leistung) eines zeitverschachtelten ADCs in der Regel durch das Design der ADC-Einheiten und deren Anzahl und nicht durch den Mehrphasentaktgenerator bestimmt werden. Folglich kann es von Vorteil sein, die Anzahl der im System verfügbaren Taktphasen zu erhöhen, ohne notwendigerweise die Anzahl der Einheits-ADCs zu erhöhen, um eine beliebige Aufteilung der Datenrate in L disjunkte Teilmengen zu erreichen.
Dies wird in den 5A und 5B zeigen Beispiele für eine gleiche bzw. ungleiche Anzahl von ADC-Einheiten und Abtasttaktphasen für eine flexible Zerlegung der verfügbaren Gesamtdatenrate unter Beibehaltung gleicher Zeitabstände bei den Ausgangssamples im ADC 100. Wie in 5A gezeigt, kann ein zeitverschachtelter ADC mit einer Datenrate von 1 GS/s verwendet werden, der aus vier verschachtelten ADC-Einheiten besteht, die jeweils Datenraten von 250 MS/s liefern. Dieser ADC kann mit einem Phasentaktgenerator mit vier Phasen realisiert werden. In dieser Ausführungsform entspricht die Anzahl der Taktphasen der Anzahl der ADC-Einheiten. In dieser Ausführungsform kann jedoch nur eine Zweierpotenz der Datenrate unter Beibehaltung gleicher Zeitabstände in den Ausgangsabtastwerten erreicht werden.
Alternativ kann das gewünschte Ziel darin bestehen, einen 750 MS/s-ADC und einen 250 MS/s-ADC zu erstellen, d. h. die verfügbare Datenrate im Verhältnis 3:1 aufzuteilen und dabei die gleichen Abstände zwischen den resultierenden Ausgangssamples beizubehalten. Dies ist mit einem 4-Phasen-Taktgenerator nicht möglich, da die Ausgangssamples ungleichmäßig verteilt sind.
Wie in 5B dargestellt, kann ein 12-Phasen-Taktgenerator mit derselben Periode die erforderlichen gleichen Abstände in den Ausgangsabtastwerten in beiden Modi wie folgt erreichen. Bei der ungleichen Aufteilung L=2 des Modus 750 MS/s/250 MS/s verwenden die drei im ADC des Modus 750 MS/s enthaltenen Einheits-ADCs gleichmäßig getrennte Taktphasen {0, 4, 8} (die in 5B mit 510-1, 510-2 und 510-3 bezeichnet sind), während für die Einheits-ADCs im 250-MS/s-ADC jede verfügbare Taktphase verwendet werden kann, um eine beliebige Phasenverschiebungsbeziehung zwischen dem 250-MS/s-ADC und dem 750-MS/s-ADC herzustellen (z. B. führt die Wahl einer der Taktphasen {0, 4, 8} zu einer gleichzeitigen Abtastung). Beispielsweise kann die Abtasttaktphase im 250 MS/s-ADC zumindest teilweise auf der Grundlage des gewünschten relativen Zeitversatzes ausgewählt werden. So ermöglicht dieser Phasentaktgenerator eine 3:1-Dekomposition der Datenrate unter Beibehaltung gleicher Zeitabstände bei den Ausgangsabtastungen. Darüber hinaus kann derselbe Phasentaktgenerator auch den in 5A dargestellten 1-G/s-Modus unterstützen. Insbesondere können die vier ADC-Einheiten gleichmäßig voneinander getrennte Taktphasen {0, 3, 6, 9} verwenden, die in 5B als 512-1, 512-2, 512-3 und 512-4 bezeichnet sind.
Folglich kann die Anzahl der erforderlichen Taktphasen das kleinste gemeinsame Vielfache der Anzahl der verfügbaren Einheits-ADCs und der Anzahl der in jeder der L disjunkten Teilmengen erforderlichen Einheits-ADCs sein, so dass die gewünschte Datenratenzerlegung erreicht wird.
In der vorliegenden Diskussion kann ein Bild ein Bild enthalten, bei dem die verschiedenen Untergruppen des Satzes von Einheits-ADCs analoge Eingänge empfangen, die verschiedenen räumlichen Orten oder Regionen entsprechen. Alternativ dazu kann in einigen Ausführungsformen, z. B. in einem Abtastsystem, ein Bild schrittweise über ein Zeitintervall (z. B. mehrere Millisekunden) erfasst werden. In diesen Ausführungsformen können die Teilmengen des Satzes von ADC-Einheiten analoge Eingänge empfangen, die verschiedenen räumlichen Orten oder Regionen entsprechen, die zu unterschiedlichen Zeiten erfasst werden.
Während in den vorangegangenen Ausführungen ADCs mit einer bestimmten Anzahl und Art von Komponenten (z. B. dem Satz von N Unit-ADCs oder einer Anzahl von Eingängen) dargestellt werden, können in anderen Ausführungen mehr oder weniger Komponenten vorhanden sein, zwei oder mehr Komponenten können kombiniert werden, eine einzelne Komponente kann unter Verwendung von zwei oder mehr Komponenten implementiert werden, und/oder es können verschiedene Arten von Komponenten vorhanden sein. Beispielsweise kann es im ADC 100 mehrere Instanzen verschiedener Eingangssignale geben, die unter Verwendung verschiedener oder derselben dynamischen Teilmengen von Instanzen des Satzes von N Einheits-ADCs abgetastet werden. Alternativ oder zusätzlich können die Positionen der Eingangspuffer und der Schaltmatrix 120 umgekehrt sein, so dass sich die Eingangspuffer nach der Schaltmatrix 120 befinden (statt vor der Schaltmatrix 120, wie in 1 dargestellt).
Wir beschreiben nun Ausführungsformen eines Verfahrens. 6 zeigt ein Flussdiagramm, das ein Beispiel für ein Verfahren 600 zur Auswahl einer oder mehrerer Untergruppen eines Satzes von N Einheits-ADCs in einem ADC, wie dem ADC 100 von 1, illustriert. Während des Betriebs kann der ADC ein oder mehrere Eingangssignale empfangen (Vorgang 610). Dann kann der ADC das eine oder die mehreren Eingangssignale analysieren (Vorgang 612), um ein vordefiniertes Kriterium zu erkennen oder eine vordefinierte Eigenschaft in mindestens einem der Eingangssignale zu bestimmen. Als Nächstes kann der ADC eine oder mehrere Teilmengen der Menge von N ADC-Einheiten (Operation 614) mit unterschiedlichen Datenraten aus einer Gesamtdatenrate der Menge von N ADC-Einheiten auswählen. Es ist zu beachten, dass eine gegebene Datenrate einer gegebenen Teilmenge eine variable Datenrate umfassen kann, die einem ganzzahligen Vielfachen eines Kehrwerts des N-fachen der Gesamtdatenrate entspricht.
In einigen Ausführungsformen des Verfahrens 600 kann es zusätzliche oder weniger Arbeitsgänge geben. Außerdem kann die Reihenfolge der Vorgänge geändert werden und/oder zwei oder mehr Vorgänge können zu einem einzigen Vorgang zusammengefasst werden.
Die offengelegten ADCs und die Schaltungstechniken können in jedem elektronischen Gerät enthalten sein (oder enthalten werden). Zum Beispiel kann das elektronische Gerät umfassen: ein Mobiltelefon oder ein Smartphone, ein Tablet-Computer, ein Laptop-Computer, ein Notebook-Computer, ein Personal- oder Desktop-Computer, ein Netbook-Computer, ein Media-Player-Gerät, ein elektronisches Buchgerät, ein MiFi®-Gerät, eine Smartwatch, ein tragbares Computergerät, ein elektronisches Verbrauchergerät, ein Zugangspunkt, ein Router, ein Switch, eine Kommunikationsausrüstung, eine Testausrüstung, ein Fahrzeug, ein Schiff, ein Flugzeug, ein Auto, ein Lastwagen, ein Bus, ein Motorrad, eine Produktionsausrüstung, eine landwirtschaftliche Ausrüstung, eine Baumaschine oder eine andere Art von elektronischem Gerät.
Obwohl zur Beschreibung der Ausführungsformen der ADCs spezifische Komponenten verwendet werden, können in alternativen Ausführungsformen verschiedene Komponenten und/oder Subsysteme in den ADCs vorhanden sein. So können die Ausführungsformen der ADCs weniger Komponenten, zusätzliche Komponenten, unterschiedliche Komponenten enthalten, zwei oder mehr Komponenten können zu einer einzigen Komponente kombiniert werden, eine einzelne Komponente kann in zwei oder mehr Komponenten aufgeteilt werden, und/oder eine oder mehrere Positionen einer oder mehrerer Komponenten können verändert werden.
Darüber hinaus können die Schaltungen und Komponenten in den ADC-Ausführungsformen unter Verwendung einer beliebigen Kombination von analogen und/oder digitalen Schaltungen implementiert werden, einschließlich bipolarer, PMOS- und/oder NMOS-Gatter oder -Transistoren. Außerdem können die Signale in diesen Ausführungsformen digitale Signale mit annähernd diskreten Werten und/oder analoge Signale mit kontinuierlichen Werten umfassen. Darüber hinaus können die Komponenten und Schaltungen unsymmetrisch oder differenziell sein, und die Stromversorgungen können unipolar oder bipolar sein. Beachten Sie, dass die elektrische Kopplung oder Verbindung in den vorangegangenen Ausführungen direkt oder indirekt sein kann. In den vorangehenden Ausführungen kann eine einzelne Linie, die einer Strecke entspricht, eine oder mehrere einzelne Leitungen oder Strecken bezeichnen.
Ein integrierter Schaltkreis kann einige oder alle Funktionen der Schaltungstechniken implementieren. Diese integrierte Schaltung kann Hardware- und/oder Software-Mechanismen enthalten, die zur Implementierung der mit den Schaltungstechniken verbundenen Funktionen verwendet werden.
In einigen Ausführungsformen kann die Ausgabe eines Prozesses zum Entwurf der integrierten Schaltung oder eines Teils der integrierten Schaltung, die eine oder mehrere der hierin beschriebenen Schaltungen enthält, ein computerlesbares Medium sein, wie z. B. ein Magnetband oder eine optische oder magnetische Platte. Das computerlesbare Medium kann mit Datenstrukturen oder anderen Informationen kodiert sein, die eine Schaltung beschreiben, die physisch als die integrierte Schaltung oder der Teil der integrierten Schaltung instanziiert werden kann. Obwohl für eine solche Kodierung verschiedene Formate verwendet werden können, werden diese Datenstrukturen in der Regel in folgendem Format geschrieben Caltech Intermediate Format (CIF), Calma GDS II Stream Format (GDSII), Electronic Design Interchange Format (EDIF), OpenAccess (OA), oder Open Artwork System Interchange Standard (OASIS). Fachleute auf dem Gebiet des Entwurfs integrierter Schaltungen können solche Datenstrukturen aus Schaltplänen der oben beschriebenen Art und den entsprechenden Beschreibungen entwickeln und die Datenstrukturen auf dem computerlesbaren Medium kodieren. Fachleute auf dem Gebiet der Herstellung integrierter Schaltungen können solche kodierten Daten verwenden, um integrierte Schaltungen herzustellen, die eine oder mehrere der hier beschriebenen Schaltungen enthalten.
Während einige der Vorgänge in den vorangegangenen Ausführungsformen in Hardware oder Software implementiert wurden, können die Vorgänge in den vorangegangenen Ausführungsformen im Allgemeinen in einer großen Vielfalt von Konfigurationen und Architekturen implementiert werden. Daher können einige oder alle der in den vorangegangenen Ausführungsformen beschriebenen Vorgänge in Hardware, in Software oder in beiden ausgeführt werden. Zum Beispiel können zumindest einige der Operationen in den Schaltungstechniken mit Hilfe von Programmanweisungen implementiert werden, die von einem Prozessor oder in Firmware in einer integrierten Schaltung ausgeführt werden.
Während in den vorangegangenen Ausführungen Beispiele für numerische Werte genannt wurden, werden in anderen Ausführungsformen andere numerische Werte verwendet. Daher sind die angegebenen Zahlenwerte nicht als einschränkend zu verstehen.
In der vorangehenden Beschreibung beziehen wir uns auf „einige Ausführungsformen“. Beachten Sie, dass „einige Ausführungsformen“ eine Teilmenge aller möglichen Ausführungsformen beschreibt, aber nicht immer dieselbe Teilmenge von Ausführungsformen angibt.
Die vorstehende Beschreibung soll jeden Fachmann in die Lage versetzen, die Offenbarung herzustellen und zu verwenden, und wird im Zusammenhang mit einer bestimmten Anwendung und deren Anforderungen gegeben. Darüber hinaus wurden die vorstehenden Beschreibungen von Ausführungsformen der vorliegenden Offenbarung nur zum Zwecke der Veranschaulichung und Beschreibung vorgelegt. Sie erheben keinen Anspruch auf Vollständigkeit und beschränken die vorliegende Offenbarung nicht auf die gezeigten Formen. Dementsprechend werden viele Modifikationen und Variationen für Fachleute auf dem Gebiet der Technik offensichtlich sein, und die hier definierten allgemeinen Grundsätze können auf andere Ausführungsformen und Anwendungen angewendet werden, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen. Darüber hinaus soll die Erörterung der vorangehenden Ausführungsformen die vorliegende Offenbarung nicht einschränken. Daher soll die vorliegende Offenbarung nicht auf die gezeigten Ausführungsformen beschränkt sein, sondern den größtmöglichen Anwendungsbereich haben, der mit den hier offengelegten Prinzipien und Merkmalen vereinbar ist.

Claims

Ein Analog-Digital-Wandler (ADC), der Folgendes umfasst: einen Satz von N Einheits-ADCs, wobei ein gegebener ADC in dem Satz von N Einheits-ADCs eine gemeinsame Architektur aufweist und der Satz von N Einheits-ADCs so konfiguriert ist, dass er eine aggregierte Datenrate bereitstellt; und Steuerlogik, die mit dem Satz von N Einheits-ADCs gekoppelt ist, wobei die Steuerlogik konfiguriert ist, zur: Auswahl von Teilmengen des Satzes von N Einheits-ADCs mit unterschiedlichen Datenraten aus der Gesamtdatenrate, wobei eine gegebene Datenrate einer gegebenen Teilmenge eine variable Datenrate umfasst, die einem ganzzahligen Vielfachen eines Inversen von N mal der Gesamtdatenrate entspricht.
Der ADC nach Anspruch 1, wobei der Satz von N Einheits-ADCs zeitverschachtelte ADCs umfasst.
Der ADC nach Anspruch 1, wobei die Teilmengen gemeinsame Abtastzeiten haben.
Der ADC nach Anspruch 1, wobei die Steuerlogik so konfiguriert ist, dass sie die Teilmengen dynamisch auswählt.
Der ADC nach Anspruch 1, wobei die Steuerlogik so konfiguriert ist, dass sie die Teilmengen auf einer Rahmen-um-Rahmen-Basis dynamisch auswählt.
Der ADC nach Anspruch 1, wobei die Steuerlogik so konfiguriert ist, dass sie die Teilmengen dynamisch auswählt, die zumindest teilweise auf mindestens einem Teil eines Rahmens basieren, der als ein vordefiniertes Kriterium erfüllend oder ein vordefiniertes Merkmal aufweisend identifiziert wird.
Der ADC nach Anspruch 1, wobei die Steuerlogik so konfiguriert ist, dass sie die Teilmengen beim Booten oder während der Laufzeit des ADC dynamisch auswählt.
Der ADC nach Anspruch 1, wobei der ADC einen Mehrphasentakt umfasst, dessen Phasen einer Anzahl möglicher Teilmengen entsprechen; wobei die gegebene Teilmenge eine oder mehrere der Phasen des Mehrphasentaktes verwendet; und wobei die ausgewählten Teilmengen nicht alle Phasen nutzen.
Der ADC nach Anspruch 8, wobei die Steuerlogik so konfiguriert ist, dass sie die eine oder mehrere der Phasen für die gegebene Teilmenge auswählt.
Der ADC nach Anspruch 8, wobei die Anzahl der Phasen größer ist als die Anzahl der ADCs in dem Satz von N Einheits-ADCs.
Der ADC nach Anspruch 10, wobei die Anzahl der Phasen ein kleinstes gemeinsames Vielfaches der Anzahl der ADCs in der Menge von N Einheits-ADCs und der Anzahl der ADCs in jeder der Untermengen ist.
Der ADC nach Anspruch 1, wobei die Teilmengen eine unterschiedliche Anzahl von ADCs umfassen und mindestens zwei der Teilmengen unterschiedliche Datenraten aufweisen.
Der ADC nach Anspruch 1, wobei die Untergruppen zwar eine beliebige Anzahl von ADCs aufweisen, die Steuerlogik jedoch vordefinierte Zuordnungen von ADCs zu den Untergruppen verwendet.
Der ADC nach Anspruch 13, wobei die vordefinierten Zuweisungen zumindest teilweise auf den gewünschten Abtastzeiten der Teilmengen beruhen.
Der ADC nach Anspruch 1, wobei die Teilmengen unterschiedliche Abtastzeiten haben.
Der ADC nach Anspruch 1, wobei die gegebene Teilmenge ADCs umfasst, die so konfiguriert sind, dass sie Quadraturmessungen eines Eingangssignals unter Verwendung gemeinsamer Abtastzeiten, die gleichmäßig voneinander beabstandet sind, durchführen.
Der ADC nach Anspruch 1, wobei die Steuerlogik umfasst: Speicher zum Speichern von Programmbefehlen; und einen mit dem Speicher gekoppelten Prozessor, der so konfiguriert ist, dass er die Programmanweisungen ausführt, wobei die Programmanweisungen, wenn sie von dem Prozessor ausgeführt werden, den ADC veranlassen, die Auswahl durchzuführen.
Eine Elektronische Vorrichtung, die einen Analog-Digital-Wandler (ADC) umfasst, wobei der ADC umfasst: einen Satz von N Einheits-ADCs, wobei ein gegebener ADC in dem Satz von N Einheits-ADCs eine gemeinsame Architektur aufweist und der Satz von N Einheits-ADCs so konfiguriert ist, dass er eine aggregierte Datenrate bereitstellt; und Steuerlogik, die mit dem Satz von N Einheits-ADCs gekoppelt ist, wobei die Steuerlogik konfiguriert ist, zur: Auswahl von Teilmengen des Satzes von N Einheits-ADCs mit unterschiedlichen Datenraten aus der Gesamtdatenrate, wobei eine gegebene Datenrate einer gegebenen Teilmenge eine variable Datenrate umfasst, die einem ganzzahligen Vielfachen eines Inversen von N mal der Gesamtdatenrate entspricht.
Das elektronische Gerät nach Anspruch 18, wobei die Steuerlogik so konfiguriert ist, dass sie die Teilmengen dynamisch auswählt.
Ein Verfahren zum Auswählen einer oder mehrerer Teilmengen eines Satzes von N Einheits-Analog-Digital-Wandlern (ADCs), umfassend: ein ADC, der die Menge der N Einheits-ADCs umfasst: Empfang von Eingangssignalen; Analysieren der Eingangssignale, um ein vordefiniertes Kriterium zu erkennen oder ein vordefiniertes Merkmal in mindestens einem der Eingangssignale zu bestimmen; und Auswählen der einen oder mehreren Teilmengen des Satzes von N Einheits-ADCs mit unterschiedlichen Datenraten aus einer Gesamtdatenrate des Satzes von N Einheits-ADCs, wobei eine gegebene Datenrate einer gegebenen Teilmenge eine variable Datenrate umfasst, die einem ganzzahligen Vielfachen eines Inversen von N mal der Gesamtdatenrate entspricht.