DE3538913A1

DE3538913A1 - Vorrichtung und verfahren zum verarbeiten einer matrix von datenelementen

Info

Publication number: DE3538913A1
Application number: DE19853538913
Authority: DE
Inventors: Terence James Beckenham Kent Fountain; Kim Nigel Romford Essex Matthews
Original assignee: National Research Development Corp UK
Current assignee: National Research Development Corp UK
Priority date: 1984-11-23
Filing date: 1985-11-02
Publication date: 1986-06-05
Also published as: US4799154A; GB2167583B; GB2167583A

Description

NATIONAL RESEARCH DEVELOPMENT CORPORATION, London, England

Vorrichtung und Verfahren zum Verarbeiten einer Matrix von Datenelementen

Die vorliegende Erfindung betrifft eine Yorrichtung zum Verarbeiten einer Matrix von Datenelementen mit einem Feld von Prozessoreinheiten und "betrifft insbesondere eine Vorrichtung zum Verarbeiten einer Matrix von Datenelementen wie z.B. Bildelementen (Pixel) eines Bildes oder Bildmusters. Ferner "betrifft die Erfindung ein Verfahren zur Steuerung des Prozessorfeldes dieser Vorrichtung.

Prozessoreinheiten für den Gebrauch in Feldern der genannten Art weisen gewöhnlich eine arithmetische und logische Einheit auf und angeschlossene Register zum Ausführen arithmetischer und boolescher Funktionen bezüglich von Daten, die die Prozessoreinheit jeweils selbst aufweist, und auch bezüglich von Daten, die durch benachbarte Prozessoreinheiten in dem Prozessorfeld gespeichert sind. Gewöhnlich sind die Prozessoreinheiten Mikroprozessoren und sind entweder individuell in integrierten Schaltungen ausgebildet oder in Gruppen von mehreren, die eine einzige solche integrierte Schaltung ausbilden. Eine Bildverarbeitungsvorrichtung für binäre Daten, das CLIP 4 System» ist in der Druckschrift "Review of the CLIP imaging system" von M.J.B. Duff, National Computer Conference, 1978, beschrieben, wobei in diesem Fall das Feld 96 χ 96 CLIP Zellen oder Speicherstellen aufweist. Jede Zelle weist eine Prozessoreinheit auf,die dahingehend gesteuert wird, daß sie verschiedene Funktionen mittels Steuersignalen, die externen Anschlüssen zugeführt werden, ausführt. Weitere Informationen über CLIP-Systeme und die Art und Weise, in der diese Systeme betrieben werden, sind aus der Schrift "The development of the

CLIP 7 image processing system" von T.J. Fountain, Pattern Recognition Letters 1 (1983) 331-339, JuIi 1983, zu entnehmen. Die dort zitierten Schriften geben Beispiele für Felder von Prozessorzellen an und für die Möglichkeiten, in denen diese Felder betrieben werden können. Ferner ist ein Beispiel eines Prozessorfeldes in der GB-PS 21 29 589 und der entsprechenden US-Patentanmeldung 439982 beschrieben.

Es ist die Aufgabe der vorliegenden Erfindung, eine neue und nützliche Vorrichtung der eingangs erwähnten Art zum Verarbeiten einer Matrix von Datenelementen oder auch Datenposten und Verfahren zur Steuerung des Prozessorfeldes dieser Vorrichtung anzugeben.

Diese Aufgabe wird durch die Ansprüche 1, 12, 13, 14 und 15 gelöst.

Die erfindungsgemäße Vorrichtung zum Verarbeiten einer Matrix von Datenelementen mit einem Feld von Prozessoreinheiten, von denen jeweils eine Prozessoreinheit für jeden der Datenposten oder jedes der Datenelemente vorgesehen ist und einem Datenposten entspricht und jede Prozessoreinheit einen Ausgangsanschluß aufweist, der mit einem Eingangsanschluß von zumindest einer anderen Prozessoreinheit des Prozessorfeldes verbunden ist, und mit Einrichtungen, die den Prozessoreinheiten Daten zuführen und Daten aus diesen Prozessoreinheiten auslesen, zeichnet sich aus durch eine Prioritätscodiervorrichtung, die Eingangsanschlüsse aufweist, die jeweils mit den entsprechenden Ausgangsanschlüssen oder weiteren Ausgangsanschlüssen von ihnen entsprechenden dieser Prozessoreinheiten verbunden sind, wobei die Prioritätscodiervorrichtung so angeordnet ist, daß sie ein Ausgangssignal liefert, das die Position irgendeiner der Prozessoreinheiten in dem Prozessorfeld wieder-

gibt, die ein Signal an einem ihrer mit der Codiervorrichtung verbundenen Ausgangsanschltisse aufweist, das anzeigt, daß das entsprechende Datenelement eine bestimmte Signifikanz aufweist, wenn nicht mehrere solcher Prozessoreinheiten vorliegen und dieses Ausgangssignal die Position derjenigen von den mehreren der Prozessoreinheiten wiedergibt, die entsprechend einer von der Position in dem Feld abhängigen vorbestimmten Priorität die höchste Priorität aufweist.

Eine Matrix von Datenelementen, die größer ist

als das Datenfeld entsprechend dieser erfindungsgemäßen Vorrichtung, kann verarbeitet werden, Indem die Vorrichtung mit den obigen Merkmalen dazu benutzt wird, das größere Feld abzutasten.

Stellen Datenposten oder Datenelemente ein Bild mittels binärer Werte in einer Rasterabtastdarstellung dar, so kann die vorbestimmte Priorität beispielsweise das obere links gelegenste Pixel (Datenelement) auswählen, das diese bestimmte Signifikanz aufweist und seinen zugehörigen Prozessorausgang veranlaßt gesetzt zu sein (d.h., eine logische 1 anzuzeigen). Beispielsweise kann die bestimmte Signifikanz bedeuten» daß ein Pixel schwarz ist. Jedoch sind in diesem Zusammenhang zahlreiche andere Prioritäten denkbar, und so können durch die Codiervorrichtung beispielsweise das zentralste Pixel oder ein gesetztes Pixel, das sich am nächsten zu einer bestimmten Position befindet_f definiert werden. Hingegen sind bei anderen Datenverarbeitungsverfahren andere Prioritätsfunktionen geeignet.

Vorzugsweise weist die erfindungsgemäße Vorrichtung weiterhin eine Decodiervorrichtung auf, die Adreßanschlüsse und Freigabeanschlüsse (EN-Anschlüsse) aufweist, die mit entsprechenden Prozessoreinheiten

verbunden sind, wodurch mittels Zuführen eines Adreßsignals zu den Adreßanschlüssen eine bestimmte Prozessoreinheit in dem Feld, die dieser Adresse entspricht, ausgewählt wird und daraufhin eine gewünschte Funktion ausführt.

Die Codiervorrichtung enthält vorzugsweise mehrere Gruppen von Prioritätscodierschaltungen, von denen jede mehrere Eingangsanschlüsse, mehrere Ausgangsadreßan-Schlüsse und einen Freigabeausgangsanschluß aufweist, wobei Eingangssignale, die den Eingangsanschlüssen zugeführt werden, eindeutig Signalen der Ausgangsadreßanschlüsse zugeordnet werden. Ferner sind die Eingangsanschlüsse einer ersten Gruppe der Gruppen von Priori- tätscodierschaltungen mit den Ausgangsanschlüssen der Prozessoreinheiten verbunden, und diese Verbindungen können als ein Teil der Codiervorrichtung betrachtet werden und haben einen Anteil an der Festlegung und Definition der vorbestimmten Priorität. Diese Ausgangsadreßanschlüsse in jeder Gruppe von Codierschaltungen sind parallel miteinander verbunden, während die Freigabeanschlüsse von jeder Gruppe außer einer letzten Gruppe mit den Eingangsanschlüssen einer andereren Gruppe verbunden sind. Infolgedessen kann mit weiter unten erläuterten weiteren Verbindungen, wenn alle Ausgangsadreßanschlüsse der verschiedenen Gruppen zusammengesetzt oder assembliert sind, durch diese Zusammensetzung die Adresse der Prozessoreinheit geliefert werden, die einen "gesetzten" Ausgang aufweist und die höchste Priorität besitzt. Mit fortschreitender Entfernung dieser Gruppen von Codierschaltungen von dem Prozessorfeld, weist jede der Gruppen weniger derartige Schaltungen auf, bis die Endgruppe lediglich eine einzige Schaltung aufweist und ihr Freigabean-Schluß, der als Gesamtauswerteanschluß bezeichnet wird, anzeigt, ob irgendein Datenposten bzw_c Datenelement in dem Datenfeld die bestimmte Signifikanz aufweist.

Analog hierzu kann die Decodiervorrichtung mehrere DecodierSchaltungen aufweisen, die in Gruppen zusammengeschlossen sind. Jede dieser Decodierschaltungen weist eine Gruppe von Eingangsadreßanschlüssen und eine Anzahl von Freigabeausgangsanschlüssen auf. Die Eingangsadreßanschlüsse der Schaltungen in jeder Gruppe sind parallel miteinander verbunden^ und Jeder Gruppe ist eine Signifikanz in der Gesamtadresse der Prozessoreinheiten gegeben. Die Freigabeausgangsan-Schlüsse oder EN-Ausgangsanschlüsse jeder Grappe sind mit den Eingangsanschlüssen von Decodierern In der nächst niedrigeren signifikanten Gruppe verbunden, bis die Freigabeausgangsanschlüsse der niedrigsten signifikanten Gruppe mit den Eingangsanschlüssen der Prozessoreinheiten verbunden sind.

Vorzugsweise weist jede Prozessoreinheit ein Schiebeeingangsregister auf, das seriell mit einem Freigabeausgangsanschluß der Decodiervorrichtung verbunden ist, und/oder ein Schiebeausgangsregister, das seriell mit einem der Eingangsanschlüsse der Codiervorrichtung verbunden ist.

Vorzugsweise sind auch Vorrichtungen vorgesehen, die sämtliche Prozessoreinheiten zur selben Zeit adressieren, und wenn Gruppen von Decodierschaltungen benutzt werden, so kann durch eine Verbindung dieser Vorrichtungen mit einem weiteren Anschluß von jeder Schaltung in der Gruppe der niedrigsten Signifikanz bewirkt werden, daß bei Zuführen eines Signals zu dem zusätzlichen Anschluß eine Decodierschaltung veranlaßt wird, ein Signal an allen ihren Freigäbeausgangsanschlüssen zu liefern.

Weiterhin wird durch die Erfindung ein Verfahren zum Zählen der Anzahl von Datenelementen, die die be-

stimmte Signifikanz aufweisen, angegeben, wobei dieses Verfahren die erfindungsgemäße Vorrichtung benutzt. In dem Verfahren wird die Adresse der Prozessoreinheit, die die höchste Priorität besitzt und gesetzt ist, d.h. ein Ausgangssignal aufweist, das anzeigt, daß der entsprechende Datenposten diese bestimmte Signifikanz hat, mit der Codiervorrichtung bestimmt, diese Adresse wird dazu benutzt, die adressierte Prozessoreinheit zu veranlassen, ihren Ausgang zurückzusetzen, woraufhin eine Datenpostenzählung ausgelöst wird. Anschließend wird die Adresse der Prozessoreinheit, die nunmehr die höchste Priorität besitzt, bestimmt, das Datenzählergebnis um 1 erhöht und die beiden vorhergehenden Schritte so lange wirderholt, bis keine weiteren Prozessoreinheiten mehr gesetzt sind, wenn zu diesem Zeitpunkt das Zählergebnis die Anzahl von Datenelementen in dem Feld wiedergibt, die ursprünglich die bestimmte Signifikanz aufwiesen.

Um den Ausgang der gesetzten Prozessoreinheit mit höchster Priorität von einem ersten Wert auf Null zurückzusetzen, wie es das oben beschriebene Verfahren erfordert, kann cer folgende Ablauf benutzt werden: Eingeben eines neuen Datenfeldes in das Prozessorfeld mit allen Werten gleich Null außer bei der Prozessoreinheit mit höchster Priorität (wie sie durch das Ausgangssignal der Codiervorrichtung angezeigt ist), wobei das neue Datenfeld den ersten Wert besitzt, und Veranlassen der Prozessoreinheiten, Posten des neuen Datenfeldes von entsprechenden Posten des Datenfeldes, das durch die Prozessorausgangssignale gebildet ist, zu subtrahieren. Alle gesetzten Prozessoreinheiten bis auf die mit der höchsten Priorität, die auf Null gesetzt ist, halten dann ihre Ausgänge zurück, d.h. liefern keine Ausgangssignale.

Ferner wird durch die Erfindung ein Verfahren angegeben zum Einlesen von Daten in einen Prozessor, der

einen Teil der erfindungsgemäßen Vorrichtung darstellt, wobei ferner die Decodiervorrichtung vorgesehen ist und jede Prozessoreinheit ein Schiebeeingangsregister aufweist, das mit einem Freigabeanschluß der Decodiervorrichtung verbunden ist. Bei diesem Verfahren wird der Decodiervorrichtung eine Adresse zugeführt, um einen Freigabeanschluß auszuwählen, das Schiebeeingangsregister der Prozessoreinheit, die mit dem ausgewählten Freigäbeanschluß verbunden ist, wird über seine Stufen verschoben, während synchron hierzu ein binäres Signal, das die einzulesenden Daten repräsentiert, einem Freigabeanschluß der Decodiervorrichtung zugeführt wird, so daß die Decodiervorrichtung bei Aufnahme eines der binären Symbole in den Freigabezustamd geschaltet wird.

Ferner wird durch die Erfindung ein Verfahren angegeben, um Signale aus allen gesetzten Prozessoreinheiten der erfindungsgemäßen Vorrichtung auszulesen, die einen Gesamtauswerteanschluß aufweist, der mit der Codiervorrichtung verbunden ist, die gesetzt ist, wenn irgendein Datenposten die bestimmte Signifikanz aufweist, und in der ferner jede Prozessoreinheit ein Schiebeausgangsregister aufweist, das mit seinem Ausgangsanschluß verbunden ist. Bei diesem Verfahren werden die Schiebeausgangsregister der gesetzten Prozessoreinheit höchster Priorität über ihre Stufen verschoben, die gesetzte Prozessoreinheit höchster Priorität wird elektronisch markiert, und dabei werden Signale, die in dem Schieberegister enthalten sind, aufeinanderfolgend dem Prozessorausgangsanschluß zugeführt, daraufhin wird synchron das Signal an dem Gesamtauswerteanschluß gelesen, um ein Signal zu gewinnen, das repräsentativ für die Inhalte der Schieberegister ist. Ferner wird die Prozessoreinheit mit höchster Priorität veranlaBt, ihren Ausgang zurückzu-

setzen, und es werden die vorhergehenden Verfahrensschritte wiederholt, bis keine Prozessoreinheit mehr gesetzt ist.

Ia folgenden wird die Erfindung an Hand der Figuren näher erläutert. Dabei zeigen;

F I G · 1 ein Blockschaltbild der erfindungsgemäßen Vorrichtung,
10

F I G . 2 ein Übersichtsblockschaltbild der erfindungsgemäßen Vorrichtung mit einer Decodiervorrichtung, und

F I G . 3a und 3b eine Darstellung der Arbeitsweise eines Prioritätsdecodierers, der in der erfindungsgemäßen Vorrichtung benutzt werden kann.

Ein Bereich 10 eines Feldes oder einer Matrix von 64 χ 64 Prozessoreinheiten ist in der FIG. 1 dargestellt, wobei jede Prozessoreinheit einem bestimmten Bildelement (Pixel) in einem mit diesem Feld zu verarbeitenden 64 χ 64-Bild entspricht und Daten von dem entsprechenden Bildelement empfängt. Die Prozessoreinheiten sind in Gruppen von jeweils acht Einheiten eingeteilt, und beispielsweise bilden die acht gezeigten Prozessoreinzeiten 11 bis 18 in der oberen linken Ecke des Feldes eine Gruppe, wobei ein Ausgangsanschluß von jeder dieser Prozessoreinheiten mit den Eingangsanschlüssen eines Prioritäts- oder Vorrangcodierers verbunden ist. Ferner ist ein Teil der nächsten Gruppe von Prozessoreinheiten in der FIG. 1 dargestellt, wobei Prozessoreinheiten 19 und 20 mit einem Prioritätscodierer 23 verbunden sind. Ferner sind weitere Prozessoreinheiten in dem Bereich 10 des Feldes durch gestrichelte Linien angedeutet.

Jeder Prozessoreinheit ist ein Datenspeicher zugeordnet, der entweder Teil der Prozessoreinheit selbst ist oder ein Teil eines RAM, eines Speichers mit direkte» Zugriff; als Vergleich für einen solchen Speicher kann beispielsweise der RAM 20 des in der GB-PS Nr. 2 129 589 beschriebenen Prozessors dienen«, Die Bilddaten oder auch weitere Datenfelder werden zu Prozessorspeichern zur Weiterverarbeitung übertragen»

Der Prioritätscodierer 22 ist eine integrierte Schaltung, die eine Anzahl von Eingangsanschlüssen aufweist, die eine Prioritätsfolge haben, d.h. einen Prioritätscode aufweisen, und über Adreßausgengsanschlüsse verfügen, so daß ein Code geliefert wird, der den Eingangsanschluß identifiziert, der die höchste Priorität von den Eingangsanschlüssen aufweist, die "gesetzt" sind; d.h., die ein vorbestimmtes Eingangssignal empfangen. Sind beispielsweise die Ausgangsanschlüsse der Prozessoreinheiten 13 und 16 gesetzt, dann würden die Ausgangsanschlüsse 26 des Codierers einen Code liefern, der der Oktalzahl 101 entspricht, da der Eingangsanschluß mit höchster Priorität des Codierers 22 sich links befindet und daher der Eingang 24 eine höhere Priorität als der Eingang 25 aufweist.

Die Eingänge des Codierers 22 sind entsprechend der üblichen Konvention von rechts nach links numeriert, so daß der Eingang der Prozessoreinheit 18 null entspricht und der Eingang der Prozessoreinheit 11 der Binärzahl 111 entspricht. Eine geeignete integrierte Schaltung der Codierer 22 und 23 und weitere Codierer des Feldes ist durch den SN 74 LS 348 von Texas Instruments gegeben.

Der Codierer 22 weist einen "Codierauswahlausgang" auf, der ein Freigabesignal (enabling-signal oder EN-Signal) liefert, wenn nicht ein oder mehr Codierereingänge gesetzt sind, und dieser Ausgang ist

Bitteis einer Verbindung 30 Bit eines Freigabeeingang des Codlerere 23 verbunden. Folglich kann der Codlerer 23 nur einen Alisgangscode liefern, wenn der Codlerer 22 des nicht tut. Alle acht Codierer, die Eingangssignale von den Prozessoreinheiten der obersten Zeile empfangen, sind in dieser Weise verbunden, und interne Codiererverbindungen leiten ein festgesetztes Codiererauswahlsignal veiter, das jeweils andere Codlerer in der Gruppe daran hindert, Adreßausgangssignale zu liefern. Die Adreßausgangssignale ( die den Ausgängen oder Ausgangssignalen 26 des Codierers 22 entsprechen) sind mit einem 3-Bitdatenbus 27 verbunden, so daß Signale auf diesem Datenbus die Position des linkesten Bit wiedergeben, das in der oberen Zeile des Feldes gesetzt ist.

Der Codierer 22 und die übrigen Codierer der FIG. 1 weisen einen Freigäbeausgang auf, der anzeigt, ob irgendwelche Eingänge des jeweiligen Codierers gesetzt sind. Diese Ausgänge der Codierer, die mit den Prozessoreinheiten der obersten Zeile des Feldes verbunden sind, sind mit Eingängen eines Prioritätscodierers 28 verbunden, der daher an seinem Adreßausgang 29 einen Code liefert, der dem linkesten Codierer der Codierer der obersten Zeile entspricht, deren Eingänge gesetzt sind. Ähnliche Codierer (beispielsweise der Codierer 31, der teilweise dargestellt ist) empfangen Eingangssignale von Codierern, die mit weiteren Zeilen des Feldes verbunden sind, und so bilden die Codierer 28 und 31 einen Teil einer Gruppe oder Lage von acht, von denen jede eine Zeile in dem Feld darstellt. Der Adreßausgang 29 des Codierers 28 und gleichwertige Ausgänge von weiteren Codierern, die Zeilen repräsentieren, sind mit einem Datenbus 32 verbunden, und Codiererauswahlausgänge dieser Codierer sind mit Freigabeeingangsanschlüssen verbunden, wie es bereits für

die Codierer der ersten Lage oder Gruppe beschrieben worden ist. Werden folglich die Busse 27 und 32 kombiniert, um einen Datenbus 33 zu bilden, so wird eine 6-Bitbinärzahl geliefert, die die Zeile angibt, in der das obere linkeste gesetzt Bit auftritt, und auch die Position dieses Bits in dieser Zeile anzeigt.

Die nächste Gruppe oder Lage von Prioritätscodierern, die Codierer 34 und 35 umfaßt, empfängt Eingangssignale von Freigabeausgängen der Zeilencodierer und liefert mittels Adreßausgängen zu einem Datenbus 36 eine Anzeige der Gruppe von acht Zeilen, in der das obere linkeste gesetzte Bit auftritt. Daher werden weitere drei Bits zu dem Datenbus 33 zur Bildung eines Datenbusses 37 hinzugefügt. Schließlich ist in diesem Beispiel eine weitere Lage durch einen Codierer 38 ausgebildet, der Eingangssignale von den Codierern 34, 35 und Codierern derselben Gruppe empfängt und der Ausgangssignale auf einem Datenbus 41 liefert, die anzeigen, in welcher Gruppe von acht Zeilen das obere linkeste Bit gesetzt ist. Wird folglich der Datenbus 41 mit dem Datenbus 37 verbunden, so ergibt sich ein endgültiges Ausgangssignal auf einem Datenbus 42, das vier Gruppen von Bits aufweist, die die Position des oberen oder obersten linkesten gesetzten Bit in dem gesamten Feld anzeigt.

Weiterhin gibt der Freigabeausgang 40 des Codierers 38 an, ob irgendein Bit oder Bildelement (Pixel) in dem Feld gesetzt ist. Der Ausgang 40 stellt daher den Gesamttastausgang oder Gesamtauswerteausgang über das ganze Feld dar.

Die untere Hälfte der FIG. 2 ist eine verallgemeinerte Darstellung von FIG. 1, wobei ein anderer Bereich 45 des Prozessorfeldes mit einer ersten Lage von Codierern 46 verbunden ist, die der Gruppe entspricht,

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die die Codierer 22 und 23 enthalt. Die Freigabeausgänge der Codierer in dem Bereich 46 lind als Eingänge einer weiteren Lage von Codierern geschaltet, die durch einen Codierer 48 repräsentiert sind. Ein Block 49 soll anzeigen, daß zahlreiche weitere Lagen von Codierern hinzugefügt sein können, wobei deren Zahl von der Größe des Prozessorfeldes anhängt. Abschließend ist eine letzte durch einen Codierer 50 repräsentierte Lage von Codierern vorgesehen, wobei diese letzte Lage ein Gesamttastausgangssignal liefert, das anzeigt, ob irgendeine Prozessoreinheit und folglich irgendein Bit oder Pixel in dem Feld gesetzt ist. Jede Lage von Codierern liefert drei Ausgangsbits der Endadresse des obersten linkesten Bit, das gesetzt ist. Wie ferner angezeigt ist, werden Bits 0, 1 und 2 der Adresse durch die erste Lage geliefert, Bits 3, 4 und 5 durch die zweite Lage und Bits (n - 2), (n - 1) und η werden durch die letzte Lage bereitgestellt, wobei η + 1 der Gesamtbitzahl in der Adresse entspricht.

Wie weiter oben beschrieben ist, hängt die Anzahl von Codierern von der Anzahl der Prozessoreinheiten in dem Feld ab. Ferner hängt die Anzahl der Codierer jedoch auch von der Größe jedes Decodierers ab.

Um eine bestimmte Prozessoreinheit in dem Feld auszuwählen und dieser Einheit ein Signal zuzuführen, werden Lagen von Decodieren! (die in der FIG. 2 dargestellt sind) benutzt, wobei diese Lagen den Codierer- lagen der FIG. 1 entsprechen.

In der FIG. 2 ist die erste Decodiererlage durch einen Decodierer 52 angezeigt, der einen Freigabeeingang 53 hat, so daß, wenn es erforderlich ist, eine bestimmte Prozessoreinheit auszuwählen, die am meisten signifikanten drei Bits der Adresse Adreßeingängen 54 des Decodierers 52 zugeführt werden, und dieser Deco-

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dierer wird durch Zuführen eines Signals zu den Eingang 53 freigegeben, d.h. in Arbeitelage geschaltet. Der Decodierer 52 weist eine Anzahl von Freigabeausgängen auf und wählt einen entsprechend seiner Adreßeingänge aus, so daß ein einziger Decodierer in der nächsten Lage freigegeben wird. Sämtliche Decodierer in der nächsten Lage empfangen die nächsten drei am meisten signifikanten Bits der Adresse. Eine Anzahl von zwischengeschalteten Decodierlagen ist durch den Block 55 angedeutet, und die letzten beiden Lagen von Decodierern sind jeweils durch einen Decodierer 56 und eine Gruppe von Decodierern 57 angedeutet.

Die Freigabeausgänge der Decodierer in der Lage 57 sind mit entsprechenden Prozessoreingangsanschlüssen verbunden, die intern in der Prozessoreinheit seriell mit einem Schieberegister verbunden sind. Beispielsweise kann entsprechend der oben erwähnten GB-PS 2 129 589 ein in dieser Schrift nicht dargestellter Eingangsan-Schluß zusätzlich zu dem Paralleleingang mit dem Schieberegister verbunden werden.

Die Haupt-Daten und Steuerverbindungen des Prozessorfeldes und die Betriebsarten des Prozessorfeldes sind nicht ein Teil der vorliegenden Erfindung und werden hier auch nicht näher erläutert, da insbesondere zahlreiche Veröffentlichungen wie die oben erwähnte bereits vorhanden sind, die derartige Felder näher beschreiben. In einer bekannten Betriebsart werden die Hauptverbindüngen benutzt, um alle Prozessoreinheiten zu veranlassen, dieselbe Operation oder dieselbe Gruppe von Operationen simultan durchzuführen, wobei jedoch selbstredend die benutzten Daten gewöhnlich für jede Prozessoreinheit verschieden sind. In den im folgenden beschriebenen Betriebsarten werden die Hauptverbindungen dazu benutzt, alle Prozessoreinheiten dahingehend zu steuern, daß sie einige gemeinsame Operationen ausführen.

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Ub Information zu einer ausgewählten Prozessoreinheit zu leiten, werden mittels der Hauptsteuerleitungen Signale zu allen Prozessoreinheiten geführt, um die internen Schieberegister, die mit Prozessoreingangsanschlüssen verbunden sind, dazu zu veranlassen, eine Verschiebung durch alle Stufen durchzuführen. Zu derselben Zeit, wenn die Schieberegister zugeführt werden, wird die Adresse einer bestimmten Prozessoreinheit zu den η + 1 Verbindungen eines Adreßbusses geführt, der teilweise durch die Leitungen 58, 59 und 60 gezeigt ist. Während auf diese Weise eine ganz bestimmte Prozessoreinheit adressiert ist, wird synchron mit den Schiebesignalen ein Binärsignal zu dem "Decodiererfreigäbe"-Eingang 53 des Decodierers 52 geführt.

Wird eine logische 1 zugeführt, so wird eine 1 in das adressierte Prozessorschieberegister eingebracht, während in der übrigen Zeit eine 0 eingebracht werden wird. Auf diese Weise werden mit dem Binärsignal übertragene Daten in die adressierte Prozessoreinheit eingelesen.

Die Eingangsanschlüsse von den Prozessoreinheiten, die nicht adressiert sind, werden auf Null gehalten, und die Inhalte ihrer entsprechenden Schieberegister sind alle auf Null gesetzt.

Die Decodierer der Lage 57 sind von der Art eines Decodierers, der einen "Polaritäts"-Anschluß aufweist, und jeder dieser Decodierer arbeitet so, daß er Jedes mögliche Binärsignal zu allen seinen Ausgangsanschlüssen führt, wenn das Signal dem Polaritätseingang zugeführt wird. Dieser Prozeß ist in der FIG. 3a verdeutlicht, in der ein Decodierer 62 in der Lage 57 zusammen mit seinem Polaritätseingang 63, der auch in FIG. dargestellt ist, gezeigt ist. Der Teil-Decodieradreßbus 66 ist zusammen mit einem Decodiererfreigabeeingang 65 gezeigt (der mit einem Ausgang von einem der Decodierer in der Lage 56 verbunden ist). Benachbart zu dem Eingang 63 ist die Kurvenform eines binären Eingangs-

signals dargestellt,iind benachbart zu dem Eingang 65 ist ein O-Binäreingangssignal dargestellt. Die resultierenden dieser Eingangssignale sind jeweils benachbart zu den Ausgängen des Decodierers 62 dargestellt, der mit einem Prozessorfeldbereich 45' verbunden ist. Wenn folglich die Polaritätseingänge der Decodierer in der Lage 57 in dieser Weise gleichgeschaltet sind, so wird jedes mögliche den Decodieren! auf diese Weise zugeführte binäre Eingangssignal an dem Eingang jeder Prozessoreinheit des Feldes erscheinen. Werden die Prozessoreinheiten darüber hinaus dahingehend gesteuert, synchron mit einem Binärsignal, das einen Datenposten repräsentiert, eine Verschiebung durch ihre Register auszuführen, so wird der Datenposten zu allen Prozessoreinheiten übertragen.

Demgegenüber zeigt die FIG. 3b Binärsignale, die auftreten, wenn der Polaritätseingang auf Null gehalten wird und der Freigabeeingang 65 jedoch entsprechend einem Binärsignal variiert wird, während eine Adresse dem Datenbus 60 zugeführt wird. Folglich empfängt nur die adressierte Prozessoreinheit das Binärsignal.

Die beschriebenen Decodia?er- und Codiererschichten erlauben darüber hinaus, den Inhalt der internen Schiebeausgangsregister aller gesetzten Prozessoreinheiten auszulesen. Der Prozessor der GB-PS 2 129 589 weist ein solches Ausgangsregister auf, das mit Nq bezeichnet ist, wobei dieses Ausgangsregister mit einem Ausgang verbunden ist, der unter der Bezeichnung Übertragungsausgang (propagation output) geführt wird. Angenommen, es ist beispielsweise eine Operation gemeinsam von allen Prozessoreinheiten ausgeführt worden, wobei jede Prozessoreinheit einen Bildwert (eine die Intensität repräsentierende Zahl) für sein entsprechendes Feldelement mit einem Grenzwert vergleicht und ein internes Kennzeichen setz, wenn der Grenzwert tiber-

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schritten wird, während die Prozessoreinheit zur gleichen Zeit ihren Ausgang setzt bzw. einstellt, der mit der Codiererlage 46 verbunden ist, so gilt, daß wenn zusätzlich gefordert wird, den Bildwert der gesetzten Prozessoreinheiten auszulesen, daß ein neues Datenfeld in den Prozessorspeicher eingegeben wird, in dem alle Prozessoreinheiten außer der gesetzten Prozessoreinheit Bit der höchsten Priorität jeweils eine Null empfangen. Nun erhalten alle Prozessoreinheiten Befehle, ihre Bildwerte in ihre internen Schieberegister einzulesen und diese periodisch durch die Schieberegisterstufen zu führen, wobei die Inhalte jeder Stufe dann aufeinanderfolgend den Ausgangsanschlüssen zugeführt werden, die ait der Codiererlage 46 verbunden sind. Jedoch werden diese Befehle nur unter der Bedingung ausgeführt, daß eine "1" in dem neuen Datenfeld gehalten wird, so daß die beschriebenen Befehle nur von der gesetzten Prozessoreinheit mit der höchsten Priorität ausgeführt werden. Der Bildwert dieser Prozessoreinheit erscheint dann, wie is folgenden beschrieben ist, an den Gesamttastausgangsanschluß 40. Jedesmal, wenn eine "1" an dem Ausgang der Schieberegisterstufe erscheint, die mit dem Prozessorausgangsanschluß verbunden ist, erscheint eine ⁿ1" an dem Gesamttastausgangsanschluß 40, wobei der Anschluß 40 während der übrigen Zeit auf Null ist. Wird folglich das Signal an diesem Anschluß synchron mit dem Schieberegistersignal ausgelesen, dann erscheint der Inhalt des Ausgangsschieberegisters. Dann wird der Ausgang der gesetzten Prozessoreinheit mit höchster Priorität zurückgesetzt, indem den Prozessoreinheiten befohlen wird, das neue Feld von einem Feld zu subtrahieren, das durch die Kennzeichenwerte gebildet ist, und ihre Kennzeichen und Ausgänge entsprechend diesem Ergebnis zu setzen bzw. einzustellen. Dieser Ablauf des Einbringens eines neuen Feldes, des Auslesens vom Inhalt des Schieberegisters von der jeweils neuen gesetzten Prozessoreinheit höchster Priorität und des

BAD ORiGiNAL

Subtrahierens der Felder wird fortgesetzt, bis der Inhalt der Register aller gesetzter Prozessoreinheiten geliefert worden ist.

Ein Vorteil der beschriebenen Codierer- und Decodiererlagen ist, daß die Anzahl von Prozessoreinheiten mit gesetzten Ausgängen zählbar ist, deren Positionen aufgezeichnet werden und, falls erforderlich, die Inhalte der Schieberegisterausgänge von einer jeden solchen Prozessoreinheit ausgelesen werden können. Ib folgenden wird beschrieben, wie diese Operationen ausgeführt werden. Als erstes erscheint die Adresse der obersten links gelegensten gesetzten Prozessoreinheit am Ausgang des Datenbusses 42, und diese Adresse wird aufgezeichnet, und es wird ein ZählVorgang gestartet. Der Inhalt des Schieberegisters dieser Prozessoreinheit wird dann, falls erforderlich, gelesen, und sein gesetzter bzw. eingestellter Ausgang wird beseitigt und zurückgestellt wie oben beschrieben ist, indem die nun an dem Datenbus 42 zur Verfügung stehende Adresse benutzt wird. Dann erscheint die Adresse der zweiten gesetzten Prozessoreinheit auf diesem Bus, wo sie aufgezeichnet wird, das Zählergebnis wird entsprechend erhöht, der Registerinhalt ausgelesen und der Prozessorausgang auf Null gesetzt. Dieser Vorgang dauert an, bis alle gesetzten Prozessoreinheiten identifiziert worden sind, wobei das erhaltene Zählergebnis die Anzahl von gesetzten Prozessoreinheiten wiedergibt, die vielleicht der Anzahl der gesetzten Pixels in einem Bild entspricht.

Ein solches Verfahren ist beispielsweise auch dann nützlich, wenn die Anzahl von Zellen oder die Anzahl von Zellen einer bestimmten Art in einer biologischen Probe gezählt werden sollen, von der eine elektronische Abbildung vorliegt, die dem Prozessorfeld zugeführt wird.

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Darüber hinaus kann der Registerinhalt der ge setzten Prozessoreinheit Mit der höchsten Priorität, falls erforderlich, mit dem oben beschriebenen Verfahren jederzeit ausgelesen werden.

Neben den oben beschriebenen AusfUhrungsbeispielen sind zahlreiche Weiterbildungen und Änderungen denkbar, ohne den Schutzumfang der Erfindung zu verlassen und von der Erfindungsidee abzuweichen. Es können beispielsweise die Größe des Feldes und die Anzahl und Größe der Codierer-und Decodiererschaltungen verändert werden, und die Erfindung kann in der Praxis in anderen Bereichen verwendet werden.

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Claims

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NATIONAL RESEARCH DEVELOPMENT CORPORATION. London, England

Patentansprüche

■ 1. Vorrichtung zum Verarbeiten einer Matrix von Datenelementen mit einem Feld von Prozessoreinheiten, von denen jeweils eine Prozessoreinheit für jedes der Datenelemente vorgesehen ist und einem Datenelement in dem Datenfeld entspricht und jede Prozessoreinheit einen Ausgangsanschluß aufweist, der mit einem EingangsanSchluß von zumindest einer anderen Prozessoreinheit des Prozessorfeldes verbunden ist, und mit Einrichtungen, die den Prozessoreinheiten Daten zuführen und Daten aus diesen Prozessoreinheiten auslesen,

dadurch gekennzeichnet, daß die Vorrichtung eine Prioritätscodiervorrichtung (22, 23, 28, 34, 35, 38; 46, 48, 49, 50) enthält, die Eingangsanschlüsse aufweist, die jeweils mit den Ausgangsanschlüssen oder weiteren Ausgangsanschlüssen von ihnen entsprechenden dieser Prozessoreinheiten (11 bis / 20) verbunden sind, und die so angeordnet ist, daß sie ein Ausgangssignal liefert, das die Position irgendeiner der Prozessoreinheiten in dem Prozessorfeld wiedergibt, die ein Signal an einem ihrer mit der Codiervorrichtung verbundenen Ausgangsanschlüsse aufweist, das anzeigt, daß das entsprechende Datenelement eine bestimmte Signifikanz aufweist, wenn nicht mehrere solcher Prozessoreinheiten vorliegen und dieses Ausgangssignal die Position derjenigen von den mehreren Prozessoreinheiten wiedergibt, die entsprechend einer von der Position in dem Feld abhängigen vorbestimmten Priorität die höchste Priorität aufweist,
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Codiervorrichtung mehrere Gruppen von Prioritätscodierschaltungen aufweist, wobei jede dieser Codierschaltungen mehrere Eingangsanschlüsse, mehrere Ausgangsadreßanschlüsse und einen Freigabeausgangsanschluß (EN-Ausgangsanschluß) aufweist, wobei den Eingangsanschlüssen zugeführte Eingangssignale eindeutig Signalen der Ausgangsadreßanschlüsse zugeordnet werden. 10
3. Vorrichtung nach Anspruch 2,
dadurch gekennzeichnet, daß die Eingangsanschlüsse einer ersten der Gruppen von Prioritätscodierschaltungen mit den Ausgangsanschlüssen der Prozessoreinheiten verbunden sind, die Ausgangsadreßanschlüsse in jeder Gruppe parallel miteinander verbunden sind und die Freigabeanschlüsse jeder Gruppe außer der letzten Gruppe (38; 50) mit den Eingangsanschlüssen einer anderen der Gruppen verbunden sind.
4. Vorrichtung nach Anspruch 3,
dadurch gekennzeichnet, daß die letzte Gruppe (38; 50) eine einzige Codierschaltung aufweist, deren Freigabeanschluß einen Ge-Samtauswerteanschluß (40) darstellt, und die Gruppen von Codierschaltungen von den Prozessoreinheiten zu der letzten Gruppe eine fortlaufende Verbindung herstellen, die durch Verbinden von den Freigabeanschlüssen und den Eingangsanschlüssen realisiert ist.
5. Vorrichtung nach (jedem vorhergehenden Anspruch, dadurch gekennzeichnet, daß eine Decodiervorrichtung (52, 55, 56, 57) vorgesehen ist, die Adreßanschlüsse und Freigabeanschlüsse aufweist, wobei letztere mit entsprechenden Prozessoreinheiten verbunden sind, so daß durch Zuführen eines Adreßsignals zu den Adreßanschlüssen eine bestimmte Prozessoreinheit in dem Feld entsprechend dieser Adresse dazu ausgewählt wird, eine gewünschte Funktion auszuführen.
6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Decodiervorrichtung mehrere Decodierschaltungen aufweist, von denen jede eine Gruppe von Eingangsanschlüssen aufweist, die im Betriebszustand codierte Signale empfangen, und, wie mittels des codierten Signals bestimmt ist, ein vorbestimmtes Signal zu einem ausgewählten einer Anzahl von Freigabeausgangsanschlussen führt.
7. Vorrichtung nach Anspruch 6,
dadurch gekennzeichnet, daß die Decodierschaltungen gruppenweise miteinander verbunden sind, die Eingangsadreßanschlüsse der Schaltungen in Jeder Gruppe parallel miteinander verbunden sind, jede Gruppe eine vorbestimmte Signifikanz für das Adressieren der Prozessoreinheiten hat und die Freigabeausgangsanschlüsse jeder Gruppe mit den Eingangsanschlüssen von Decodierern in der nächst tieferen signifikanten Gruppe verbunden sind, bis die Freigabeausgangsanschlüsse der geringsten signifikanten Gruppe mit den Eingangsanschlüssen der Prozessoreinheiten verbunden sind.
8. Vorrichtung nach Anspruch 5, 6 oder 7, dadurch gekennzeichnet, daß jede Prozessoreinheit (45) ein Schiebeeingangsregister aufweist, das in Serie mit einem der Freigabeausgangsanschlüsse der Decodiervorrichtung verbunden ist,
9. Vorrichtung nach jedem vorhergehenden Anspruch, dadurch gekennzeichnet, daß jede Prozessoreinheit (45) ein Schiebeausgangsregister aufweist, das in Serie mit einem der Eingangsanschlüsse der Codiervorrichtung verbunden ist.
10. Vorrichtung nach jedem vorhergehenden Anspruch, dadurch gekennzeichnet, daß eine Gesamt-Adressiervorrichtung vorgesehen ist, die alle Prozessoreinheiten zur selben Zeit adressiert.
11. Vorrichtung nach Anspruch 10, soweit dieser auf die Ansprüche 7 und 8 zurückgeht, dadurch gekennzeichnet, daß jede Decodierschaltung in der Gruppe der geringsten Signifikanz einen zusätzlichen Anschluß aufweist, der beim Zuführen eines vorbestimmten Signals bewirkt, daß ein weiteres vorbestimmtes Signal an allen Freigabeausgangsanschlüssen dieser Schaltung erscheint, und daß die Gesamt-Adressiervorrichtung eine Verbindung zu jedem dieser zusätzlichen Anschlüsse aufweist.

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12. Verfahren für die Vorrichtung nach Anspruch 1 "bis 11 zum Zählen der Anzahl von Datenelementen, die die bestimmte Signifikanz aufweisen, gekennzeichnet durch folgende Verfahrensschritte: Gewinnen der Adresse der Prozessoreinheit, die die höchste Priorität besitzt und gesetzt ist, d.h. ein Ausgangssignal aufweist, das anzeigt, daß der entsprechende Datenposten diese bestimmte Signifikanz hat, von der Codiervorrichtungj Ausnutzen der gewonnenen Adresse, um die adressierte Prozessoreinheit dazu zu veranlassen, ihr Ausgangssignal zurückzusetzen; Initiieren einer Datenpostenzählung; Bestimmen der Adresse der gesetzten Prozessoreinheit, die nunmehr die höchste Priorität besitzt; Erhöhen des Datenzählergebnisses um eins und Wiederholen der beiden vorausgehenden Schritte, bis keine gesetzten Prozessoreinheiten mehr vorliegen, wenn das Zählergebnis die Anzahl von Datenelementen in dem Feld wiedergibt, die ursprünglich die bestimmte Signifikanz hatten.
13. Verfahren zum Einlesen von Daten in die Vorrichtung nach Anspruch 8,
gekennzeichnet durch folgende Verfahrensschritte: Zuführen einer Adresse zu der Decodiervorrichtung zur Auswahl eines Freigabeanschlusses und Schieben des Eingangsschieberegisters der mit dem ausgewählten Freigabeanschluß verbundenen Prozessoreinheit durch seine Stufen, während synchron ein binäres Signal, das die einzulesenden Daten darstellt, zu einem Freigabeanschluß der Decodiervorrichtung geführt wird, welches die Decodiervorrichtung bei Aufnahme eines der binären Symbole in den Freigabezustand schaltet.
14. Verfahren zum Auslesen der Signale aus allen gesetzten Prozessoreinheiten der Vorrichtung nach den Ansprüchen 1 bis 11, d.h. allen Prozessoreinheiten, die einen Ausgang aufweisen, der anzeigt, daß das entsprechende zugehörige Datenelement die bestimmte Signifikanz hat, wobei jede Prozessoreinheit ein mit ihrem Ausgangsanschluß verbundenes Schiebeausgangsregister aufweist,
dadurch gekennzeichnet, daß das Verfahren folgende Verfahrensschritte aufweist: Verschieben des Schiebeausgangsregisters der gesetzten Prozessoreinheit höchster Priorität über seine Stufen; elektronische Markierung der gesetzten Prozessoreinheit höchster Priorität, wobei auf diese Weise in den Schieberegisterstufen enthaltene Signale aufeinanderfolgend dem Prozessorausgangsanschluß zugeführt werden; und synchrones Lesen des Signals am Gesamtauswerteanschluß, um ein Signal zu gewinnen, das repräsentativ für den Inhalt des Schieberegisters ist; Veranlassen der Prozessoreinheit höchster Priorität, ihren Ausgang zurückzusetzen, und Wiederholen der vorhergehenden Schritte bis keine Prozessoreinheiten mehr gesetzt sind.
15. Vorrichtung zum Verarbeiten einer Matrix von

Datenelementen mit einem Feld miteinander verbundener Prozessoreinheiten,

dadurch gekennzeichnet, daß eine Prioritätscodiervorrichtung in der Vorrichtung so angeordnet ist, daß sie ein Ausgangssignal liefert, das die Prozessoreinheit höchster Priorität innerhalb einer schematischen Zusammenstellung von Prozessorprioritäten, die ein vorbestimmten Ausgangssignal haben, anzeigt.