CN1122417C - 用于视频信号编码系统的行程长度编码装置 - Google Patents

Abstract

一种用于对输入数据流进行编码以生成一被游程长度编码的信号的装置，其中该输入数据流包括多个零及非零值，该装置包括：缓冲装置，用于生成该输入数据流的第一及第二序列；游程长度检测装置，通过检查第一及第二序列中的各元素是否为零，根据两序列提供游程长度并生成指示信号；电平检测装置，用于根据这些指示信号及第一和第二序列提供电平；及用于根据这些游程长度和电平，提供多个游程-电平对作为该被游程长度编码后的信号的装置。各电平表示该输入数据流中跟随各串连续零的非零值的幅度；及用于根据这些游程长度和电平，提供多个游程-电平对作为该被游程长度编码后的信号的装置。

Description

用于视频信号编码系统的游程长度编码装置

技术领域

本发明涉及一种用于编码数字视频信号的装置；且更具休地，涉及一种用于视频信号编码系统中的改进的游程长度编码装置。

背景技术

众所周知，数字化视频信号的传输可有助于在接收端获得比模拟信号传输质量高得多的视频图象。当图象信号以数字形式表示时，会产生大量传输数据，特别在高清晰度电视(HDTV)系统的情况下，然而，由于常规的传输信道的可用频率带宽是有限的，为了通过其发送大量的数字数据，不可避免的要压缩或减少传输数据量。

在现代视频图象传输或处理系统中，可通过首先获得一象素块的离散余弦变换(DCT)而对数字视频信号进行编码，该减少或去除图象数据的帧间空间冗余的DCT将N×N个象素的数字图象数据的块转换成一组具有一个DC系数和(N×N-1)个AC系数的变换系数数据，N为一正整数。该组变换系数被量化成一组量化变换系数数据以利用出现的数个0并且然后被折线扫描，从而生成一具有多个零和非零值的图象数据流。然后，该数据流被游程长度编码以在该数据流中开发出若干串数。

如图1所示，采用游程长度编码的常规的装置包括第一缓冲器11、零值检测器12、计数器13和第二缓冲器14。第一缓冲器11暂时存储该数据流并顺序地将其并行地提供给零值检测器12和第二缓冲器14。零值检测器12检测提供给其的该数据流的一元素是否为零并将结果输出给计数器13和第二缓冲器14作为一控制信号。计数器13对在零值检测器12被检测为零的该数据流的元素数进行计数并在该控制信号的指令下输出该数目作为一游程长度。响应于来自零值检测器12的控制信号，第二缓冲器14输出该数据流的一非零值作为对应于从计数器13抽取的游程长度的电平(level)。然后，该数据流被转换成多个游程-电平对，各游程-电平对包括一游程长度和一对应电平，其中该游程长度表示在一非零值前一串连续零中零的数目而该电平指示跟随该串连续零的该非零值的幅度。

然而，由于该常规装置以一连续的方式处理该数据流中的各元素。因此花费了较长时间来处理数据，所以仍期望开发一种进一步提高数据处理速度的装置。

发明内容

因此，本发明的一个主要目的在于提供一种可通过在同一时间处理输入数据流的两变换系数而以提高的速度将输入数据流转换成一被游程长度编码的信号的游程长度编码方法及装置。

根据本发明，提供有一种用于编码输入数据流以生成一被游程长度编码的信号的游程长度编码装置，其中该输入数据流包括多个零和非零值，该装置包括：一缓冲器，用于生成该输入数据流的第一和第二序列，该第一和第二序列分别包括该输入数据流中所有的被奇数编码的连续数据和所有的被偶数编号的连续数据；一游程长度检测器，用于通过检查该第一和第二序列中的各元素是否为零，根据该第一和第二序列提供游程长度并生成指示信号，其中各游程长度表示该输入数据流中在一非零值之前的一串连续零中的零的数目；一电平检测器，用于根据这些指示信号及第一和第二序列提供电平，其中各电平表示该输入数据流中跟随该串连续零的非零值的幅度；及一提供单元，用于根据这些游程长度和电平提供多个游程-电平对作为被游程长度编码的信号。

附图说明

通过以下结合附图对优选实施例的描述。本发明的以上及其它优点和特点将显见，附图中：

图1示出了一常规的游程长度编码装置的概略方框图；

图2示出了根据本发明的一游程长度编码装置的概略方框图；

图3为图2中游程长度检测单元的方框图；

图4为图3中计数部分的详细方框图；

图5为图3中游程控制器的详细方框图；

图6为图2中电平检测单元的方框图；

图7为图6中电平控制器的详细方框图。

具体实施方式

参照图2，提供了根据本发明的一优选实施例的游程长度编码装置。该游程长度编码装置500编码一输入数据流以提供一被游程长度编码的信号，其中该输入数据流为一组量化的变速系数数据的形式，因此包括多个零和非零值。

该输入数据流被提供给一输入缓冲器20，对其进行重排和暂时地存储。在输入缓冲器20，提供给其的输入数据流被分类成该输入数据流的一奇序列SEQ1和一偶序列SEQ2，其中该奇序列SEQ1包括该输入数据流中所有被奇数编号的连续数据，即第1、第3、第5…，而该偶序列SEQ2包括该输入数据流中所有被偶数编号的连续数据，即第2、第4…。该两序列SEQ1和SEQ2经线路L10和L20被提供给游程长度检测单元30和电平检测单元50。响应于一块内(intrablock)信号IBS和一块起始信号B-S，游程长度检测单元30分别根据SEQ1和SEQ2通过线路L30A和L30B输出两游程长度，而电平检测单元50在同一时钟周期，分别通过利用SEQ1和SEQ2经线路L40A和L40B传送两电平。其中各游程长度表示在输入数据流中一非零值之前一串连续零中零的数目而各电平表示该输入数据流中跟随该串连续零的非零值的幅度。在上述中，块内信号IBS表示该输入数据流是否包括一块内的一组量化的变换系数数据，而该块起始信号B-S是在当一组新的量化的变换系数被提供给游程长度编码装置500作为该输入数据流时被生成的。该检测的游程长度和电平分别在游程-电平提供单元70被组合以生成多个游程一电平对作为游程编码信号。

然后，参照图3至7，将分别说明游程长度检测单元30和电平检测单元50。

首先，在图3中，提供了游程长度检测单元30的方框图，其包括一零值检测器110、一游程值计算器140、一内部DC(intraDC)处理器150、一游程长度提供器160、一游程控制器180、和一控制门130。

零值检测器110通过检测经线路L10和L20分别提供给其的序列SEQ1和SEQ2的各元素是否为零而产生第一和第二写信号W1和W2。更详细地，当SEQ1的各元素被检测为一内部DC系数时，零值检测器110生成具有逻辑高，即数字1的第一写信号W1，其中该内部DC系数通过提供给零值检测器110的块内信号IBS所识别。同时，在SEQ1的一元素不是内部DC系数的情况下，如果SEQ1的该元素不是零值，则第一写信号W1具有一数字1，否则，它具有一逻辑低，即数字0。以类似的方式，当SEQ2的一元素不为零值时，零值检测器110产生具有数字1的第二写信号W2，而当SEQ2的一元素为零值时，零值检测器产生具有数字0的第二写信号W2。具有数字1或0的各写信号W1和W2被从零值检测器110分别经线路L50和L60提供给游程值计算器140、游程控制器180和电平检测单元50。

游程值计算器140根据写信号W1和W2顺序地计算一游程值并将该游程值输出给游程长度提供器160。如图3中所示，游程值计算器140包括一计数控制部分142、一计数部分144和一相加部分146。计数控制部分142根据写信号W1和W2生如[表1]中所示的控制信号RST1、RST2、SET、SA，和LS，以适当地控制连接的装置。

表1

W1	W2	RST1	RST2	SET	SA	LS
							0	0	0	0	0	0	0
0	1	1	1	0	1	0
							1	0	1	0	1	0	0
1	1	1	1	0	0	1

根据以上控制信号RST1、RST2和SET，计数部分144将计数的值C1、C2和C3提供给相加部分146。参照图4，示出了计数部分144的详细方框图，其包括第一和第二计数器144-1和144-2及一加法器144-3。如果RST1信号为一数字0，第一计数器144-1输出被加1的第一计数值C1，而如果RST1信号为一数字1，则第一计数器144-1被复位。如果RST2和SET信号具有相同的数字0，第二计数器144-2提供被加1的第二计数值C2；如果RST2信号为一数字1，第二计数器144-2被复位，而如果SET信号为一数字1，第二计数器144-2被设成1。加法器144-3通过将1加至第一计数值C1而计算第三计数值C3。

返回参照图3，响应来自计数控制部分142的控制信号SA，相加部分146提供计数值C1和C2的和或计数值C1和C3的和作为一游程值。也就是说，如果SA信号为数字1，C1和C3的和被输出作为一游程值，如果SA信号为数字0，C1和C2的和被提供作为一游程值。自游程值计算器140中的相加部分146顺序输出的各游程值被传送给游程长度提供器160。

同时，内部DC处理器150以对应于所分配的比特数的一比特形式转换内部DC系数的大小DC_SIZE，即被分配以表示该内部DC系数的比特数，来描述一游程长度，并将其传送给游程长度提供器160作为一DC大小。

在上述处理期间，游程控制器180根据来自零值检测器110的写信号W1和W2，生成锁存控制信号LC11、LC12和LC13、选择控制信号S11和S12，及一阶段信号SS1，以有效地控制游程长度提供器160。在图5中，示出了游程控制器180的示例性方框图，其具有一阶段信号生成器182和一控制信号发生器184。阶段信号生成器182通过使用异门182-1将反馈给其的一先前阶段信号SS’1与一触发(toggle)信号ST1进行逻辑组合，并经延迟电路182-2将异门182-1的输出延迟-预定数的时钟周期，例如一个时钟周期，从而产生阶段信号SS1。控制信号发生器184通过利用阶段信号SS1和写信号W1和W2，输出控制信号LC11、LC12、LC13、S11和S12、及触发信号ST1。在游程控制器180所得出的信号具有如表2所示的状态。

表2

SS1	W1	W2	LC11	LC12	LC13	S11	S12	ST1
									0	0	0	-	1	-	1	0	0
0	0	1	1	1	-	-	0	1
									0	1	0	1	1	-	-	0	1
0	1	1	1	1	0	1	0	0
									1	0	0	0	1	-	-	0	0
1	0	1	0	1	1	1	0	1
									1	1	0	0	1	1	1	0	1
1	1	1	0	1	1	0	1	0

在表2中，“-”表示不存在相应的控制信号最好该控制信号发生器184被具体化为一可编程的逻辑阵列(PLA)。

图3中的游程长度提供器160在来自游程控制器180的控制信号的控制下，根据自游程值计算器140顺序提供的各游程值和自内部DC处理器150提供的DC大小，在同一时钟周期内分别经线路L30A和L30B提供两游程长度RUN1和RUN2；且具体地，提供该DC大小作为输入数据流的第一个游程长度。游程长度提供器160包括三个多路复用器和三个锁存器。

响应于作为其输入的由控制门130输出的具有块内信号IBS和块起始信号B-S的一选择信号，第一多路复用器162提供该DC大小或来自游程值计算器140的一游程值给第一锁存器164。也就是说，如果来自逻辑门130的选择信号具有数字1，该DC大小被选择，否则来自游程值计算器140的游程值被选择。

第一锁存器164响应于具有数字1的第一锁存控制信号LC11，锁存并输出自第一多路复用器162提取的值。另一方面，如果控制信号LC11、SS1和LS分别具有数字0、1和1、；锁存器164装入并输出零。第一锁存器164的输出被并行地提供给第二锁存器166和第二多路复用器168。

第二锁存器166响应于如[表2]中所示的总是具有数字1的第二锁存控制信号LC12，锁存并输入第一锁存器164的输出给第二多路复用器168。

响应于选择控制信号S11，第二多路复用器168选择地经线路L30A提供第一锁存器164的输出或第二锁存器166的输出作为一游程长度。也就是说，如果W1和W2都为相同的一数字0，第二多路复用器168提供第一锁存器164的输出作为一游程长度RUN1，而如果W1和W2都具有一数字1，第二锁存器166的输出被提供作为一游程长度。

同时，第三锁存器170响应于第三锁存控制信号LC13、锁存信号LS和阶段信号SS1，锁存并输出自游程值计算器140中的相加部分146提供的各游程值。特别地，如果控制信号LC13、SS1和LS分别具有数字0、1和0，锁存器170锁存并输出0。第三锁存器170的输出被提供给第三多路复用器172。

响应于选择控制信号S12，第三多路复用器172通过线路L30B选择地提供来自相加部分146的一游程值或第三锁存器170的输出作为一游程长度RUN2。也就是说，当所有的SS1、W1和W2都为一数字1时，选择控制信号S12具有一数字1，并且因此来自相加部分146的游程值经线路L30B被输出作为游程长度RUN2。在此时，来自相加部分146的游程值具有零。

如上所述，通过游程长度检测单元30的操作，输入数据流中的两变换系数可在同一时间被检查并且结果可被提供作为输入数据流的一游程长度。

参照图6，示出了图2中的电平检测单元50的方框图。其具有一内部DC处理器210、一数据输入电路220、一电平提供器230、一电平控制器250和一控制门219。

内部DC处理器210以一对应于表示各电平的比特形式的形式，转换作为两连续组变换系数数据的内部DC系数之间的差的一差分DC系数DIFF-DC，并将其提供给数据输入电路220作为一差分DC值。

控制门219根据块内信号IBS和块起始信号B-S生成一选择信号，然后将该选择信号提供给数据输入电路220。

在图7中，示有电平控制器250，其包括一阶段信号生成器252和一控制信号发生器254。阶段信号生成器252通过利用与游程控制器180中的阶段生成器182相同的电路，生成一阶段信号SS2，其利用一反馈给其的先前阶段信号SS2’和自控制信号发生器254抽取的触发信号ST2作为其输入。控制信号发生器254根据分别通过线路L50和L60自游程长度检测单元30传送的写信号W1和W2和阶段信号SS2，产生选择控制信号S21、S22、S23和S24，锁存控制信号LC21、LC22和LC23、及触发信号ST2。各控制信号如表3所示地被确定：

表3

SS2	W1	W2	LC21	LC22	LC23	S21	S22	S23	S24	ST2
											0	0	0	-	1	-	-	-	1	0	0
0	0	1	1	1	-	1	-	-	0	1
											0	1	0	1	1	-	0	-	-	0	1
0	1	1	1	1	1	0	0	1	0	0
											1	0	0	0	1	-	-	-	-	0	0
1	0	1	0	1	1	-	0	1	0	1
											1	1	0	0	1	1	-	1	1	0	1
1	1	1	1	1	1	1	1	0	1	0

在表3中，“-”表示不存在相应的控制信号。控制信号发生器254也被具体化为一可编程逻辑阵列(PLA)。在电平控制器250产生的控制信号被输入给数据输入电路220和电平提供器230。

数据输入电路220包括三个多路复用器222、224和226；电平提供器230具有三个锁存器232、234和238，及两个多路复用器236和240。

响应于第一选择控制信号S21，第一多路复用器222提供SEQ1的一元素或SEQ2的一元素给第二多路复用器224。

响应于自控制门219提供给其的选择信号，第二多路复用器224选择第一多路复用器222的输出或来自内部DC处理器210的差分DC值，并然后将所选择值提供给第一锁存器232作为第一电平值。如果来自门219的选择信号具有一数字1，选择该差分DC值，否则选择第一多路复用器222的输出作为第一电平值。

响应于第二选择控制信号S22，第三多路复用器226选择SEQ1的一元素或SEQ2的一元素，并将所选择值并行地提供给第三锁存器238和第五多路复用器240作为第二电平值。

第一锁存器232在第一锁存控制信号LC21的控制下，锁存并输出第一电平值给第二锁存器234和第四多路复用器236。

响应于第二锁存控制信号LC22，第二锁存器234锁存并输出第一锁存器232的输出给第四多路复用器236。

第四多路复用器236在第三选择控制信号S23的控制下，经线路L40A提供第一锁存器232的输出或第二锁存器234的输出作为一电平LEVEL1。这就是说，如果S23信号为数字1，选择第一锁存器232的输出，而如果S23信号具有数字0，则选择第二锁存器234的输出。

同时，响应于第三锁存控制信号LC23，第三锁存器238锁存并输出自数据输入电路220中的第三多路复用器226提供的第二电平值给第五多路复用器240。

响应于第四选择控制信号S24，第五多路复用器240经线路L40B选择地提供第三锁存器238的输出或来自第三多路复用器226的一新的第二电平值作为一电平LEVEL2。

然后，在游程长度检测单元30和电平检测单元50分别产生的两游程长度RUN1和RUN2及两电平LEVEL1和LEVEL2经线路L30A、L30B，L40A和L40B被提供给图2中所说明的游程-电平提供单元70以被输出作为被游程长度编码的信号。在该装置中，如果提供给其对应于一块内的输入数据流，该块内的一内部DC系数和一差分DC系数被分别输出作为该输入数据流第一游程长度和第一电平。

在上述表中，当控制信号以“-”表示时，利用该控制信号的各装置根据该控制信号而不执行任何操作。

参照以下给出的例子将更易于理解该游程长度编码装置的操作。假设输入给图2中所示的输入缓冲器的输入数据流由一序列“0，0，1₁，0，1₂，1₃，…”构成；组成游程长度检测单元30的计数部分144的计数器144-1和144-2被初始地复位至零；且该序列不包括有一DC系数，其中1₁，1₂和1₃为非零值。

如前所述的，该序列输入数据流在输入缓冲器20被分成一奇序列和一偶序列，例如“0，1₁，1₂…”和“0，0，1₃，…”，并且该奇和偶序列的各元素被提供给游程长度检测单元30和电平检测单元50。

为便于说明，将分开描述游程长度检测单元30和电平检测单元50的操作。

在游程长度检测单元30中，在第一时钟周期，该奇和偶序列中的第一系数0和0被提供给零值检测器110。然后，零值检测器110根据第一系数0和0，产生带有一数字0的第一和第二写信号W1和W2。因此，如[表1]中所示，所有的控制信号RST1、RST2、和SET具有相同的数字0；而由于计数器144-1和144-2对先前计数值的C1’和C2’加1，自计数部分144输出的当前计数值C1、C2和C3具有值1、1和2，其中该C1’和C2’在初始状态中已被复至零。

在第二时钟周期，该奇和偶序列的第二系数1₁和0被提供给零值检测器110。分别具有数字1和0的W1和W2信号被从零值检测器110输出给计数控制部分142。因此，计数控制部分142产生带有相同数字0的控制信号SA和LS，并且响应于控制信号SA，相加部分146提供先前计数的值C1’和C2’的和，即2作为一游程值给游程长度提供器160，其中C1’和C2’为在第一时钟周期被计算的计数值。而且，在该第二时钟周期，由于根据具有数字1和0的W1和W2信号产生的控制信号RST1、RST2及SET分别具有数字1，0和1，自计数部分144输出的当前计数值C1、C2和C3具有值0、1和1。

在第三时钟周期中，该奇和偶序列的第三系数1₂和1₃被传送给零值检测器110，及具有相同的数字1的W1和W2信号被提供给计数控制部分142。根据该W1和W2信号，计数控制部分142产生具有数字0和1的控制信号SA和LS，并且响应于控制信号SA，相加部分146生成先前计数的值C1’和C2’的和，即1作为一游程值给游程长度提供器160，其中C1’和C2’为在第二时钟周期提供的计数值。在该时钟周期中，如在[表1]中所示，由于根据W1和W2信号，RST1、RST2、和SET信号分别具有数字1、1和0，当前计数值C1、C2和C3具有值0、0和1。在下一时钟周期，响应于根据接着的写信号而被产生的SA信号，该当前计数值C1、C2和C3被选择地相加且然后被输出给游程长度提供器160。

根据以上说明的游程长度提供器160中各装置的操作，当第一游程值2被从游程值计算器140提供给游程长度提供器160时。第一锁存器164锁存该第一游程值，在下一时钟周期，第一游程值被锁存在第二锁存器166；第二游程值1被锁存在第三锁存器170；及第一锁存器164在该时钟周期提供给其的具有数字1的控制信号的控制下，装入零作为第三游程值。如果自游程值计算器140被顺序提供的游程值被如上地装入及输出，第二多路复用器168首先选择锁存在第二锁存器166的第一游程值2并将所选择的值提供作为游程长度RUN1；并且第三多路复用器172提供锁存在第三锁存器170的第二游程值1作为游程长度RUN2。锁存在第一锁存器164的第三游程值0被输出作为连同下一游程长度一起的一游程长度。也就是说，在上述序列“0，0，1₁，0，1₂，1₃，…”中，自游程长度检测单地30生成游程长度2，1和0。

同时，在电平检测单元50，该奇序列和偶序列例如“0，1₁，1₂，…”和“0，0，1₃，…”被自输入缓冲器20提供及相应的写信号被自游程长度检测单元30提供。首先，当第一系数0和0被提供给第一和第三多路复用器222和226时，由于根据具有相同数字0的写信号W1和W2而在电平控制器250产生的选择控制信号S21和S22具有“-”状态，多路复用器222和226不通过其提供任何输出。如果在第二时钟周期，第二系数1₁和0被提供给其，第一多路复用器222选择输入值1₁并且第一锁存器232存储所选择的值1₁。在另下一时钟周期，如果第三系数1₂和1₃被提供给其，该值1₁被传送给第二锁存器234并锁存在其中；第三多路复用器226选择值1₂并将其提供给第三锁存器238；并且第一多路复用器222选择值1₃并在第一锁存器232被锁存。接着，第四多路复用器236提供自第二锁存器234输出的值1₁作为第一电平LEVEL1，并且第五多路复用器240提供输出值1₂作为第二电平LEVEL2。然而，当电平值1₁，1₂和1₃被顺序地输入给电平检测单元50，第一电平值1₁和对于电平值1₂和1₃中为第一电平值的一个被同时处理。然后，为解决该问题，第五多路复用器240选择自第三多路复用器226输出的电平值并提供其作为第二电平LEVEL2。在通过线路L40A和L40B输出电平1₁和1₂之后的下一时钟周期，电平L3被输出。因此，在上述序列“0，0，1₁，0，1₂，1₃，…”的输入数据流中，电平1₁、1₂和1₃在电平检测单元50被生成。

在游程长度检测单元30和电平检测单元50中，多路复用器162和224与提供内部DC系数的操作有关。因此，在上述涉及AC系数的操作中，多路复用器162一直将相加部分146相连至锁存器164；而多路复用器224总是连接多路复用器222至锁存器232。

输入缓冲器20的其余输出也通过与上述处理中所使用的相同或类似的方式被转换成一序列游程-电平对。

结果，序列“0，0，1₁，0，1₂，1₃，…”被转换成游程-电平对(2，1₁)，(1，1₂，)，(0，1₃)，…，从而通过本发明提出的游程长度编码装置产生被游程长度编码后的信号。

尽管仅参照优选实施例对本发明进行了示出和描述，但对于熟悉本领域的技术人员而言，在不脱离由所附权利要求定义的本发明的精神和范围的前提下，作出各种变化和改型是显然的。

Claims (12)

1、一种用于对输入数据流进行编码以生成一被游程长度编码的信号的装置，其中该输入数据流包括多个零及非零值，该装置包括：

一缓冲装置，用于生成该输入数据流的第一及第二序列，该第一及第二序列分别包括该输入数据流中所有被奇数编号的连续数据和所有被偶数编号的连续数据；

一游程长度检测装置，通过检查第一及第二序列中的各元素是否为零，根据该第一和第二序列提供游程长度并生成指示信号，其中各游程长度表示该输入数据流中在一非零值之前的一串连续零中的零的数目；

一电平检测装置，用于根据这些指示信号及第一和第二序列提供电平，其中各电平表示该输入数据流中跟随各串连续零的非零值的幅度；及

用于根据这些游程长度和电平，提供多个游程-电平对作为该被游程长度编码后的信号的装置。

2、根据权利要求1的装置，其中该游程长度检测装置包括：

用于如果第一和第二序列中的各元素为零，检测从而产生分别对应于第一及第二序列中的各元素的第一和第二指示信号的装置；

用于通过利用该第一和第二指示信号，生成控制信号的装置；

用于根据该第一和第二指示信号，对该输入数据流中一非零值之前的一串连续零中的零数进行计数，从而生成多个游程值的装置；及

用于响应这些控制信号，锁存自计数装置提供的各游程值并输出锁存的游程值作为游程长度的装置。

3、根据权利要求2的装置，其中该计数装置包括：

用于通过利用第一和第二指示信号，产生第一和第二复位控制信号、一设置控制信号、一加法控制信号和一锁存信号的装置；

用于响应该设置控制信号和第一及第二复位控制信号，生成计数值的装置；及

用于在加法控制信号的控制下，有选择地对计数值求和，从而提供多个游程值的装置。

4、根据权利要求3的装置，其中计数值生成装置进一步包括：

第一计数器，用于响应第一复位控制信号，生成第一计数值；

第二计数器，用于响应第二复位控制信号及设置控制信号，产生第二计数值；及

一加法器，用于通过对第一计数值加1来提供第三计数值。

5、根据权利要求4的装置，其中求和装置在如果加法控制信号为0时，提供第一和第二计数值的和为一游程值，而在如果相反的情况下，提供第一和第三计数值的和为一游程值。

6、根据权利要求3的装置，其中游程长度检测装置包括：

控制信号发生装置，其又包括：

用于根据一先前阶段信号及第一和第二指示信号，建立第一和第二选择控制信号、第一至第三锁存控制信号、一触发信号的装置；及

用于根据反馈给其的该触发信号及先前阶段信号，产生一阶段信号的装置；

锁存及输出装置，其又包括：

第一存储装置，用于响应锁存信号、阶段信号及第一锁存控制信号，锁存来自求和装置的各游程值并输出所述各游程值；第二存储装置，用于响应第二锁存控制信号，锁存第一存储装置的输出并输出所述输出；

第三存储装置，用于响应锁存信号、阶段信号和第三锁存控制信号，锁存自求和装置提供的各游程值并输出的所述各游程值；

第一选择装置，用于响应第一选择控制信号，提供第一存储装置的输出或第二存储装置的输出作为一游程长度；

第二选择装置，用于响应第二选择控制信号，提供第三存储装置的输出或求和装置的输出作为一游程长度，从而第一和第二选择装置在同一时钟周期内输出两个游程长度。

7、根据权利要求6的装置，其中阶段信号产生装置包括：

逻辑门，用于对反馈给其的触发信号和先前阶段信号进行异或；及

用于将逻辑门的输出延迟过一预定数的时钟周期，从而产生该阶段信号的装置。

8、根据权利要求1的装置，其中电平检测装置包括：

用于根据第一和第二指示信号，产生选择控制信号和锁存控制信号的装置；

选择装置，用于响应选择控制信号，检查第一和第二序列中的各元素并生成多个电平值，其中各电平值为第一和第二序列中非零值的幅度；及

用于响应选择控制信号和锁存控制信号，锁存自选择装置提供的各电平值并输出锁存的电平值作为电平的装置。

9、根据权利要求8的装置，其中控制信号产生装置包括：

用于根据一先前的阶段信号和第一及第二指示信号，建立第一至第四选择控制信号、第一至第三锁存控制信号和一触发信号的装置；及

用于根据反馈给其的触发信号和先前阶段信号，生成一阶段信号的装置。

10、根据权利要求9的装置，其中的阶段信号生成装置包括：

一逻辑门，用于对馈给其的触发信号和先前阶段信号进行异或；及

用于将逻辑门的输出延迟过一预定时间，从而生成阶段信号的装置。

11、根据权利要求10的装置，其中选择装置包括：

第一多路复用装置，有于响应第一选择控制信号，检测第一及第二序列中的各元素内的电平值；及

第二多路复用装置，用于响应第二选择控制信号，寻找第一及第二序列中各元素内的一电平值，从而使第一及第二多路复用装置可提供不同的电平值。

12、根据权利要求11的装置，其中锁存及输出装置包括：

第一存储装置，用于响应第一锁存控制信号，锁存自第一多路复用装置提供的一电平值并输出其；

第二存储装置，用于响应第二锁存控制信号，锁存第一存储装置的输出并提供该输出；

第三存储装置，用于响应第三锁存控制信号，锁存自第二多路复用装置提供的电平值并输出其；

第一提供装置，用于响应第三选择控制信号，输出第一存储装置的输出或第二存储装置的输出作为一电平；及

第二提供装置，用于响应第四选择控制信号，提供第三存储装置的输出或第一多路复用装置的输出作为一电平，从而使第一及第二提供装置可在同一时钟周期内输出两电平。

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