JP3865869B2 - ランレングス符号化装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル映像信号を符号化する映像信号符号化装置に関し、特に、映像信号符号化システムに用いられる改善されたランレングス符号化装置に関する。
【０００２】
【従来の技術】
周知のように、ディジタル映像信号の伝送はアナログ信号の伝送に比べて優れた画質の映像を提供し得る。映像信号がディジタル形態で表現される場合、特に、高精細度テレビジョンシステムの場合、そのデータ伝送の際大量のデータを必要とする。しかし、従来の伝送チャンネル上の利用可能な周波数帯域幅が制限されているために、その大量のディジタルデータを伝送するためには伝送すべきデータの量を圧縮するか減らすべきである。
【０００３】
近来、映像信号の伝送または処理システムにおいて、ディジタル映像信号はまず、画素ブロックに対して離散的コサイン変換（ＤＣＴ)を施して符号化され得る。映像データのフレーム間の空間的冗長度を減らすか除去するＤＣＴは、Ｎ×Ｎ画素のディジタル映像データからなるブロックを一つのＤＣ係数及び（Ｎ×Ｎ−１）個のＡＣ係数よりなる変換係数データの組に変換する。この変換係数データの組はゼロ値を発生するように量子化され、ジグザグ走査されることによって、複数のゼロ値及びゼロでない値を有する映像データのストリームが生成される。その後、映像データストリームは連続的なゼロ値（即ち、ゼロのラン）を用いるためにランレングス符号化（ＲＬＣ）される。
【０００４】
図１は、ＲＬＣを用いる従来のランレングス符号化装置のブロック図が示されている。この従来のランレングス符号化装置は第１バッファ１１、ゼロ値検出部１２、カウンタ１３及び第２バッファ１４から構成されている。第１バッファ１１は、入力データストリームを一時的に格納すると共に、ゼロ値検出部１２及び第２バッファ１４へ各々供給する。ゼロ値検出部１２は、入力されたデータストリームの各要素がゼロ値であるか否かを検出すると共に、該検出値を制御信号としてカウンタ１３及び第２バッファ１４に出力する。カウンタ１３は、ゼロ値検出部１２によって検出されたデータストリーム内のゼロ値の要素の数をカウントすると共に、制御信号に応じて該カウント値をランレングスとして出力する。第２バッファ１４はゼロ値検出部１２からの制御信号に応じて、データストリーム内のゼロでない値をカウンタ１３から取り出したランレングスに対応するレベルとして出力する。従って、データストリームは、各々がランレングス及びそれに対応するレベルよりなる複数のラン・レベルの対に変換される。ここで、ランレングスは、ゼロでない値に先行する連続的なゼロのラン（長さ）でゼロ値の個数を表し、レベルは上記の連続的なゼロ値に後続するゼロでない値の大きさを表す。
【０００５】
しかし、従来のランレングス符号化装置は、データストリーム内の各要素を一列に取り扱うために、データの処理速度が低下されるという不都合がある。従って、装置のデータの処理速度をより一層向上させることが好ましい。
【０００６】
【発明が解決しようとする課題】
従って、本発明の主な目的は、入力データストリームの二つの変換係数を同時に改善された速度で入力データストリームをランレングス符号化してランレングス符号化を発生し得るランレングス符号化装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、複数のゼロ値及び複数のゼロでない値からなる入力データストリームをランレングス符号化して、ランレングス符号化信号を発生するランレングス符号化装置であって、
前記入力データストリームのうち、全ての奇数データを有する第１シーケンスと全ての偶数データを有する第２シーケンスとを発生するバッファ手段と、
前記第１及び第２シーケンスに基づいて、前記入力データストリーム内のゼロでない値に先行する連続的なゼロ値の個数を表すランレングスを発生すると共に、前記第１及び第２シーケンス内の各要素がゼロであるか否かを判断して指示信号を発生するランレングス検出手段と、
前記指示信号と前記第１及び第２シーケンスとに基づいて、前記入力データストリーム内で連続的なゼロ値に後続するゼロでない値の大きさを表すレベルを発生するレベル検出手段と、
前記ランレングス及び前記レベルに基づいて、複数のランレベルの対を発生し、該複数のランレベルの対を前記ランレングス符号化信号として発生するランレベル発生手段とを有することを特徴とするランレングス符号化装置が提供される。
【０００８】
【発明の実施の形態】
以下、本発明の好適実施例について図面を参照しながらより詳しく説明する。図２には、本発明の好適実施例によるランレングス符号化装置のブロック図５００が示されている。このランレングス符号化装置５００は、入力データストリームを符号化してランレングス符号化信号を出力する。この入力データストリームは、量子化変換係数データの組からなり、複数のゼロ値及びゼロでない値を有する。
【０００９】
図２に示したように、入力データストリームは、入力バッファ２０に入力され再配列され、その中に一時格納される。この入力バッファ２０は、入力された入力データストリームを奇数シーケンスＳＥＱ１及び偶数シーケンスＳＥＱ２に分ける。奇数シーケンスＳＥＱ１は入力データストリームにおける（２Ｍ−１）番目のデータ、偶数シーケンスＳＥＱ２は入力データストリームにおける２Ｍ番目のデータから構成される。ここで、Ｍは正の整数である。奇数シーケンスＳＥＱ１はラインＬ１０を通じてランレングス検出部３０とレベル検出部５０に、偶数シーケンスＳＥＱ２はラインＬ２０を通じてランレングス検出部３０とレベル検出部５０に各々供給される。
【００１０】
イントラブロック信号ＩＢＳ及びブロック開始信号Ｂ＿Ｓに応じて、同一クロック周期にて、ランレングス検出部３０は、ラインＬ３０Ａに奇数シーケンスＳＥＱ１に基づくランレングスを、ラインＬ３０Ｂに偶数シーケンスＳＥＱ２に基づくランレングスを各々出力し、レベル検出部５０は、ラインＬ４０Ａに奇数シーケンスＳＥＱ１に基づくレベルを、ラインＬ４０Ｂに偶数シーケンスＳＥＱ２に基づくレベルを各々出力する。ここで、各ランレングスは入力データストリーム内におけるゼロでない値の前に連続した一連のゼロ値の個数を表し、各レベルは入力データストリーム内における連続した一連のゼロ値の後に発生するゼロでない値の大きさを表す。上記において、イントラブロック信号ＩＢＳは、入力データストリームがイントラブロックの量子化変換係数データの組を含むか否かを表し、ブロック開始信号Ｂ＿Ｓは、新たな量子化変換係数データの組が入力データストリームとしてランレングス符号化装置５００に供給される場合に発生する。ラン・レベル発生部７０は、検出されたランレングス及びレベルを受け取って組み合わせて、対になった複数のラン・レベルをランレングス符号化信号として発生する。
【００１１】
以下、図３〜図７を参照して、ランレングス検出部３０及びレベル検出部２５０について説明する。
【００１２】
まず、図３には、図２中のランレングス検出部３０の詳細なブロック図が示されている。このランレングス検出部３０はゼロ値検出部１１０、ラン値計算部１４０、イントラＤＣ処理部１５０、ランレングス発生部１６０、ラン制御部１８０及び制御ゲート１３０から構成されている。
【００１３】
ゼロ値検出部１１０は、両ラインＬ１０、Ｌ２０を通じて、各々供給された奇数シーケンスＳＥＱ１及び偶数シーケンスＳＥＱ２の各成分がゼロであるか否かをチェックして、第１書込み信号Ｗ１及または第２書込み信号Ｗ２を発生する。詳述すると、ゼロ値検出部１１０は、奇数シーケンスＳＥＱ１の各成分がイントラＤＣ係数として検出される場合、ハイレベル（即ち、１）の第１書込み信号Ｗ１を出力する。ここで、イントラＤＣ係数はゼロ値検出部１１０に入力されたイントラブロック信号ＩＢＳによって決定される。一方、奇数シーケンスＳＥＱ１の成分がイントラＤＣ係数でない場合には、奇数シーケンスＳＥＱ１の成分がゼロ値でないと、ハイレベルの第１書込み信号Ｗ１が発生され、ゼロ値であると、ローレベル（即ち、０）の第１書込み信号Ｗ１が発生される。類似な方法にて、ゼロ値検出部１１０は、偶数シーケンスＳＥＱ２の成分がゼロ値でない場合はハイレベルの第２書込み信号Ｗ２を発生し、そうでない場合には、ローレベルの第２書込み信号Ｗ２を発生する。ハイレベルまたはローレベルの両書込み信号Ｗ１及びＷ２は、ゼロ値検出部１１０からラン値計算部１４０と、ラン制御部１８０と、両ラインＬ５０及びＬ６０を通じてレベル検出部５０とに各々供給される。
【００１４】
ラン値計算部１４０は両書込み信号Ｗ１、Ｗ２に基づいて、順番にラン値を計算して、該ラン値をランレングス供給部１６０に出力する。図３に示したように、ラン値計算部１４０は、計数制御選択部１４２と、計数部１４４と、加算部１４６とを有する。計算制御部１４２は両書込み信号Ｗ１、Ｗ２に基づいて、後続のデバイスの適切な制御のための制御信号ＲＳＴ１、ＲＳＴ２、ＳＥＴ、ＳＡ及びＬＳを［表１］に示したように発生する。
【００１５】
【表１】
これらの制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴによって、計数部１４４はカウント値Ｃ１、Ｃ２及びＣ３を計算して加算部１４６に供給する。図４には、第１カウンタ１４４−１、第２カウンタ１４４−２及び加算部１４４−３を有する計数部１４４の詳細なブロック図が示されている。第１カウンタ１４４−１は、ＲＳＴ１信号がローレベルである場合、１だけ増加された第１カウント値Ｃ１を出力し、ＲＳＴ１信号がハイレベルである場合にはリセットされる。第２カウンタ１４４−２は、ＲＳＴ２及びＳＥＴ信号が全てハイレベルである場合、１だけ増加された第２カウント値Ｃ２を発生し、ＲＳＴ２信号がハイレベルである場合にはリセットされ、ＳＥＴ信号がハイレベルである場合には１として設定される。加算部１４４−３は、第１カウント値Ｃ１に１だけ増加した第３カウント値Ｃ３を発生する。
【００１６】
図３を再度参照すると、加算部１４６は、計数制御部１４２からの制御信号ＳＡに応じて、両カウント値Ｃ１とＣ２との和、または両カウント値Ｃ１とＣ３との和をラン値として発生する。即ち、ＳＡ信号がハイレベルである場合、両カウント値Ｃ１とＣ３との和がラン値として出力され、ＳＡ信号がローレベルである場合には、両カウント値Ｃ１とＣ２との和がラン値として出力される。ラン値計算部１４０内の加算部１４６から順番に出力された各ラン値は、ランレングス発生部１６０に供給される。
【００１７】
一方、イントラＤＣ処理部１５０は、イントラＤＣ係数の大きさＤＣ＿ＳＩＺＥ（即ち、イントラＤＣ係数の表現に必要なビットの数）を、ランレングスの表現に必要なビットの数に対応するビット形態に変換して、ＤＣの大きさとしてランレングス発生部１６０に供給する。
【００１８】
上記過程の間に、ラン制御部１８０は、ランレングス発生部１６０を効果的に制御するために、ゼロ値検出部１１０からの第１書込み信号Ｗ１及び第２書込み信号Ｗ２に基づいて、ラッチ制御信号ＬＣ１１、ＬＣ１２及びＬＣ１３と、選択制御信号Ｓ１１及びＳ１２と、ステージ信号ＳＳ１とを発生する。図５には、ステージ信号生成部１８２及び制御信号発生部１８４を有するラン制御部１８０の詳細なブロック図が示されている。ステージ信号生成部１８２は排他的論理和ゲート１８２−１を用いて、フィードバックされた前ステージ信号ＳＳ１′とトグル信号ＳＴ１とを論理的に演算すると共に、遅延回路１８２−２を用いて、排他的論理和ゲート１８２−１からの出力を所定の数のクロック周期（例えば、１クロック周期）の間遅延させてステージ信号ＳＳ１を発生する。制御信号発生部１８４はステージ信号ＳＳ１と両書込み信号Ｗ１及びＷ２とに基づいて、制御信号ＬＣ１１、ＬＣ１２、ＬＣ１３、Ｓ１１及びＳ１２と、トグル信号ＳＴ１とを出力する。ラン制御部１８０から生成された各信号は、［表２］に示したような状態を有する。
【００１９】
【表２】
上記［表２］中で、「−」は該当制御信号が発生しないことを意味する。ここで、制御信号発生部１８４は、好ましくは、プログラム可能論理アレイ（ＰＬＡ）によって具現されることに注目されたい。
【００２０】
図３中のランレングス発生部１６０は、ラン制御部１８０からの制御信号の制御下で、ラン値計算部１４０から順次供給された各ラン値とイントラＤＣ処理部１５０からのＤＣ大きさとに基づいて、同一クロック周期にてラインＬ３０ＡにランレングスＲＵＮ１を、ラインＬ３０ＢにランレングスＲＵＮ２を各々発生する。ここで、ＤＣ大きさは、入力データストリームの第１ランレングスとして発生される。ランレングス発生部１６０は、３つのマルチプレクサ（ＭＵＸ）と３つのラッチとから構成される。
【００２１】
第１ＭＵＸ１６２は、イントラブロック信号ＩＢＳ及びブロック開始信号Ｂ＿Ｓを入力とする制御ゲート１３０からの選択信号に応じて、ＤＣ大きさまたはラン値計算部１４０からのラン値のうちのいずれか一つを第１ラッチ１６４に供給する。詳述すると、第１ＭＵＸ１６２は、制御ゲート１３０からの選択信号がハイレベルである場合はＤＣ大きさを選択し、そうでない場合には、ラン値計算部１４０からのラン値を選択する。
【００２２】
第１ラッチ１６４は、ハイレベルの第１ラッチ信号ＬＣ１１に応じて、第１ＭＵＸ１６２からの出力をラッチし出力する。一方、制御信号ＬＣ１１がロー、ＳＳ１がハイ、ＬＳがハイである場合、第１ラッチ１６４はゼロをロードし出力する。第１ラッチ１６４からの出力は、第２ラッチ１６６及び第２ＭＵＸ１６８に各々供給される。
【００２３】
第２ラッチ１６６は、上記の［表２］に示したように、いつもハイレベル（２進値１）を有する第２ラッチ制御信号ＬＣ１２に応じて、第１ラッチ１６４の出力をラッチして、第２ＭＵＸ１６８に供給する。
【００２４】
第２ＭＵＸ１６８は選択制御信号Ｓ１１に応じて、第１ラッチ１６４からの出力または第２ラッチ１６６からの出力のうちのいずれか一つを選択して、該選択値をランレングスとしてラインＬ３０Ａ上に出力する。即ち、両書込み信号Ｗ１、Ｗ２が全てローレベルである場合、第２ＭＵＸ１６８は第１ラッチ１６４の出力をランレングスＲＵＮ１として供給し、両書込み信号Ｗ１、Ｗ２が全てハイレベルである場合には、第２ラッチ１６６の出力をランレングスＲＵＮ１として供給する。
【００２５】
一方、第３ラッチ１７０は、第３ラッチ制御信号ＬＣ１３、ラッチ信号ＬＳ及びステージ信号ＳＳ１に応じて、ラン値計算部１４０内の加算部１４６からの各ラン値をラッチし出力する。詳述すると、制御信号ＬＣ１３がロー、ＳＳ１がハイ、ＬＳがローである場合、第３ラッチ１７０はゼロをラッチし出力する。第３ラッチ１７０からの出力は第３ＭＵＸ１７２に供給される。
【００２６】
第３ＭＵＸ１７２は選択制御信号Ｓ１２に応じて、加算部１４６からのラン値または第３ラッチ１７０からの出力のうちのいずれか一つを選択して、ラインＬ３０Ｂ上にランレングスＲＵＮ２として出力する。即ち、各信号ＳＳ１、Ｗ１及びＷ２が全てハイレベルである場合、選択制御信号Ｓ１２はハイレベルとなり、加算部１４６からラン値がランレングスＲＵＮ２としてラインＬ３０Ｂ上に出力される。この際、加算部１４６からのラン値はゼロである。
【００２７】
上述したように、ランレングス検出部３０の動作によって、入力データストリーム内の二つの変換係数が同時に検索されて、該入力データストリームのランレングスとして発生され得る。
【００２８】
図６には、図２中のレベル制御部２５０の詳細なブロック図が示されている。このレベル制御部２５０は、イントラＤＣ処理部２１０、データ入力回路２２０、レベル発生部２３０、レベル制御部２５０、及び制御ゲート２１９から構成されている。
【００２９】
イントラＤＣ処理部２１０は、二つの連続する組になった変換係数データのイントラＤＣ係数間の差分を表す差分ＤＣ係数ＤＩＦＦ＿ＤＣを、各レベルを表すビット形態に対応する形態に変換し、該変換値を差分ＤＣ値としてデータ入力回路２２０に供給する。
【００３０】
制御ゲート２１９はイントラブロック信号ＩＢＳ及びブロック開始信号Ｂ＿Ｓに基づいて、選択信号を発生した後、該選択信号をデータ入力回路２２０に供給する。
【００３１】
図７には、レベル制御部２５０の詳細なブロック図が示されている。このレベル制御部２５０はステージ信号発生部２５２及び制御信号発生部２５４を有する。ステージ信号発生部２５２は、ラン制御部１８０内のステージ信号発生部１８２と類似な回路を用いて、ステージ信号ＳＳ２を発生し、フィードバックされた前ステージ信号ＳＳ２′及びステージ信号発生部２５４からのトグル信号ＳＴ２を入力とする。ステージ信号発生部２５４は、ランレングス検出部３０からの両書込み信号Ｗ１及びＷ２とステージ信号ＳＳ２とに基づいて、選択制御信号Ｓ２１、Ｓ２２、Ｓ２３及びＳ２４と、ラッチ制御信号Ｌ２１、Ｌ２２及びＬ２３と、トグル信号ＳＴ２とを発生する。各制御信号は、［表３］に示したように決定される。
【００３２】
【表３】
上記［表３］中で、「−」は制御信号が発生しないことを意味する。このステージ信号発生部２５４もＰＬＡを用いて具現できる。レベル制御部２５０からの制御信号は、データ入力回路２２０及びレベル発生部２３０に各々供給される。
データ入力回路２２０は三つのＭＵＸ２２２、２２４及び２２６を有し、レベル発生部２３０は三つのラッチ２３２、２３４及び２３８と、二つのＭＵＸ２３６及び２４０とを有する。
第１ＭＵＸ２２２は、第１選択制御信号Ｓ２１に応じて、奇数シーケンスＳＥＱ１または偶数シーケンスＳＥＱ２のうちのいずれか一つを第２ＭＵＸ２２４に供給する。
第２ＭＵＸ２２４は、制御ゲート２１９からの選択信号に応じて、第１ＭＵＸ２２２からの出力またはイントラＤＣ処理部２１０からの差分ＤＣ値のうちのいずれか一つを選択した後、該選択値を第１レベル値として第１ラッチ２３２に供給する。詳述すると、第２ＭＵＸ２２４は制御ゲート２１９からの選択信号がハイレベルである場合は、差分ＤＣ値を選択し出力し、そうでない場合には、第１ＭＵＸ２２２の出力を第１レベル値として選択し出力する。
第３ＭＵＸ２２６は、第２選択制御信号Ｓ２２に応じて、奇数シーケンスＳＥＱ１の要素または偶数シーケンスＳＥＱ２の要素のうちのいずれか一つを選択すると共に、該選択値を第３ラッチ２３８及び第５ＭＵＸ２４０に第２レベル値として各々供給する。
【００３３】
第１ラッチ２３２は、第１ラッチ制御信号ＬＣ２１に応じて、第１レベル値をラッチして、第２ラッチ２３４及び第４ＭＵＸ２３６に各々供給する。
第２ラッチ２３４は、第２ラッチ制御信号ＬＣ２２に応じて、第１ラッチ２３２の出力をラッチして、第４ＭＵＸ２３６に出力する。
【００３４】
第４ＭＵＸ２３６は、第３選択制御信号Ｓ２３の制御下で、第１ラッチ２３２からの出力または第２ラッチからの出力のうちのいずれか一つを選択して、該選択値をレベルＬＥＶＥＬ１としてラインＬ４０Ａ上に出力する。詳述すると、第４ＭＵＸ２３６は、第３選択制御信号Ｓ２３がハイレベルである場合、第１ラッチ２３２からの出力を選択し出力し、そうでない場合には、第２ラッチ２３４からの出力をＬＥＶＥＬ１として選択し出力する。
【００３５】
一方、第３ラッチ２３８は、第３ラッチ制御信号ＬＣ２３に応じて、データ入力回路２２０内の第３ＭＵＸ２２６からの第２レベル値をラッチして、第５ＭＵＸ２４０に出力する。
【００３６】
第５ＭＵＸ２４０は、第４選択制御信号Ｓ２４に応じて、第３ラッチ２３８の出力または第３ＭＵＸ２２６からの新たな第２レベル値のうちのいずれか一つを選択して、該選択値をレベルＬＥＶＥＬ２としてラインＬ４０Ｂ上に出力する。
【００３７】
続いて、ランレングス検出部３０からの両ランレングスＲＵＮ１及びＲＵＮ２は両ラインＬ３０Ａ及びＬ３０Ｂを通じて、レベル制御部２５０からの両レベルＬＥＶＥＬ１及びＬＥＶＥＬ２は両ラインＬ４０Ａ及びＬ４０Ｂを通じて、図２中のラン・レベル発生部７０に各々供給されることによって、ランレングス符号化信号として出力されることになる。本発明の装置において、イントラブロックに対応する入力データストリームが入力される場合、イントラＤＣ係数の大きさは入力データストリームに対する第１ランレングスとして、イントラブロックの差分ＤＣ係数は入力データストリームに対する第１レベルとして各々出力される。
【００３８】
上記の各表中、「−」の制御信号によって制御される各デバイスは動作しない。 ランレングス符号化装置の動作に対して、下記の例を参照してより詳しく説明する。ここで、図２中の入力バッファ２０への入力データストリームがシーケンス「０、０、１1、０、１2、１3、…」よりなり、ランレングス検出部３０内の計数部１４４を構成する両カウンタ１４４−１及び１４４−２が初期にゼロに設定されており、該シーケンスがＤＣ係数を有しなく、１1、１2及び１3がゼロでない値と仮定する。
【００３９】
入力データストリームのシーケンスは、入力バッファ２０にて奇数シーケンス「０、１1、１2、…」と奇数シーケンス「０、０、１3、…」とに分けられ、前述したように、奇数シーケンスの各要素はランレングス検出部３０に、偶数シーケンスの各要素はレベル制御部２５０に各々供給される。
【００４０】
説明の便宜上、ランレングス検出部３０及びレベル制御部２５０の動作は別に説明する。
【００４１】
ランレングス検出部３０において、奇数シーケンス内の第１係数０及び偶数シーケンス内の第１係数０は、第１クロック周期にて、ゼロ値検出部１１０に供給される。その後、ゼロ値検出部１１０は両第１係数「０」、「０」を用いて、ローレベルの第１及び第２書込み信号Ｗ１、Ｗ２を発生する。従って、全ての制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴは［表１］に示したように、ローレベルの論理信号であり、第１カウンタ１４４−１がカウント値Ｃ１′を１だけ増加させ、第２カウンタ１４４−２がカウント値Ｃ２′を１だけ増加させるため、計数部１４４から出力された現カウント値Ｃ１、Ｃ２及びＣ３は各々「１」、「１」、及び「２」の値を有する。ここで、前カウント値Ｃ１′及びＣ２′は初期の状態でゼロにリセットされている。
【００４２】
第２クロック周期にて、奇数シーケンス内の第２係数「１1」及び偶数シーケンス内の第２係数「０」がゼロ値検出部１１０に入力される。ゼロ値検出部１１０は、ハイレベルの第１書込み信号Ｗ１とローレベルの第２書込み信号Ｗ２とを計数制御部１４２に供給する。従って、計数制御部１４２はローレベルの両制御信号ＳＡ及びＬＳを発生し、加算部１４６は制御信号ＳＡに応じて、両前カウント値Ｃ１′とＣ２′との和（即ち、２）をラン値としてランレングス発生部１６０に供給する。ここで、両前カウント値Ｃ１′及びＣ２′は、第１クロック周期にて計算されたカウント値である。また、第２クロック周期においては、ハイ信号Ｗ１及びロー信号Ｗ２２によって生成された制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴが、各々「ハイ」、「ロー」及び「ハイ」であるので、計数部１４４からの現カウント値Ｃ１、Ｃ２及びＣ３は、各々「ロー」、「ハイ」及び「ハイ」となる。
【００４３】
第３クロック周期の間には、奇数シーケンス内の第３係数「１2」及び偶数シーケンス内の第３係数「１3」がゼロ値検出部１１０に供給され、ハイレベルの論理信号の両Ｗ１及びＷ２信号が計数制御部１４２に供給される。これらの両Ｗ１及びＷ２信号に基づいて、計数制御部１４２はローレベルの制御信号ＳＡ及びハイレベルの制御信号ＬＳを発生し、加算部１４６は該制御信号ＳＡに応じて、両前カウント値Ｃ１′とＣ２′との和（即ち、１）をラン値としてランレングス発生部１６０に供給する。ここで、両前カウント値Ｃ１′及びＣ２′は、第２クロック周期で生成されたカウント値である。この第３クロック周期においては、上記［表１］に説明したように、両書込み信号Ｗ１及びＷ２によって、制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴが、各々「ハイ」、「ハイ」及び「ロー」であるので、計数部１４４からの現カウント値Ｃ１、Ｃ２及びＣ３は、各々「ロー」、「ロー」及び「ハイ」となる。現カウント値Ｃ１、Ｃ２及びＣ３は、次の書込み信号に基づいて生成されるべき選択信号ＳＡ信号に応じて選択的に加算され、次のクロックにて、ランレングス発生部１６０に出力される。
【００４４】
上述したランレングス発生部１６０内の各デバイスの動作によって、ラン値計算部１４０が第１ラン値２をランレングス発生部１６０に供給する場合、第１ラッチ１６４は第１ラン値をラッチする。次のクロック周期において、第１ラン値は第２ラッチ１６６によってラッチされ、第２ラン値１は第３ラッチ１７０によってラッチされ、第１ラッチ１６４は今度のクロック周期でハイレベルの制御信号ＬＳの制御下に、第３ラン値としてゼロをロードする。前述したように、ラン値計算部１４０から順に供給されたラン値がラッチされ出力されると、第２ＭＵＸ１６８は最初、第２ラッチ１６６にラッチされた第１ラン値２を選択すると共に、該選択値をランレングスＲＵＮ１として出力し、第３ＭＵＸ１７２は第３ラッチ１７０にラッチされた第２ラン値１をランレングスＲＵＮ２として出力する。第１ラッチ１６４にラッチされた第３ラン値０は、次のランレングスと共に出力される。即ち、上記のシーケンス「０、０、１1、０、１2、１3、…」において、ランレングス「２」、「１」及び「０」はランレングス検出部３０から発生される。
【００４５】
一方、レベル制御部２５０では、奇数シーケンス「０、１1、１2、…」及び偶数シーケンス「０、０、１3、…」は入力バッファ２０から入力され、該当書込み信号はランレングス検出部３０から入力される。最初、両第１係数「０」、「０」が、第１ＭＵＸ２２２及び第３ＭＵＸ２２６に各々供給されると、ローレベルの両書込み信号Ｗ１及びＷ２に基づいてレベル制御部２５０から発生された両選択制御信号Ｓ２１及びＳ２２が「−」の状態を有するため、両ＭＵＸ２２２、２２６から出力される信号はない。もし、両第２係数「１1」及び「０」が次のクロック周期の間入力されると、第１ＭＵＸ２２２は入力値「１1」を選択し、第２ラッチ部２３４は選択値「１1」を格納する。続いて、次のクロック周期の間に、両第３係数「１2」及び「１3」が入力されると、係数「１1」は第２ラッチ部２３４に供給されラッチされ、第３ＭＵＸ２２６は係数「１2」を選択して第３ラッチ部２３８に供給する。係数「１3」は第１ＭＵＸ２２２によって選択され、第１ラッチ２３２にラッチされる。しかる後、第４ＭＵＸ２３６は、第２ラッチ部２３４からの係数「１1」を第１レベルＬＥＶＥＬ１として供給し、第５ＭＵＸ２４０は出力係数値「１2」を第２レベルＬＥＶＥＬ２として供給する。
【００４６】
しかし、各レベル値「１1」、「１2」及び「１3」がその順序にレベル制御部２５０に入力されると、第１レベル値「１1」とレベル値「１2」及び「１3」とが同時に処理されてしまう。従って、このような問題を解決するため、第５ＭＵＸ２４０は第３ＭＵＸ２２６からのレベル値を選択すると共に、該選択値を第２レベルＬＥＶＥＬ２として供給する。両レベル「１1」及び「１2」が各々ラインＬ４０Ａ及び４０Ｂを通じて出力された後、レベル「１3」は次のクロック周期間に出力される。従って、レベル検出部５０は、上記シーケンス「０、０、１1、０、１2、１3、…」の入力データストリームのうち、レベル「１1」、「１2」及び「１3」を発生する。
【００４７】
ランレングス検出部３０及びレベル検出部５０において、両ＭＵＸ１６２及び２２４はイントラＤＣ係数を発生するのに用いられる。従って、ＡＣ係数に関連された動作では、第１ＭＵＸ１６２はいつも加算部１４６と第１ラッチ部１６４との接続を行い、第２ＭＵＸ２２４は第１ＭＵＸ２２２と第１ラッチ部２３２との接続を連続的に行う。
【００４８】
また、入力バッファ２０は上記プロセスに用いられた方法と同一、または類似な方法を用いて、その残余出力を一連のランレベルの対に変換する。
【００４９】
結果的に、本発明によるランレングス符号化装置によれば、シーケンス「０、０、１1、０、１2、１3、…」をランレベルの対（２、１1）、（１、１2）、（１、１3）、．．等に変換することによって、ランレングス符号化信号を発生する。
【００５０】
【発明の効果】
従って、本発明によれば、入力データストリームの二つの変換係数を同時に改善された速度で入力データストリームをランレングス符号化してランレングス符号化を発生することができる。
【図面の簡単な説明】
【図１】従来によるランレングス符号化装置の概略的なブロック図。
【図２】本発明によるランレングス符号化装置の概略的なブロック図。
【図３】図２におけるランレングス検出部のブロック図。
【図４】図３における計算部の詳細なブロック図。
【図５】図３におけるラン制御部の詳細なブロック図。
【図６】図２におけるレベル検出部のブロック図。
【図７】図６におけるレベル制御部の詳細なブロック図。
【符号の説明】
１１ 第１バッファ
１２ ゼロ値検出部
１３ カウンタ
１４ 第２バッファ
２０ 入力バッファ
３０ ランレングス検出部
５０ レベル検出部
７０ ラン・レベル発生部
１１０ ゼロ値検出部
１４０ ラン値計算器
１４２ 計算制御部
１４４ 計数部
１４４−１ 第１カウンタ
１４４−２ 第２カウンタ
１４４−３ 加算部
１４６ 加算部
１５０ イントラＤＣ処理部
１６０ ランレングス発生部
１６２ 第１ＭＵＸ
１６４ 第１ラッチ
１６６ 第２ラッチ
１６８ 第２ＭＵＸ
１７０ 第３ラッチ
１７２ 第３ＭＵＸ
１８０ ラン制御部
１８２ 信号生成器
１８２−１ 論理積ＯＲゲート
１８２−２ 遅延回路
１８４ 制御信号発生部
２１０ イントラＤＣ処理部
２２０ データ入力回路
２２２ 第１ＭＵＸ
２２４ 第２ＭＵＸ
２２６ 第３ＭＵＸ
２３０ レベル発生部
２３２ 第１ラッチ
２３４ 第２ラッチ
２３６ 第４ＭＵＸ
２３８ 第３ラッチ
２４０ 第５ＭＵＸ
２５０ レベル検出部
５００ ランレングス符号化装置
【発明の属する技術分野】
本発明は、ディジタル映像信号を符号化する映像信号符号化装置に関し、特に、映像信号符号化システムに用いられる改善されたランレングス符号化装置に関する。
【０００２】
【従来の技術】
周知のように、ディジタル映像信号の伝送はアナログ信号の伝送に比べて優れた画質の映像を提供し得る。映像信号がディジタル形態で表現される場合、特に、高精細度テレビジョンシステムの場合、そのデータ伝送の際大量のデータを必要とする。しかし、従来の伝送チャンネル上の利用可能な周波数帯域幅が制限されているために、その大量のディジタルデータを伝送するためには伝送すべきデータの量を圧縮するか減らすべきである。
【０００３】
近来、映像信号の伝送または処理システムにおいて、ディジタル映像信号はまず、画素ブロックに対して離散的コサイン変換（ＤＣＴ)を施して符号化され得る。映像データのフレーム間の空間的冗長度を減らすか除去するＤＣＴは、Ｎ×Ｎ画素のディジタル映像データからなるブロックを一つのＤＣ係数及び（Ｎ×Ｎ−１）個のＡＣ係数よりなる変換係数データの組に変換する。この変換係数データの組はゼロ値を発生するように量子化され、ジグザグ走査されることによって、複数のゼロ値及びゼロでない値を有する映像データのストリームが生成される。その後、映像データストリームは連続的なゼロ値（即ち、ゼロのラン）を用いるためにランレングス符号化（ＲＬＣ）される。
【０００４】
図１は、ＲＬＣを用いる従来のランレングス符号化装置のブロック図が示されている。この従来のランレングス符号化装置は第１バッファ１１、ゼロ値検出部１２、カウンタ１３及び第２バッファ１４から構成されている。第１バッファ１１は、入力データストリームを一時的に格納すると共に、ゼロ値検出部１２及び第２バッファ１４へ各々供給する。ゼロ値検出部１２は、入力されたデータストリームの各要素がゼロ値であるか否かを検出すると共に、該検出値を制御信号としてカウンタ１３及び第２バッファ１４に出力する。カウンタ１３は、ゼロ値検出部１２によって検出されたデータストリーム内のゼロ値の要素の数をカウントすると共に、制御信号に応じて該カウント値をランレングスとして出力する。第２バッファ１４はゼロ値検出部１２からの制御信号に応じて、データストリーム内のゼロでない値をカウンタ１３から取り出したランレングスに対応するレベルとして出力する。従って、データストリームは、各々がランレングス及びそれに対応するレベルよりなる複数のラン・レベルの対に変換される。ここで、ランレングスは、ゼロでない値に先行する連続的なゼロのラン（長さ）でゼロ値の個数を表し、レベルは上記の連続的なゼロ値に後続するゼロでない値の大きさを表す。
【０００５】
しかし、従来のランレングス符号化装置は、データストリーム内の各要素を一列に取り扱うために、データの処理速度が低下されるという不都合がある。従って、装置のデータの処理速度をより一層向上させることが好ましい。
【０００６】
【発明が解決しようとする課題】
従って、本発明の主な目的は、入力データストリームの二つの変換係数を同時に改善された速度で入力データストリームをランレングス符号化してランレングス符号化を発生し得るランレングス符号化装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、複数のゼロ値及び複数のゼロでない値からなる入力データストリームをランレングス符号化して、ランレングス符号化信号を発生するランレングス符号化装置であって、
前記入力データストリームのうち、全ての奇数データを有する第１シーケンスと全ての偶数データを有する第２シーケンスとを発生するバッファ手段と、
前記第１及び第２シーケンスに基づいて、前記入力データストリーム内のゼロでない値に先行する連続的なゼロ値の個数を表すランレングスを発生すると共に、前記第１及び第２シーケンス内の各要素がゼロであるか否かを判断して指示信号を発生するランレングス検出手段と、
前記指示信号と前記第１及び第２シーケンスとに基づいて、前記入力データストリーム内で連続的なゼロ値に後続するゼロでない値の大きさを表すレベルを発生するレベル検出手段と、
前記ランレングス及び前記レベルに基づいて、複数のランレベルの対を発生し、該複数のランレベルの対を前記ランレングス符号化信号として発生するランレベル発生手段とを有することを特徴とするランレングス符号化装置が提供される。
【０００８】
【発明の実施の形態】
以下、本発明の好適実施例について図面を参照しながらより詳しく説明する。図２には、本発明の好適実施例によるランレングス符号化装置のブロック図５００が示されている。このランレングス符号化装置５００は、入力データストリームを符号化してランレングス符号化信号を出力する。この入力データストリームは、量子化変換係数データの組からなり、複数のゼロ値及びゼロでない値を有する。
【０００９】
図２に示したように、入力データストリームは、入力バッファ２０に入力され再配列され、その中に一時格納される。この入力バッファ２０は、入力された入力データストリームを奇数シーケンスＳＥＱ１及び偶数シーケンスＳＥＱ２に分ける。奇数シーケンスＳＥＱ１は入力データストリームにおける（２Ｍ−１）番目のデータ、偶数シーケンスＳＥＱ２は入力データストリームにおける２Ｍ番目のデータから構成される。ここで、Ｍは正の整数である。奇数シーケンスＳＥＱ１はラインＬ１０を通じてランレングス検出部３０とレベル検出部５０に、偶数シーケンスＳＥＱ２はラインＬ２０を通じてランレングス検出部３０とレベル検出部５０に各々供給される。
【００１０】
イントラブロック信号ＩＢＳ及びブロック開始信号Ｂ＿Ｓに応じて、同一クロック周期にて、ランレングス検出部３０は、ラインＬ３０Ａに奇数シーケンスＳＥＱ１に基づくランレングスを、ラインＬ３０Ｂに偶数シーケンスＳＥＱ２に基づくランレングスを各々出力し、レベル検出部５０は、ラインＬ４０Ａに奇数シーケンスＳＥＱ１に基づくレベルを、ラインＬ４０Ｂに偶数シーケンスＳＥＱ２に基づくレベルを各々出力する。ここで、各ランレングスは入力データストリーム内におけるゼロでない値の前に連続した一連のゼロ値の個数を表し、各レベルは入力データストリーム内における連続した一連のゼロ値の後に発生するゼロでない値の大きさを表す。上記において、イントラブロック信号ＩＢＳは、入力データストリームがイントラブロックの量子化変換係数データの組を含むか否かを表し、ブロック開始信号Ｂ＿Ｓは、新たな量子化変換係数データの組が入力データストリームとしてランレングス符号化装置５００に供給される場合に発生する。ラン・レベル発生部７０は、検出されたランレングス及びレベルを受け取って組み合わせて、対になった複数のラン・レベルをランレングス符号化信号として発生する。
【００１１】
以下、図３〜図７を参照して、ランレングス検出部３０及びレベル検出部２５０について説明する。
【００１２】
まず、図３には、図２中のランレングス検出部３０の詳細なブロック図が示されている。このランレングス検出部３０はゼロ値検出部１１０、ラン値計算部１４０、イントラＤＣ処理部１５０、ランレングス発生部１６０、ラン制御部１８０及び制御ゲート１３０から構成されている。
【００１３】
ゼロ値検出部１１０は、両ラインＬ１０、Ｌ２０を通じて、各々供給された奇数シーケンスＳＥＱ１及び偶数シーケンスＳＥＱ２の各成分がゼロであるか否かをチェックして、第１書込み信号Ｗ１及または第２書込み信号Ｗ２を発生する。詳述すると、ゼロ値検出部１１０は、奇数シーケンスＳＥＱ１の各成分がイントラＤＣ係数として検出される場合、ハイレベル（即ち、１）の第１書込み信号Ｗ１を出力する。ここで、イントラＤＣ係数はゼロ値検出部１１０に入力されたイントラブロック信号ＩＢＳによって決定される。一方、奇数シーケンスＳＥＱ１の成分がイントラＤＣ係数でない場合には、奇数シーケンスＳＥＱ１の成分がゼロ値でないと、ハイレベルの第１書込み信号Ｗ１が発生され、ゼロ値であると、ローレベル（即ち、０）の第１書込み信号Ｗ１が発生される。類似な方法にて、ゼロ値検出部１１０は、偶数シーケンスＳＥＱ２の成分がゼロ値でない場合はハイレベルの第２書込み信号Ｗ２を発生し、そうでない場合には、ローレベルの第２書込み信号Ｗ２を発生する。ハイレベルまたはローレベルの両書込み信号Ｗ１及びＷ２は、ゼロ値検出部１１０からラン値計算部１４０と、ラン制御部１８０と、両ラインＬ５０及びＬ６０を通じてレベル検出部５０とに各々供給される。
【００１４】
ラン値計算部１４０は両書込み信号Ｗ１、Ｗ２に基づいて、順番にラン値を計算して、該ラン値をランレングス供給部１６０に出力する。図３に示したように、ラン値計算部１４０は、計数制御選択部１４２と、計数部１４４と、加算部１４６とを有する。計算制御部１４２は両書込み信号Ｗ１、Ｗ２に基づいて、後続のデバイスの適切な制御のための制御信号ＲＳＴ１、ＲＳＴ２、ＳＥＴ、ＳＡ及びＬＳを［表１］に示したように発生する。
【００１５】
【表１】
【００１６】
図３を再度参照すると、加算部１４６は、計数制御部１４２からの制御信号ＳＡに応じて、両カウント値Ｃ１とＣ２との和、または両カウント値Ｃ１とＣ３との和をラン値として発生する。即ち、ＳＡ信号がハイレベルである場合、両カウント値Ｃ１とＣ３との和がラン値として出力され、ＳＡ信号がローレベルである場合には、両カウント値Ｃ１とＣ２との和がラン値として出力される。ラン値計算部１４０内の加算部１４６から順番に出力された各ラン値は、ランレングス発生部１６０に供給される。
【００１７】
一方、イントラＤＣ処理部１５０は、イントラＤＣ係数の大きさＤＣ＿ＳＩＺＥ（即ち、イントラＤＣ係数の表現に必要なビットの数）を、ランレングスの表現に必要なビットの数に対応するビット形態に変換して、ＤＣの大きさとしてランレングス発生部１６０に供給する。
【００１８】
上記過程の間に、ラン制御部１８０は、ランレングス発生部１６０を効果的に制御するために、ゼロ値検出部１１０からの第１書込み信号Ｗ１及び第２書込み信号Ｗ２に基づいて、ラッチ制御信号ＬＣ１１、ＬＣ１２及びＬＣ１３と、選択制御信号Ｓ１１及びＳ１２と、ステージ信号ＳＳ１とを発生する。図５には、ステージ信号生成部１８２及び制御信号発生部１８４を有するラン制御部１８０の詳細なブロック図が示されている。ステージ信号生成部１８２は排他的論理和ゲート１８２−１を用いて、フィードバックされた前ステージ信号ＳＳ１′とトグル信号ＳＴ１とを論理的に演算すると共に、遅延回路１８２−２を用いて、排他的論理和ゲート１８２−１からの出力を所定の数のクロック周期（例えば、１クロック周期）の間遅延させてステージ信号ＳＳ１を発生する。制御信号発生部１８４はステージ信号ＳＳ１と両書込み信号Ｗ１及びＷ２とに基づいて、制御信号ＬＣ１１、ＬＣ１２、ＬＣ１３、Ｓ１１及びＳ１２と、トグル信号ＳＴ１とを出力する。ラン制御部１８０から生成された各信号は、［表２］に示したような状態を有する。
【００１９】
【表２】
【００２０】
図３中のランレングス発生部１６０は、ラン制御部１８０からの制御信号の制御下で、ラン値計算部１４０から順次供給された各ラン値とイントラＤＣ処理部１５０からのＤＣ大きさとに基づいて、同一クロック周期にてラインＬ３０ＡにランレングスＲＵＮ１を、ラインＬ３０ＢにランレングスＲＵＮ２を各々発生する。ここで、ＤＣ大きさは、入力データストリームの第１ランレングスとして発生される。ランレングス発生部１６０は、３つのマルチプレクサ（ＭＵＸ）と３つのラッチとから構成される。
【００２１】
第１ＭＵＸ１６２は、イントラブロック信号ＩＢＳ及びブロック開始信号Ｂ＿Ｓを入力とする制御ゲート１３０からの選択信号に応じて、ＤＣ大きさまたはラン値計算部１４０からのラン値のうちのいずれか一つを第１ラッチ１６４に供給する。詳述すると、第１ＭＵＸ１６２は、制御ゲート１３０からの選択信号がハイレベルである場合はＤＣ大きさを選択し、そうでない場合には、ラン値計算部１４０からのラン値を選択する。
【００２２】
第１ラッチ１６４は、ハイレベルの第１ラッチ信号ＬＣ１１に応じて、第１ＭＵＸ１６２からの出力をラッチし出力する。一方、制御信号ＬＣ１１がロー、ＳＳ１がハイ、ＬＳがハイである場合、第１ラッチ１６４はゼロをロードし出力する。第１ラッチ１６４からの出力は、第２ラッチ１６６及び第２ＭＵＸ１６８に各々供給される。
【００２３】
第２ラッチ１６６は、上記の［表２］に示したように、いつもハイレベル（２進値１）を有する第２ラッチ制御信号ＬＣ１２に応じて、第１ラッチ１６４の出力をラッチして、第２ＭＵＸ１６８に供給する。
【００２４】
第２ＭＵＸ１６８は選択制御信号Ｓ１１に応じて、第１ラッチ１６４からの出力または第２ラッチ１６６からの出力のうちのいずれか一つを選択して、該選択値をランレングスとしてラインＬ３０Ａ上に出力する。即ち、両書込み信号Ｗ１、Ｗ２が全てローレベルである場合、第２ＭＵＸ１６８は第１ラッチ１６４の出力をランレングスＲＵＮ１として供給し、両書込み信号Ｗ１、Ｗ２が全てハイレベルである場合には、第２ラッチ１６６の出力をランレングスＲＵＮ１として供給する。
【００２５】
一方、第３ラッチ１７０は、第３ラッチ制御信号ＬＣ１３、ラッチ信号ＬＳ及びステージ信号ＳＳ１に応じて、ラン値計算部１４０内の加算部１４６からの各ラン値をラッチし出力する。詳述すると、制御信号ＬＣ１３がロー、ＳＳ１がハイ、ＬＳがローである場合、第３ラッチ１７０はゼロをラッチし出力する。第３ラッチ１７０からの出力は第３ＭＵＸ１７２に供給される。
【００２６】
第３ＭＵＸ１７２は選択制御信号Ｓ１２に応じて、加算部１４６からのラン値または第３ラッチ１７０からの出力のうちのいずれか一つを選択して、ラインＬ３０Ｂ上にランレングスＲＵＮ２として出力する。即ち、各信号ＳＳ１、Ｗ１及びＷ２が全てハイレベルである場合、選択制御信号Ｓ１２はハイレベルとなり、加算部１４６からラン値がランレングスＲＵＮ２としてラインＬ３０Ｂ上に出力される。この際、加算部１４６からのラン値はゼロである。
【００２７】
上述したように、ランレングス検出部３０の動作によって、入力データストリーム内の二つの変換係数が同時に検索されて、該入力データストリームのランレングスとして発生され得る。
【００２８】
図６には、図２中のレベル制御部２５０の詳細なブロック図が示されている。このレベル制御部２５０は、イントラＤＣ処理部２１０、データ入力回路２２０、レベル発生部２３０、レベル制御部２５０、及び制御ゲート２１９から構成されている。
【００２９】
イントラＤＣ処理部２１０は、二つの連続する組になった変換係数データのイントラＤＣ係数間の差分を表す差分ＤＣ係数ＤＩＦＦ＿ＤＣを、各レベルを表すビット形態に対応する形態に変換し、該変換値を差分ＤＣ値としてデータ入力回路２２０に供給する。
【００３０】
制御ゲート２１９はイントラブロック信号ＩＢＳ及びブロック開始信号Ｂ＿Ｓに基づいて、選択信号を発生した後、該選択信号をデータ入力回路２２０に供給する。
【００３１】
図７には、レベル制御部２５０の詳細なブロック図が示されている。このレベル制御部２５０はステージ信号発生部２５２及び制御信号発生部２５４を有する。ステージ信号発生部２５２は、ラン制御部１８０内のステージ信号発生部１８２と類似な回路を用いて、ステージ信号ＳＳ２を発生し、フィードバックされた前ステージ信号ＳＳ２′及びステージ信号発生部２５４からのトグル信号ＳＴ２を入力とする。ステージ信号発生部２５４は、ランレングス検出部３０からの両書込み信号Ｗ１及びＷ２とステージ信号ＳＳ２とに基づいて、選択制御信号Ｓ２１、Ｓ２２、Ｓ２３及びＳ２４と、ラッチ制御信号Ｌ２１、Ｌ２２及びＬ２３と、トグル信号ＳＴ２とを発生する。各制御信号は、［表３］に示したように決定される。
【００３２】
【表３】
データ入力回路２２０は三つのＭＵＸ２２２、２２４及び２２６を有し、レベル発生部２３０は三つのラッチ２３２、２３４及び２３８と、二つのＭＵＸ２３６及び２４０とを有する。
第１ＭＵＸ２２２は、第１選択制御信号Ｓ２１に応じて、奇数シーケンスＳＥＱ１または偶数シーケンスＳＥＱ２のうちのいずれか一つを第２ＭＵＸ２２４に供給する。
第２ＭＵＸ２２４は、制御ゲート２１９からの選択信号に応じて、第１ＭＵＸ２２２からの出力またはイントラＤＣ処理部２１０からの差分ＤＣ値のうちのいずれか一つを選択した後、該選択値を第１レベル値として第１ラッチ２３２に供給する。詳述すると、第２ＭＵＸ２２４は制御ゲート２１９からの選択信号がハイレベルである場合は、差分ＤＣ値を選択し出力し、そうでない場合には、第１ＭＵＸ２２２の出力を第１レベル値として選択し出力する。
第３ＭＵＸ２２６は、第２選択制御信号Ｓ２２に応じて、奇数シーケンスＳＥＱ１の要素または偶数シーケンスＳＥＱ２の要素のうちのいずれか一つを選択すると共に、該選択値を第３ラッチ２３８及び第５ＭＵＸ２４０に第２レベル値として各々供給する。
【００３３】
第１ラッチ２３２は、第１ラッチ制御信号ＬＣ２１に応じて、第１レベル値をラッチして、第２ラッチ２３４及び第４ＭＵＸ２３６に各々供給する。
第２ラッチ２３４は、第２ラッチ制御信号ＬＣ２２に応じて、第１ラッチ２３２の出力をラッチして、第４ＭＵＸ２３６に出力する。
【００３４】
第４ＭＵＸ２３６は、第３選択制御信号Ｓ２３の制御下で、第１ラッチ２３２からの出力または第２ラッチからの出力のうちのいずれか一つを選択して、該選択値をレベルＬＥＶＥＬ１としてラインＬ４０Ａ上に出力する。詳述すると、第４ＭＵＸ２３６は、第３選択制御信号Ｓ２３がハイレベルである場合、第１ラッチ２３２からの出力を選択し出力し、そうでない場合には、第２ラッチ２３４からの出力をＬＥＶＥＬ１として選択し出力する。
【００３５】
一方、第３ラッチ２３８は、第３ラッチ制御信号ＬＣ２３に応じて、データ入力回路２２０内の第３ＭＵＸ２２６からの第２レベル値をラッチして、第５ＭＵＸ２４０に出力する。
【００３６】
第５ＭＵＸ２４０は、第４選択制御信号Ｓ２４に応じて、第３ラッチ２３８の出力または第３ＭＵＸ２２６からの新たな第２レベル値のうちのいずれか一つを選択して、該選択値をレベルＬＥＶＥＬ２としてラインＬ４０Ｂ上に出力する。
【００３７】
続いて、ランレングス検出部３０からの両ランレングスＲＵＮ１及びＲＵＮ２は両ラインＬ３０Ａ及びＬ３０Ｂを通じて、レベル制御部２５０からの両レベルＬＥＶＥＬ１及びＬＥＶＥＬ２は両ラインＬ４０Ａ及びＬ４０Ｂを通じて、図２中のラン・レベル発生部７０に各々供給されることによって、ランレングス符号化信号として出力されることになる。本発明の装置において、イントラブロックに対応する入力データストリームが入力される場合、イントラＤＣ係数の大きさは入力データストリームに対する第１ランレングスとして、イントラブロックの差分ＤＣ係数は入力データストリームに対する第１レベルとして各々出力される。
【００３８】
上記の各表中、「−」の制御信号によって制御される各デバイスは動作しない。 ランレングス符号化装置の動作に対して、下記の例を参照してより詳しく説明する。ここで、図２中の入力バッファ２０への入力データストリームがシーケンス「０、０、１1、０、１2、１3、…」よりなり、ランレングス検出部３０内の計数部１４４を構成する両カウンタ１４４−１及び１４４−２が初期にゼロに設定されており、該シーケンスがＤＣ係数を有しなく、１1、１2及び１3がゼロでない値と仮定する。
【００３９】
入力データストリームのシーケンスは、入力バッファ２０にて奇数シーケンス「０、１1、１2、…」と奇数シーケンス「０、０、１3、…」とに分けられ、前述したように、奇数シーケンスの各要素はランレングス検出部３０に、偶数シーケンスの各要素はレベル制御部２５０に各々供給される。
【００４０】
説明の便宜上、ランレングス検出部３０及びレベル制御部２５０の動作は別に説明する。
【００４１】
ランレングス検出部３０において、奇数シーケンス内の第１係数０及び偶数シーケンス内の第１係数０は、第１クロック周期にて、ゼロ値検出部１１０に供給される。その後、ゼロ値検出部１１０は両第１係数「０」、「０」を用いて、ローレベルの第１及び第２書込み信号Ｗ１、Ｗ２を発生する。従って、全ての制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴは［表１］に示したように、ローレベルの論理信号であり、第１カウンタ１４４−１がカウント値Ｃ１′を１だけ増加させ、第２カウンタ１４４−２がカウント値Ｃ２′を１だけ増加させるため、計数部１４４から出力された現カウント値Ｃ１、Ｃ２及びＣ３は各々「１」、「１」、及び「２」の値を有する。ここで、前カウント値Ｃ１′及びＣ２′は初期の状態でゼロにリセットされている。
【００４２】
第２クロック周期にて、奇数シーケンス内の第２係数「１1」及び偶数シーケンス内の第２係数「０」がゼロ値検出部１１０に入力される。ゼロ値検出部１１０は、ハイレベルの第１書込み信号Ｗ１とローレベルの第２書込み信号Ｗ２とを計数制御部１４２に供給する。従って、計数制御部１４２はローレベルの両制御信号ＳＡ及びＬＳを発生し、加算部１４６は制御信号ＳＡに応じて、両前カウント値Ｃ１′とＣ２′との和（即ち、２）をラン値としてランレングス発生部１６０に供給する。ここで、両前カウント値Ｃ１′及びＣ２′は、第１クロック周期にて計算されたカウント値である。また、第２クロック周期においては、ハイ信号Ｗ１及びロー信号Ｗ２２によって生成された制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴが、各々「ハイ」、「ロー」及び「ハイ」であるので、計数部１４４からの現カウント値Ｃ１、Ｃ２及びＣ３は、各々「ロー」、「ハイ」及び「ハイ」となる。
【００４３】
第３クロック周期の間には、奇数シーケンス内の第３係数「１2」及び偶数シーケンス内の第３係数「１3」がゼロ値検出部１１０に供給され、ハイレベルの論理信号の両Ｗ１及びＷ２信号が計数制御部１４２に供給される。これらの両Ｗ１及びＷ２信号に基づいて、計数制御部１４２はローレベルの制御信号ＳＡ及びハイレベルの制御信号ＬＳを発生し、加算部１４６は該制御信号ＳＡに応じて、両前カウント値Ｃ１′とＣ２′との和（即ち、１）をラン値としてランレングス発生部１６０に供給する。ここで、両前カウント値Ｃ１′及びＣ２′は、第２クロック周期で生成されたカウント値である。この第３クロック周期においては、上記［表１］に説明したように、両書込み信号Ｗ１及びＷ２によって、制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴが、各々「ハイ」、「ハイ」及び「ロー」であるので、計数部１４４からの現カウント値Ｃ１、Ｃ２及びＣ３は、各々「ロー」、「ロー」及び「ハイ」となる。現カウント値Ｃ１、Ｃ２及びＣ３は、次の書込み信号に基づいて生成されるべき選択信号ＳＡ信号に応じて選択的に加算され、次のクロックにて、ランレングス発生部１６０に出力される。
【００４４】
上述したランレングス発生部１６０内の各デバイスの動作によって、ラン値計算部１４０が第１ラン値２をランレングス発生部１６０に供給する場合、第１ラッチ１６４は第１ラン値をラッチする。次のクロック周期において、第１ラン値は第２ラッチ１６６によってラッチされ、第２ラン値１は第３ラッチ１７０によってラッチされ、第１ラッチ１６４は今度のクロック周期でハイレベルの制御信号ＬＳの制御下に、第３ラン値としてゼロをロードする。前述したように、ラン値計算部１４０から順に供給されたラン値がラッチされ出力されると、第２ＭＵＸ１６８は最初、第２ラッチ１６６にラッチされた第１ラン値２を選択すると共に、該選択値をランレングスＲＵＮ１として出力し、第３ＭＵＸ１７２は第３ラッチ１７０にラッチされた第２ラン値１をランレングスＲＵＮ２として出力する。第１ラッチ１６４にラッチされた第３ラン値０は、次のランレングスと共に出力される。即ち、上記のシーケンス「０、０、１1、０、１2、１3、…」において、ランレングス「２」、「１」及び「０」はランレングス検出部３０から発生される。
【００４５】
一方、レベル制御部２５０では、奇数シーケンス「０、１1、１2、…」及び偶数シーケンス「０、０、１3、…」は入力バッファ２０から入力され、該当書込み信号はランレングス検出部３０から入力される。最初、両第１係数「０」、「０」が、第１ＭＵＸ２２２及び第３ＭＵＸ２２６に各々供給されると、ローレベルの両書込み信号Ｗ１及びＷ２に基づいてレベル制御部２５０から発生された両選択制御信号Ｓ２１及びＳ２２が「−」の状態を有するため、両ＭＵＸ２２２、２２６から出力される信号はない。もし、両第２係数「１1」及び「０」が次のクロック周期の間入力されると、第１ＭＵＸ２２２は入力値「１1」を選択し、第２ラッチ部２３４は選択値「１1」を格納する。続いて、次のクロック周期の間に、両第３係数「１2」及び「１3」が入力されると、係数「１1」は第２ラッチ部２３４に供給されラッチされ、第３ＭＵＸ２２６は係数「１2」を選択して第３ラッチ部２３８に供給する。係数「１3」は第１ＭＵＸ２２２によって選択され、第１ラッチ２３２にラッチされる。しかる後、第４ＭＵＸ２３６は、第２ラッチ部２３４からの係数「１1」を第１レベルＬＥＶＥＬ１として供給し、第５ＭＵＸ２４０は出力係数値「１2」を第２レベルＬＥＶＥＬ２として供給する。
【００４６】
しかし、各レベル値「１1」、「１2」及び「１3」がその順序にレベル制御部２５０に入力されると、第１レベル値「１1」とレベル値「１2」及び「１3」とが同時に処理されてしまう。従って、このような問題を解決するため、第５ＭＵＸ２４０は第３ＭＵＸ２２６からのレベル値を選択すると共に、該選択値を第２レベルＬＥＶＥＬ２として供給する。両レベル「１1」及び「１2」が各々ラインＬ４０Ａ及び４０Ｂを通じて出力された後、レベル「１3」は次のクロック周期間に出力される。従って、レベル検出部５０は、上記シーケンス「０、０、１1、０、１2、１3、…」の入力データストリームのうち、レベル「１1」、「１2」及び「１3」を発生する。
【００４７】
ランレングス検出部３０及びレベル検出部５０において、両ＭＵＸ１６２及び２２４はイントラＤＣ係数を発生するのに用いられる。従って、ＡＣ係数に関連された動作では、第１ＭＵＸ１６２はいつも加算部１４６と第１ラッチ部１６４との接続を行い、第２ＭＵＸ２２４は第１ＭＵＸ２２２と第１ラッチ部２３２との接続を連続的に行う。
【００４８】
また、入力バッファ２０は上記プロセスに用いられた方法と同一、または類似な方法を用いて、その残余出力を一連のランレベルの対に変換する。
【００４９】
結果的に、本発明によるランレングス符号化装置によれば、シーケンス「０、０、１1、０、１2、１3、…」をランレベルの対（２、１1）、（１、１2）、（１、１3）、．．等に変換することによって、ランレングス符号化信号を発生する。
【００５０】
【発明の効果】
従って、本発明によれば、入力データストリームの二つの変換係数を同時に改善された速度で入力データストリームをランレングス符号化してランレングス符号化を発生することができる。
【図面の簡単な説明】
【図１】従来によるランレングス符号化装置の概略的なブロック図。
【図２】本発明によるランレングス符号化装置の概略的なブロック図。
【図３】図２におけるランレングス検出部のブロック図。
【図４】図３における計算部の詳細なブロック図。
【図５】図３におけるラン制御部の詳細なブロック図。
【図６】図２におけるレベル検出部のブロック図。
【図７】図６におけるレベル制御部の詳細なブロック図。
【符号の説明】
１１ 第１バッファ
１２ ゼロ値検出部
１３ カウンタ
１４ 第２バッファ
２０ 入力バッファ
３０ ランレングス検出部
５０ レベル検出部
７０ ラン・レベル発生部
１１０ ゼロ値検出部
１４０ ラン値計算器
１４２ 計算制御部
１４４ 計数部
１４４−１ 第１カウンタ
１４４−２ 第２カウンタ
１４４−３ 加算部
１４６ 加算部
１５０ イントラＤＣ処理部
１６０ ランレングス発生部
１６２ 第１ＭＵＸ
１６４ 第１ラッチ
１６６ 第２ラッチ
１６８ 第２ＭＵＸ
１７０ 第３ラッチ
１７２ 第３ＭＵＸ
１８０ ラン制御部
１８２ 信号生成器
１８２−１ 論理積ＯＲゲート
１８２−２ 遅延回路
１８４ 制御信号発生部
２１０ イントラＤＣ処理部
２２０ データ入力回路
２２２ 第１ＭＵＸ
２２４ 第２ＭＵＸ
２２６ 第３ＭＵＸ
２３０ レベル発生部
２３２ 第１ラッチ
２３４ 第２ラッチ
２３６ 第４ＭＵＸ
２３８ 第３ラッチ
２４０ 第５ＭＵＸ
２５０ レベル検出部
５００ ランレングス符号化装置
Claims (9)
- 複数のゼロ値及び複数のゼロでない値からなる入力データストリームをランレングス符号化して、ランレングス符号化信号を発生するランレングス符号化装置であって、
前記入力データストリームのうち、全ての奇数データを有する第１シーケンスと全ての偶数データを有する第２シーケンスとを発生するバッファ手段と、
前記第１及び第２シーケンスに基づいて、前記入力データストリーム内のゼロでない値に先行する連続的なゼロ値の個数を表すランレングスを発生すると共に、前記第１及び第２シーケンス内の各要素がゼロであるか否かを判断して指示信号を発生するランレングス検出手段と、
前記指示信号と前記第１及び第２シーケンスとに基づいて、前記入力データストリーム内で連続的なゼロ値に後続するゼロでない値の大きさを表すレベルを発生するレベル検出手段と、
前記ランレングス及び前記レベルに基づいて、複数のランレベルの対を発生し、該複数のランレベルの対を前記ランレングス符号化信号として発生するランレベル発生手段とを有することを特徴とするランレングス符号化装置。 - 前記ランレングス検出手段が、
前記第１及び第２シーケンス内の各要素がゼロであるか否かを検出して、前記第１シーケンス内の要素に対応する第１指示信号と、前記第２シーケンス内の各要素に対応する第２指示信号とを発生するゼロ値検出手段と、
前記第１及び第２指示信号に基づいて、制御信号を発生する制御信号発生手段と、
前記第１及び第２指示信号に基づいて、前記入力データストリーム内のゼロでない値に先行する連続的なゼロ値の個数をカウントして、複数のラン値を発生するカウント手段と、
前記カウント手段からの各ラン値をラッチし、前記制御信号に応じて、該ラッチ値をランレングスとして出力するラッチ出力手段とを有することを特徴とする請求項１に記載のランレングス符号化装置。 - 前記カウント手段が、
前記第１及び第２指示信号に基づいて、第１及び第２リセット制御信号、セット制御信号、加算制御信号、及びラッチ信号を発生する計算制御手段と、
前記セット制御信号と、前記第１及び第２リセット制御信号とに応じて、複数のカウント値を発生するカウント値発生手段と、
前記加算制御信号に応じて、前記各カウント値を選択的に合わせて前記複数のラン値を発生する加算手段とを有することを特徴とする請求項２に記載のランレングス符号化装置。 - 前記ランレングス検出手段が、
ラン制御信号発生手段であって、
前ステージ信号と前記第１及び第２指示信号とに基づいて、第１及び第２選択制御信号と、第１〜第３ラッチ制御信号と、トグル信号とを発生する信号発生手段と、
前記トグル信号及びフィードバックされた前記前ステージ信号に基づいて、ステージ信号を発生するステージ信号発生手段とを有する、前記ラン制御信号発生手段と、
ラッチ出力手段であって、
前記加算手段からの各ラン値をラッチし、前記ラッチ信号、前記ステージ信号及び前記第１ラッチ制御信号に応じて、前記各ラン値を出力する第１格納手段と、
前記第１格納手段からの出力をラッチし、前記第２ラッチ制御信号に応じて、該ラッチ出力を出力する第２格納手段と、
前記加算手段からの各ラン値をラッチし、前記ラッチ信号、前記ステージ信号及び前記第３ラッチ制御信号に応じて、該各ラン値を出力する第３格納手段と、
前記第１選択制御信号に応じて、前記第１格納手段からの出力または前記第２格納手段からの出力のうちのいずれか一つを選択してランレングスとして出力する第１選択手段と、
前記第２選択制御信号に応じて、前記第３格納手段からの出力または前記加算手段からの出力のうちのいずれか一つを選択してランレングスとして出力する第２選択手段とを有し、前記第１及び第２選択手段が同一のクロック周期間に二つのランレングスを出力する、前記ラッチ出力手段とを有することを特徴とする請求項３に記載のランレングス符号化装置。 - 前記レベル検出手段が、
前記第１及び第２指示信号を用いて、選択制御信号及びラッチ制御信号を発生するレベル制御信号発生手段と、
前記第１及び第２シーケンス内の各要素をチェックし、前記選択制御信号に応じて、各々が前記第１及び第２シーケンスにおいて前記ゼロでない値の大きさを表す複数のレベル値を発生するゼロでない値検出手段と、
前記ゼロでない値検出手段からの各レベル値をラッチし、前記選択制御信号及び前記ラッチ制御信号に応じて、該ラッチ値をレベルとして出力するレベル出力手段とを有することを特徴とする請求項１に記載のランレングス符号化装置。 - 前記レベル制御信号発生手段が、
前ステージ信号と、前記第１及び第２指示信号とに基づいて、第１〜第４選択制御信号、第１〜第３ラッチ制御信号、及びトグル信号を発生する信号発生手段と、
前記トグル信号及びフィードバックされた前記前ステージ信号に基づいて、ステージ信号を発生するステージ信号発生手段とを有することを特徴とする請求項５に記載のランレングス符号化装置。 - 前記ゼロでない値検出手段が、
前記第１選択制御信号に応じて、前記第１及び第２シーケンス内の何れか一方の要素のレベル値を選択して第１レベル値として出力する第１レベル値選択手段と、
前記第２選択制御信号に応じて、前記第１及び第２シーケンス内の何れか一方の要素のレベル値を選択して第２レベル値として出力する第２レベル値選択手段とを備えることによって、前記第１及び第２レベル値が異なる値であることを特徴とする請求項６に記載のランレングス符号化装置。 - 前記レベル出力手段が、
前記第１レベル値選択手段からの第１レベル値をラッチし、前記第１ラッチ制御信号に応じて該ラッチ値を出力する第１格納手段と、
前記第１格納手段からの出力をラッチし、前記第２ラッチ制御信号に応じて該ラッチ値を出力する第２格納手段と、
前記第２レベル値選択手段からの第２レベル値をラッチし、前記第３ラッチ制御信号に応じて該ラッチ値を出力する第３格納手段と、
前記第３選択制御信号に応じて、前記第１格納手段からの出力または前記第２格納手段からの出力のうちのいずれか一つをレベルとして出力する第１のレベル発生手段と、
前記第４選択制御信号に応じて、前記第３格納手段からの出力または前記第１レベル値選択手段からの出力のうちのいずれか一つをレベルとして出力する第２のレベル発生手段とを備えることによって、前記第１及び第２のレベル発生手段が、同一のクロック周期間に二つのレベルを出力することを特徴とする請求項７に記載のランレングス符号化装置。 - 前記ステージ信号発生手段が、
前記トグル信号及びフィードバックされた前記前ステージ信号を排他的論理和演算を行う排他的論理和ゲートと、
所定の時間の間、前記排他的論理和ゲートからの出力を遅延させ、前記ステージ信号を発生する遅延手段とを備えることを特徴とする請求項４または６に記載のランレングス符号化装置。
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