JPH03104435A - データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル画像信号を２次元コサイン変換
（ｄｉｓｃｒｅｔｅ　ｃｏｓｉｎｅ　ｔｒａｎｓｆｏｒ
＋ｍ）等の２次元変換符号化により符号化することでデ
ータ量を圧縮するデータ伝送装置、特に、伝送データの
データ量を所定値以下に制御するバッファリングに使用
して好適なデータ伝送装置に関する。

〔発明の概要〕

この発明は、（ｎ×ｎ）の画素を直交変換して得られた
ｎ２個の係数データの中で、（ｎｔ一１）個の交流成分
の係数データを圧縮符号化して伝送するデータ伝送装置
において、（ｎ”　−１）個の交流成分の係数データを
低次の係数データと高次の係数データとに分割し、低次
の係数データの各係数データに対して第１のビット数の
整数倍のビット数を割り当てて送信データに変換すると
共に、高次の係数データに対して第１のビット数よりも
小なる第２のビット数の整数倍のビット数を割り当てて
送信データに変換するもので、発生情報量の制御を行う
ことができ、また、伝送データ量を効率良く圧縮するこ
とができる。

〔従・来の技術〕

画像信号の冗長度を抑圧するために、所定数の画素から
なるブロックに画面を分割し、ブロック毎に原画像信号
の特徴と合った変換軸で線形変換を行う変換符号化が知
られている．変換符号化としては、アダマール変換，コ
サイン変換等が知られている。従来のコサイン変換符号
化装置は、例えば第１３図に示すような構戒を有してい
る．第１３図において、７１で示す入力端子には、標本
化された離散的な画像信号ｆ　（ｊ　，　ｋ）が供給さ
れる。

この入力信号がコサイン変換（ＤＣＴ変換）回路７２に
供給される。コサイン変換回路７２では、２次元コサイ
ン変換がなされる．２次元コサイン変換では、次式の信
号処理がなされる。但し、原データは、１ブロックが（
ｎ×ｎ）の２次元データｆ（ｊ，ｋ）（ｊ．ｋ−ＯｔＬ
．．．．ｎ−１）　　とする．ｕ＋ｖ＝０＋Ｌ．．．＋
ｎ−１ コサイン変換回路７２からの係数値Ｆ　（ｕ．　ｖ）が
ブロック走査回路７３に供給され、ブロック内の係数デ
ータが直流成分から高周波成分に向かってジグザグ走査
で出力される。ブロック走査回路７３からの係数データ
が再量子化回路７４に供給される。再量子化回路７４で
は、係数データがバッファコントロール回路７８からの
量子化ステップで量子化される。再量子化回路７４の出
力信号がソーティング回路７５に供給される．ソーティ
ング回路７５では、振幅の絶対値の順序で係数データが
ソーティングされた後、振幅とアドレスの両方の差分値
が形威される。ソーティング回路７５からの差分信号が
可変長符号化回路７６に供給される。可変長符号化回路
７６では、ランレングス符号化及びハフマン符号化によ
り、所定ビット数のコード信号に変換される． 可変長符号化回路７６からのコード信号がバッファメモ
リ７７に供給される．バッファメモリ７７は、可変長符
号化回路７６からのコード信号の伝送レートを伝送路の
レートを超えない範囲のレートに変換するために設けら
れている。バッファメモリ７７の入力側のデータレート
は、可変のものであるが、バッファメモリ７７の出力側
のデータレートが略々一定となる．バッファメモリ７７
からの出力データが端子７９に取り出される．バッファ
メモリ７７において、伝送データ量の変動が検出され、
検出信号かバッファコントロール回路７８に供給される
． バッファコントロール回路７８は、再量子化回路７４の
量子化ステップを制御し、また、可変長符号化回路７６
におけるスレッシッルディングによって、伝送される係
数データが所定のデータ量となるように制御する．スレ
ッシジルディングは、絶対値がしきい値より大きい係数
データからしきい値を減算する処理である．但し、直流
成分の係数データＦ　（０．０）は、スレッシちルディ
ングの対象から除かれる。

〔発明が解決しようとする課題〕

上述のようなフィードバック型のバッファリングは、バ
ッファメモリ７７がオーバーフローしそうになると、バ
ッファメモリ７７への入力データのレートを低下させ、
逆に、バッファメモリ７７がアンダーフローしそうにな
ると、バッファメモＩＪ７７への入力データのレートを
上昇させるように、バッファコントロール回路７８によ
り量子化ステップ及びしきい値をフィードバック制御し
ている．フィードバック制御のために、帰還量に対する
感度を上げ過ぎると、目標値付近で発振し、逆に感度を
下げ過ぎると、収束に時間がかかる問題が生じる．収束
に時間がかかる時には、バッファメモリ７７の容量を増
やす必要がある。このように、従来のバッファリング処
理は、実用に当たっては、相当のノウハウが必要な問題
点があった．また、従来のフィードバック型のバ・冫フ
ァリング装置は、ソーティング回路７５及びスレッシッ
ルディング回路等の複雑な回路を必要とする欠点があっ
た。

更に、従来の方式は、伝送データ量を長い期間で平均的
に所定値以下に抑えることができるが、ディジタルＶＴ
Ｒのように、テレビジゴン信号の１フィールド或いはｌ
フレーム単位で、正確にデータ量を制御することが難し
い欠点があった．従って、この発明の目的は、スレッシ
３ルディング回路、ソーティング回路のような複雑な回
路を必要とせずに、フィードフォワード型のバッファリ
ングにより、１フィールド或いは１フレーム単位でデー
タレートを一定レートとすることができるデータ伝送装
置を提供することにある。

本願出願人は、先に変換符号化で得られた係数データを
ＡＤＲＣ　（ダイナミックレンジＤＲに適応した符号）
で符号化し、符号化出力のデータ量を所定値以下に抑え
るデータ伝送装置を提案している（特願昭６３−２４５
２２７号明細書参照）．この方式は、従来のフィードバ
ック型のバッファリングの問題点を解決でき、また、デ
ータの圧縮率を高くできる．しかし、ＡＤＲＣ符号化装
置を組み合わせる必要があるため、回路の複雑化、デー
タの誤差の増加の問題があった。

この発明は、変換符号化で得られた係数データ自体のデ
ータ量を制御することで、先に提案されている方式と異
なるものである。

更に、この発明の目的は、交流成分の係数データを低次
の係数データと高次の係数データとに分け、夫々の係数
データを異なる符号化規則に基づいて送信データに変換
することにより、送信データを効率良く圧縮することが
できるデータ伝送装置を提供することにある。

〔課題を解決するための手段〕

この発明は、（ｎ×ｎ）の画素を直交変換して得られた
ｎ″個の係数データの中で、（　ｎ　２−１）個の交流
成分の係数データを圧縮符号化して伝送するデータ伝送
装置において、 （ｎ”−１）個の交流成分の係数データを低次の係数デ
ータと高次の係数データとに分割し７、低次の係数デー
タの各係数データに対して第１のビット数の整数倍のビ
ット数を割り当てて送信データに変換すると共に、高次
の係数データに対して第１のビッｌ・数よりも小なる第
２のビット数の整数倍のビット数を割り当てて送信デー
タに変換するようにしたものである。

〔作用〕

例えば（８Ｘ８）のＬブロックに対してコサイン変換が
なされ、コサイン変換で得られた係数データが（４Ｘ４
）の４個のブロックに分割される。

直流成分の係数データは、再量子化がされずに、元の値
が伝送される。この直流成分の係数データが含まれる（
４Ｘ４）のブロックにおいて、残りのｌ５個の交流成分
の係数データ、即ち、低次の係数データは、再量子化が
され、再量子化された係数データ（０を含む）が送信デ
ータに変換される。この場合、低次の係数データと対応
する送信データは、第１のビット数例えば３ビットの整
数倍のビット数が割り当てられたものである。

直流成分が含まれない３個のブロックがＭブロックと称
される。Ｍブロックが（２Ｘ２）のＳブロックに分割さ
れ、Ｓブロックがサンプル単位に分割される。Ｍブロッ
クの交流成分の係数データが高次の係数データであって
、この高次の係数データは、再量子化がされ、０でない
有意なデータのみが伝送される．高次の係数データと対
応する送信データは、２ビットの整数倍のビット数が割
り当てられたものである。この場合、Ｍブロックについ
てのフラグＦｍにより、有意な係数データの有無がＭブ
ロックに関して示される。また、有意な係数データが含
まれるＭブロックの中のＳブロックについてのフラグＦ
ｓにより、有意な係数データの有無がＳブロックに関し
て示される。更に、有意な係数データが含まれるＳブロ
ックの中で、有意な係数データの有無がサンプル単位で
フラグＦｐで示される。

従って、交流成分の係数データが効率的に送信データに
変換され、また、Ｍブロックの単位で細かくデータ量を
制御でき、更に、フィードホワード制御でバッファリン
グを行うことができる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する．この説明は、下記の項目に従ってなされる。

ａ．一実施例の全体システム ｂ．バッファリング処理 Ｃ．変形例 ａ．一実施例の全体システム 第１図において、１で示す入力端子に標本化された離散
的な画像信号が供給され、入力ディジタル画像信号がブ
ロック化回路２に供給される．ブロック化回路２では、
フィールド内のディジタル画像信号が走査順序からブロ
ックの順序に変換される。第２図は、ＤＣＴ用の画像ブ
ロック（以下、Ｌブロックと称する．）の一例を示し、
水平方向に８画素、垂直方向に８ラインの（８Ｘ８）の
２次元ブロックが形威される。ライン数が５２５の方式
で、１フィールドの有効ライン数が２４０、１ラインの
有効サンプル数が７２０の場合では、（７２０Ｘ２４０
）＋　（８Ｘ８）＝２７００個のＬブロックが１フィー
ルド内に含まれる。

このブロック化回路２の出力信号がコサイン変換（ＤＣ
Ｔ変換）回路３に供給される。コサイン変換回路３では
、従来と同様の処理により、２次元コサイン変換がなさ
れる。コサイン変換回路３からＬブロックのサイズと対
応する（８Ｘ８）の係数テーブルが得られる。この係数
テーブルにおいて、直流成分の係数データ及び交流成分
の係数データは、１ビットの符号（±）を含む所定ビッ
ト数のデータである． コサイン変換回路３からの係数データが重み付け回路４
に供給される。重み付け回路４では、（８Ｘ８）の係数
テーブルに対して第３図に示すような固定の重み付け係
数が乗じられる。この重み付け係数は、ＤＣ（直流）威
分に対しては１とされ、次数が高いＡＣ（交流）成分程
、重み付け係数が小とされている。即ち、重要度が高い
係数ほど大きい重み付け係数が乗じられる。

重み付け回路４からの係数データが１フィールドメモリ
で構威されたバッファメモリ５及び絶対値化回路６に供
給される。絶対値化回路６で絶対値に変換された係数デ
ータが最大値検出回路７、最大値検出回路８、度数分布
メモリ９、ｌ２に供給され、最大値検出回路７の出力信
号が度数分布メモリ１０に供給され、最大値検出回路８
の出力信号が度数分布メモリｌ１に供給される．一方の
最大値検出回路７は、ＤＣＴ用のブロックを更に分割し
たサブブロック（以下、Ｍブロックと称する）毎にＡＣ
係数の絶対値の最大値ＭＡＸ１を検出する．他方の最大
値検出回路８は、Ｍブロックを更に分割したサブブロッ
ク（以下、Ｓブロックと称する）毎にＡＣ係数の絶対値
の最大値ＭＡＸ２を検出する． 上述の（８Ｘ８）のＬブロックが第４図Ａに示すように
、（４Ｘ４）の４個のブロックに分割され、直流成分の
係数データＤＣを含むブロック以外のブロックがＭブロ
ックＭ１、Ｍ２、Ｍ３とされ、これらのＭブロックがＳ
ブロックに更に分割される。直流成分の係数データＤＣ
は、元の値が伝送され、その周囲の１５個のＡＣ係数デ
ータが後述のように、３ビットを単位とした送信データ
に変換される。つまり、この１５個の低次のＡＣ係数デ
ータとＭブロックに含まれる高次の係数データとは、別
々の規則で符号化される。

Ｍブロックに対して、第４図Ｂに示すようなフラグＦｍ
が定められる．第４図Ｃに示す一つのＭブロックＭｉ（
ｉ−１．２又は３）が第４図Ｄに示すように、（４Ｘ４
）の４個のＳブロックＳｔＯ，Ｓｉｌ，Ｓｉ２，３１３
に更に分割される。

Ｓブロックに対して、第４図已に示すようなフラグＦｓ
が定められる。第４図Ｆに示す一つのＳブロックＳｉｊ
　（ｉｊ＝ｏｏ〜０３．　１０〜１３．　２０〜２３又
は３０〜３３〉には、第４図Ｇに示すように、４個のサ
ンプルＰｉｊＯ，Ｐｉｊｌ，Ｐｉｊ２，Ｐｉｊ３が含ま
れる。

各サンプルに対して、第４図Ｈに示すフラグＦｐが定め
られる。フラグＦｍ，Ｆｓ，Ｆｐの夫々の１ビットが有
意な（Ｏでない）ＡＣ係数データの有無を示している。

即ち、“０”のビットは、有意なデータが無いことを意
味し、“１”が有意なデータが有ることを示す． ＬブロックからＭブロックへ分割する場合に、或いはＭ
ブロックからＳブロックへ分割する場合において、第４
図に示すように、縦及び横方向を等分する方法に限らず
、ジグザグ走査の順序で分割を行うことで、より小さい
ブロックを形威しても良い． 度数分布メモリ９、１０、１１及び１２は、後述するバ
ッファリング処理のために設けられている。度数分布メ
モリ９には、直流成分が含まれ，るブロックのＡＣ係数
（低次）の絶対値の度数分布が記憶され、次にこの度数
分布が累積型のものに変換される。度数分布メモリ１０
には、絶対値に変換されたＡＣ係数の各Ｍブロック内の
最大値ＭＡＸＩの度数分布が記憶され、次にこの度数分
布が１フィールド期間で累積され、累積度数分布表が形
成される。また、度数分布メモリ１ｌには、絶対値に変
換されたＡＣ係数のＳブロック内の最大値ＭＡＸ２の度
数分布が記憶され、次にこの度数分布が１フィールド期
間で累積され、累積度数分布表が形威される．更に、度
数分布メモリ１２には、絶対値に変換された高次のＡＣ
係数の度数分布が記憶され、次にこの値が１フィールド
期間で累積され、累積度数分布表が形戒される。

バッファメモリ５は、バッファリング処理の単位期間で
ある１フィールドのメモリ容量を有し、バッファメモリ
５からの係数データが重み付け回路１３に供給される．
重み付け回路１３は、バッファリング処理のために設け
られており、１フィールド当たりの送信データ量（送信
ビット数）が目標とする所定値を超えないように、制御
された重み付け係数が係数データに乗じられる。重み付
け係数の最大値が１であり、例えば１／２．　１／４．
　１／６．１／８．　１／１０．　１／１２．　１／１
４．　１／１６の重み付け係数が使用される．この重み
付け係数が小となるほど、送信すべきデータ量が減少す
る。この重み付け係数は、再量子化ステップの逆数であ
る．バッファリング処理の対象とされるのは、ＡＣ成分
のデータであって、重要度が高いＤＣ成分のデータは、
原データのままで伝送される。

度数分布メモリ９，１０，１１及び１２対するアドレス
、重み付け回路１３に対する重み付け係数を指定するた
めのモード制御信号ＭＤ等がコントロール信号発生回路
１４で形威される．重み付け回路１３からの係数データ
とモード信号とがフォーマット化回路１５に供給され、
送信データがフォーマット化回路１５の出力端子１６か
ら発生し、送信データが伝送路に送出される．伝送路の
一例は、磁気記録／再生のプロセスである．フォーマッ
ト化回路１５では、伝送用の同期パターンの付加、エラ
ー訂正符号化の処理等が必要に応じてなされる．送信ビ
ット数の計算等の処理は、入力データのデータ欠落期間
（垂直プランキング期間）内で行うことができ、次のフ
ィールド期間でバッファメモリ５から読み出されるデー
タに対して、前のフィールドで決定されたモードに応じ
た重み付け処理が行われる． 第５図は、送信データの構戒を示す。送信データは、最
初に例えば１０ビットの直流成分のデータＤＣが位置し
、次に低次のＡＣ成分の係数データＤＡＴＡＩが位置し
、更に次にフラグＦｍ，Ｆｓ，Ｆｐが順次位置し、これ
らのフラグの後に高次のＡＣ４分の係数データＤＡＴＡ
２が位置する構或を有している。前述のように、フラグ
Ｆｍ、ＦｓＳＦｐは、Ｍブロック、Ｓブロック、Ｓブロ
ック内のサンプルの夫々に関して、有意なデータが含ま
れるブロックを示している。

例えばＭブロックの中で、Ｍ１及びＭ２に有意なデータ
が含まれる場合には、３ビットのフラグＦｍは、（１１
０）のビットパターンとされる。

二つのＭブロックＭ１及びＭ２に対応する（４×２−８
）個のＳブロックＳ　ｌｊ　＋　　Ｓ　２ｊに関するフ
ラグＦｓが伝送される．例えばＳブロックの中で、ＳＩ
Ｑ．　Ｓｌｌ，　３２０．　３２３に夫々有意なデータ
が含まれる場合には、フラグＦ’ｓは、（１１００１０
０１）のビットパターンを有する。これらの有意なデー
タが含まれる４個のＳブロックに対応する（４Ｘ４−１
６）個のサンプルＰ　１０ｋ，　Ｐ　ｌｌｋ，　Ｐ　２
０ｋ，Ｐ２３ｋに関するフラグＦｐが伝送される。これ
らのサンプルの中で、例えばＰ　１０１，　Ｐ　１０２
．　Ｐ　１０３．Ｐ　ｌｌｉ．　Ｐ　１１２．　Ｐ　２
０２．　Ｐ　２３０が有意なデータの場合には、フラグ
Ｆｐぱ、（０１１１０１１０００１０１０００）のビッ
トパターンを有する．以上のように、フラグＦｍ，ＦＳ
，ＦＰでもって、Ｌブロック当たりで（６３−１５＝４
８）個のＡＣ係数データの中の有意なデータが特定され
る。これらのデータの値は、送信データに変換されたＤ
ＡＴＡ２であって、フラグの後に順番に配列される。コ
サイン変換で得られたＡＣ係数データは、フォーマット
化回路１５において送信データに変換される。

第６図は、低次のＡＣ係数データを送信データに変換す
る規則を示し、第７図は、高次のＡＣ係数データを送信
データに変換する規則を示す．第６図に示すように、低
次のＡＣ係数データは、３ビットの整数倍の長さの送信
データに変換される．送信データのビットパターンは、
サインビットＳを先頭に有する元のビット（ｘＯ，ｘｉ
、・・・、Ｘ８）の間に“０”又は“１＃の結合ビット
が挿入されたものである。サインビットＳの゛０”が十
を意味し、これが“１”がーを意味する。結合ビットの
”１″は、その後に３ピントが続くことを意味し、結合
ビットの“０”は、一つのサンプルの区切りを意味する
。低次のＡＣ係数データは、０の値のサンプルも伝送さ
れる。従って、３ビット毎に受信データを区切り、その
３ビットの中の最後のビットからサンプルの区切りを検
出でき、受信側で送信データを係数データに復号するこ
とができる。第６図に示される送信データにおいて、３
ビットにより４種類の値を表現できる。即ち、（００：
０、０１：１、１１：−１、１０：予約語）。

この予約語は、次のデータの性質を表すために用いられ
る。

高次のＡＣ係数データは、第７図のように、送信データ
に変換される。第７図Ａは、ＤＣＴで得られた係数デー
タの中のＡＣ係数の値及びコードを示している。ａｔは
、ＡＣ係数データの（ｉ−ｌ）番目のビットを表す。こ
の係数データが第７図Ｂに示すビットパターンの送信デ
ータに変換される。送信データのビットパターンは、サ
インビットＳを先頭に有する元のビットの間に“０”又
は“１”の結合ビットが挿入されたものである．結合ビ
ントの“１“は、最後のビットの前に付加されている．
従って、ビット系列の最後は、（ｉｓ）又は（１ａＯ）
となり、ビット系列の区切りを検出でき、受信側で送信
データを係数データに復号することができる。図示せず
も、（±１２８〜±２５５）以上の値も第７図と同様に
送信データに変換される。

上述のように、低次のＡＣ係数と高次のＡＣ係数との間
で符号化規則を変えているのは、下記の理由による。

第１に低次のＡＣ係数データは、低次のものに比してか
なり値が大きく、Ｏのものが殆ど無い。

従って、有意な係数データのみを伝送する符号化は、高
次のものに対してデータ圧縮の点で有効であるが、低次
のものには不向きである。第２に大きな係数データの値
の場合には、２ビット単位で区切る方法に比して３ビッ
ト単位で区切るものの方が送信データのビット数が少な
い．従って、高次の係数データは、３ビット単位で区切
る符号化方法で送信データに変換される。

ｂ．バンファリング処理 第８図は、この発明の一実施例中のバッファリング処理
と関連する一部を詳細に示す。絶対値化回路６からのＡ
Ｃ係数がマルチブレクサ２１に供給され、マルチブレク
サ２ｌの出力信号が度数分布メモリ９に対して、アドレ
スとして供給される．また、絶対値化回路６からのＡＣ
係数の絶対値が最大値検出回路７に供給され、最大値検
出回路７で、Ｍブロック毎の最大値ＭＡＸＩが検出され
る。

この最大値ＭＡＸＩがマルチブレクサ３１に供給され、
マルチブレクサ３１の出力信号が度数分布メモリ９に対
して、アドレスとして供給される。

更に、最大値検出回路８で検出されたＳブロック毎のＡ
Ｃ係数の最大｛ＩｉＭＡＸ２がマルチプレクサ４１に供
給され、マルチプレクサ４１の出力信号が度数分布メモ
リ１１に対して、アドレスとして供給される。更に、Ａ
Ｃ係数の絶対値がマルチプレクサ５１に供給され、マル
チプレクサ５ｌの出力信号が度数分布メモリｌ２に対し
て、アドレスとして供給される。

２０で示すＭブロックカウンタが設けられ、カウンタ２
０からの２ビットの出力が上位のアドレスとして、マル
チブレクサ２１、３１、４１及び５１に供給される。こ
の上位のアドレスにより、メモリ１０、１１及び１２の
夫々のメモリ領域がＭブロックと対応して分けられる。

メモリ９には、Ｍブロックでないブロック（直流成分の
係数データＤＣを含むブロック）の低次のＡＣ係数デー
タの絶対値が記憶される。このブロックの区別のために
Ｍブロックカウンタ２０の出力信号が用いられる。

度数分布メモリ９から読み出されたデータが加算回路２
２に供給され、加算回路２２でマルチプレクサ２３の出
力と加算される．マルチブレクサ２３には、Ｏ、＋１及
びレジスタ２４の出力信号とが供給され、これらの入力
信号の一つが選択的に加算回路２２に供給される。加算
回路２２の出力信号がレジスタ２４に供給される．レジ
スタ２４の出力信号が上述のように、マルチブレクサ２
３にフィードバックされると共に、乗算回路２５に供給
される。この乗算回路２５は、３倍の乗算を行い、乗算
回路２５の出力信号が加算回路２６に供給される． 度数分布メモリ１０から読み出されたデータが加算回路
３２に供給され、加算回路３２でマルチブレクサ３３の
出力と加算される．マルチブレクサ３３には、０、＋１
及びレジスタ３４の出力信号とが供給され、これらの入
力信号の一つが選択的に加算回路３２に供給される．加
算回路３２の出力信号がレジスタ３４に供給される。レ
ジスタ３４の出力信号が上述のように、マルチプレクサ
３３にフィードバックされると共に、加算回路３５に供
給される． 度数分布メモリ１１に関連して、メモリ１０と同様に、
加算回路４２、マルチブレクサ４３、レジスタ４４が設
けられている．レジスタ４４の出力信号がマルチプレク
サ４３にフィードバックされると共に、加算回路３５に
供給される．加算回路３５の出力信号が乗算回路４５を
介することで４倍とされ、乗算回路４５の出力信号が加
算回路４６に供給される。

度数分布メモリ１２に関連して、メモリ１０，１１と同
様に、加算回路５２、マルチブレクサ５３、レジスタ５
４、乗算回路（２倍回路）５５が設けられている．乗算
回路４５及び５５は、シフト回路で構或できる． 後述のように、加算回路２６の出力には、ＡＣ係数に関
する送信ビット数Ｑが得られ、この送信ビット数Ｑが比
較回路５６に供給される．比較回路５６には、端子５７
から送信ビット数の目標値Ｐが供給され、計算された送
信ビット数Ｑと目標｛＋！Ｐの大小関係が検出される．
（Ｐ＞Ｑ）の場合に例えばハイレベルとなる比較出力信
号が発生する。

比較回路５６の比較出力信号が破線で囲んで示すコント
ロール信号発生回路１４のモード発生器６１に供給され
る．モード発生器６１は、例えば４ビットのモード制御
信号ＭＤを発生する。このモード制御信号ＭＤがアドレ
ス発生器６２及びレジスタ６３に供給される。モード信
号発生器６１は、モード番号ｌをＯからインクリメント
し、各モード番号ｉに関する比較出力信号を監視してい
る．送信ビット数Ｑと目標値Ｐが（Ｐ＞Ｑ）の関係にあ
る時には、モード番号ｉがインクリメントされ、（Ｐ＞
Ｑ）の関係が戒立しなくなったら、モード番号ｉの更新
が停止される． レジスタ６３には、比較回路５６からの上述の比較出力
信号がクロックとして供給され、（Ｐ＞Ｑ）の関係が戒
立し・なくなった時に、モード制御信号ＭＤがレジスタ
６３に取り込まれる．また、アドレス発生器６２で形威
されたアドレス信号がマルチブレクサ２１、３１４１及
び５１に夫々供給される。

モード制御信号ＭＤで制御されるモードｌは、以下のも
のであり、モード番号ｉの順序で送信ビット数が増大す
る。

モードＬ：ＡＣ係数をｌ／１６倍して伝送する．モード
２：ＡＣ係数を１７１４倍して伝送する。

モード３：Ａｃ係数を１７１２倍して伝送する。

モード４：ＡＣ係数を１７ＩＯ倍して伝送する．モード
５：ＡＣ係数を１／８倍して伝送する．モード６：ＡＣ
係数を１／６倍して伝送する．モード１：ＡＣ係数を１
７４倍して伝送する。

モード８：ＡＣ係数を１７２倍して伝送する。

モード９：ＡＣ係数をそのまま伝送する。

レジスタ６３からのモード制御信号ＭＤが破線で囲んで
示す重み付け回路１３に供給される。重み付け回路１３
は、レジスタ６３からのモード制御信号ＭＤとカウンタ
６５で発生したＭブロック番号とがアドレスとして供給
され、重み付け係数を発生するＲＯＭ６４と、バッファ
メモリ５からの係数データとＲＯＭ６　４から読み出さ
れた重み付け係数とを乗算する乗算回路６６とで構威さ
れている。乗算回路６６の出力データがフォーマット化
回路１５に供給され、モード制御信号ＭＤと共に送信デ
ータに変換される。

重み付け回路１３において、カウンタ６５からのＭブロ
ック番号が供給されているのは、一律にＡＣ係数に対し
て、Ａ等の重み付け係数を乗じるのではなく、各ブロッ
クに応じてよりきめ細かく重み付け係数を乗じることを
可能とするためである。

以下、上述の実施例における送信ビット数を求める処理
について説明する．１フィールド当たりのＬブロックの
個数は、ＮＢ（例えば２７００ブロック／フィールド）
で表す。

まず、送信データ（第５図参照）中のフラグＦｍ及びＤ
Ｃは、画像内容と無関係に全てのブロックで送信しなけ
ればならない。つまり、（３＋１０）ＸＮＢ−１３ＮＢ
は、固定のデータ量である。

フラグＦｓ及びＦｐとＡＣ係数データＤＡＴＡ１及びＤ
ＡＴＡ２のビット数は、可変で、これらのビット数を知
ることが必要である。比較回路５６では、可変のビット
数に関して発生データ量Ｑと目標値Ｐとの比較がなされ
る。

最初に低次のＡＣ係数データに関して発生情報量の計算
について説明する．１フィールド内の全ての低次のＡＣ
係数データ（１　５ＸＮＢ）の絶対値の度数分布を作威
し、この度数分布を累積度数分布に変換する。

度数分布メモリ９は、書き込みの前にクリアされる。加
算回路２２は、クリア動作時にゼロデータを発生し、ま
た、コントロール信号発生回路１４のアドレス発生器６
２からの順次変化するアドレスがマルチブレクサ２１を
介してメモリ９に供給され、全アドレスにゼロデータが
書き込まれる．このクリアの後にマルチプレクサ２１が
絶対値化回路６からのＡＣ係数データの絶対値及びＭブ
ロックカウンタ２０の出力を選択し、また、マルチブレ
クサ２３が＋１の人力を選択する。ＡＣ係数データの絶
対値及びＭブロックカウンタ２０の出力で指定されるア
ドレスのデータがメモリ９から読み出され、加算回路２
２で＋１される。この加算回路２２の出力データがメモ
リ９の入カデータとして同一のアドレスに書き込まれる
．この処理が１フィールド期間にわたってなされた後に
、度数分布メモリ９には、直流成分の周辺のＡＣ係数デ
ータの絶対値の度数分布表が貯えられる。

第９図Ａは、低次のＡＣ係数の絶対値ｎを横軸とし、発
生度数を縦軸とした度数分布グラフである．この度数分
布が最大値の側例えば５１１から０に向かって累積され
ることで、第９図Ｂに示す累積度数分布グラフＡＣ　（
ｎ）が得られる。この一実施例では、第１０図に示すよ
うに、９種類の再量子化ステップ（１，２，４，６．８
，１０，１２，１４．１６）が使用されており、各再量
子化ステップにより低次のＡＣ係数データが割算され、
その商を四捨五入で整数化した値が伝送される値となる
。第１０図において、ｎｏ．．ｎ１、ｎ２、ｎ３、ｎ４
は、伝送データのビット数が変化する点の値を再量子化
ステップと対応して示している。累積度数分布グラフＡ
Ｃ　（ｎ）と値（ｎｏ、ｎ１、ｎ２、ｎ３、ｎ４）とか
ら低次のＡＣ係数データに関して発生情報量が計算でき
る。例えば再量子化ステップが「１」の場合では、次式
で発生情報量を求めることができる。

（ＡＣ（０）−ＡＣ（２））ｘ３＋　（ＡＣ（２）−Ａ
Ｃ（１０）　）　Ｘ６＋　（Ａｃ　（１０）　−ＡＣ　
（４２）　）　ｘ９＋（ＡＣ　（４２）　−ＡＣ　（１
７０））　Ｘ１２＋　（ＡＣ　（１７０）Ｘ１５＝３Ｘ
　｛ＡＣ（０）＋ＡＣ（２）＋ＡＣ（１０）＋Ａ　Ｃ　
（４２）　＋　Ａ　Ｃ　（１７０）　）つまり、各再量
子化ステップ毎に低次のＡＣ係数データの発生情報量は
、 と計算できる，ＡＣ　（ｎ）の値を累積度数分布表から
得るために、アドレス発生器６２からモード番号（再量
子化ステップ）に応じたアドレスが順次発生する。

次に、フラグＦｓのデータ量の計算について説明する．
フラグＦｓを送らなければならないのは、３個のＭブロ
ックに属する１６サンプル中にＯでない値を持ったＡＣ
係数が一つでも在る場合である．従って、各Ｍブロック
のＡＣ係数の最大｛ｔｌＭＡＸＩに注目すれば、充分で
ある．そこで、１フィールド内の全てのＭブロックの夫
々のＡＣ係数の絶対値の最大｛ｉＭＡＸ１の度数分布を
作威し、この度数分布を累積度数分布に変換する．度数
分布メモリ１０は、書き込みの前にクリアされる。加算
回路３２は、クリア動作時にゼロデータを発生し、また
、コントロール信号発生回路１４のアドレス発生器６２
からの順次変化するアドレスがマルチプレクサ３１を介
してメモリ１０に供給され、全アドレスにゼロデータが
書き込まれる。

このクリアの後にマルチプレクサ３ｌが最大値検出回路
７で検出された最大値ＭＡＸＩ及びＭブロックアドレス
を選択し、また、マルチプレクサ３３が＋１の人力を選
択する．最大値ＭＡＸＩ及びＭブロックアドレスで指定
されるアドレスのデータがメモリ１０から読み出され、
加算回路３２で＋１される。この加算回路３２の出力デ
ータがメモリ１０の入力データとして同一のアドレスに
書き込まれる。この書き込みは、１６サンプルで１回の
割合でなされる。この処理が１フィールド期間にわたっ
てなされた後に、度数分布メモリ１０には、Ｍブロック
Ｍ１、Ｍ２、Ｍ３に関して、ＡＣ係数の絶対値の最大値
ＭＡＸ１の度数分布表が夫々貯えられる． また、度数分布メモリ１０と同様に、度数分布メモリ１
１は、最初にゼロクリアされ、次に、Ｓブロック毎に検
出されたＡＣ係数の絶対値の最大値ＭＡＸ２とＭブロッ
クアドレスをアドレスとして、加算回路４２で＋１され
たメモリ１１の内容が同一のアドレスに書き込まれるこ
とで、各Ｍブロックに関して、ＡＣ係数の絶対値の最大
値ＭＡＸ２のｌフィールド期間の度数分布表がメモリ１
１に形戒される．この書き込みは、４サンプルで１回の
割合でなされる． 更に、度数分布メモリ１０、１１と同様に、度数分布メ
モリｌ２は、最初にゼロクリアさｈ、次に、ＡＣ係数の
絶対値及びＭブロックアドレスをアドレスとして、加算
回路５２で＋１されたメモリ１２の内容が同一のアドレ
スに書き込まれることで、各Ｍブロックに関して、ＡＣ
係数の絶対値の１フィールド期間の度数分布表がメモリ
１２に形威される． このように、メモリ１０、１１及びｌ２に１フィールド
分の発生度数の分布表が形戒されたら、次に、これらの
度数分布表から累積度数分布表が形威される．累積度数
分布表の形或のために、マルチプレクサ３１、４１及び
５１がコントロール信号発生回路１４のアドレス発生器
６２の出力を選択する状態に切り替えられ、また、マル
チプレクサ３３、４３及び５３がレジスタ３４、４４及
び５４の出力を夫々選択する状態に切り替えられる．ア
ドレス発生器６２は、３個のＭブロックの夫々の累積度
数分布を形戒するために、その上位ビットでＭブロック
の区別がされ、その下位ビットで値が区別される。

上述のアドレスの読み出し出力は、加算回路３２、４２
及び５２でレジスタ３４、４４及び５４の出力と夫々加
算される。レジスタ３４、４４及び５４は、累積度数分
布表の作成に先立ってゼロクリアされ、従って、メモリ
１０，１１及び１２には、各Ｍブロック毎に最大アドレ
スからの値が累積された値が書き込まれる。

第１ｌ図Ａは、ＡＣ係数の絶対値のＭブロック毎の最大
値ＭＡＸＩを横軸とし、発生度数を縦軸とした度数分布
グラフである。この度数分布が最大値例えば５１１の側
から１に向かって累積されることで、第ｌ１図Ｂに示す
累積度数分布グラフＳ　（ｎ）が得られる．この累積度
数分布グラフＳ（ｎ）から、伝送する最小値ｎｏが決め
られた場合、送信すべきＭブロックの個数Ｓ　（ｎｏ）
が分る。１個のＭフ゛ロック当たり４ビットのフラグＦ
Ｓが伝送されるので、フラグＦｓの送信ビット数は、 Ｓ　（ｎｏ）Ｘ４　　（ビット）・・・　・（２）であ
る． フラグＦｐの送信ビット数について次に説明する。上述
のフラグＦｓのビット数と同様に、第ｌ１図Ｃに示すよ
うに、ＡＣ係数の絶対値のＳブロック毎の最大値ＭＡＸ
２を横軸とし、発生度数を縦軸とした度数分布グラフが
メモリ１０に形或される。この度数分布が最大値例えば
５１１の側からＯに向かって累積されることで、第１１
図Ｄに示す累積度数分布グラフＰ　（ｎ）が得られる。

この累積度数分布グラフＰ　（ｎ）から、伝送する最小
値ｎｏが決められた場合、送信すべきＳブロックの個数
Ｐ　（ｎｏ）が分る．１個のＳブロックで４ビットのフ
ラグＦＰが伝送されるので、フラグＦｐの送信ビット数
は、 Ｐ　（ｎｏ）Ｘ４　（ビット）・・・・（３）である． また、メモリ１２には、Ｍブロックの全ての係数データ
（高次の係数データ）をアドレスとする度数分布表が形
威される．この度数分布表がフラグと同様に、累積度数
分布表に変換される．Ｍブロックの場合では、低次のＡ
Ｃ係数データと異なる符号化規則が適用される．従って
、低次のＡＣ係数データと同様に再量子化ステップが設
定されていても、表現ビット長が変化する点の値が第１
０図と異なっている．第１２図は高次のＡＣ係数データ
に関して表現ビット数の変化点を示すものである。メモ
リ１２に形威された累積度数分布表と表現ビット数変化
点の値とから低次のＡＣ係数データと同様にして高次の
ＡＣ係数データの発生データ量が計算できる．例えば再
量子化ステップが「８」の時に、データのサンプル数及
び送信ビット数は、下記のものである． ＊７ビットのＡＣ係数のサンプル数？　Ａ　Ｃ　（２６
０）送信ビット数：　１　４　ＡＣ（２６０）＊６ビッ
トのＡＣ係数のサンプル数： ＡＣ（２６０）　−ＡＣ（１３２） 送信ビット数： １２　（ＡＣ（２６０）　−ＡＣ（１３２）　）＊５ビ
ットのＡＣ係数のサンプル数： Ａ　Ｃ　（ｔ３２）　−　Ａ　ｃ　（６Ｂ）送信ビット
数： １　０　（　ＡＣ（１３２）　−ＡＣ（６８））＊４ビ
ットのＡＣ係数のサンプル数： Ａ　Ｃ　（６８）　−　Ａ　Ｃ　（３６）送信ビット数
： ８　（　ＡＣ（６８）一ＡＣ（３６））＊３ビットのＡ
Ｃ係数のサンプル数： Ａ　Ｃ　（３６）　−　Ａ　Ｃ　（２０）送信ビット数
： ６　（　Ａ　Ｃ　（３６）−Ａ　Ｃ　（２０））＊２ビ
ットのＡＣ係数のサンプル数： Ａ　Ｃ　（２０）　−　Ａ　Ｃ　（１２）送信ビット数
： ４　（　ＡＣ（２０）一ＡＣ（１２））＊１ビットのＡ
Ｃ係数のサンプル数： Ａ　Ｃ　（１２）　−　Ａ　Ｃ　（４）送信ビット数： ２　（　Ａ　Ｃ　（１２）　−　Ａ　Ｃ　（４））従っ
て、再量子化ステップが「６」の場合、ＡＣ係数に関す
る送信ビット数は、下記のものである． ２　（　ＡＣ（１２）−ＡＣ（４））＋　４　（　ＡＣ
（２０）−ＡＣ（１２））＋６（　ＡＣ（３６）−ＡＣ
（２０））＋８（　ＡＣ（６８）−ＡＣ（３６））　　
＋　１　０　（　ＡＣ（１３２）　　−ＡＣ（６８））
　　＋１　２　（　ＡＣ（２６０）　　−ＡＣ（１３２
））＋　１　４　ＡＣ（２６０）−２　　（ＡＣ（４）
　　＋ＡＣ（１２）＋ＡＣ（２０）＋ＡＣ（３６）＋　
Ａ　Ｃ　（６Ｂ）　＋　Ａ　Ｃ　（１３２）　十Ａ　Ｃ
　（２６０））・・（４）送信ビット数は、（１）、（
２）、（３）及び（４）式で計算されたビット数で合計
であり、この送信ビット数は、モード番号（再量子化ス
テップ）により変化する。

第８図において、（１）式で表される発生情報量は、乗
算回路２５から得られる。（２）弐及び（３）式で夫々
表される発生情報量の合計は、乗算回路４５の出力に得
られ、（４）式で表される発生情報量は、乗算回路５５
の出力に得られる。加算回路４６の出力と乗算回路２５
の出力とが加算回路２６に供給され、加算回路２６から
は、可変のデータ量に関する発生情報量Ｑが得られる． モード番号を変化させて（Ｐ＞Ｑ）が戒立しなくなる時
に、モード番号ｉの変化が停止される。

このときのモード番号が採用される．モード制御信号Ｍ
Ｄは、採用されたモード番号を示す．以上のように、送
信ビット数が目標値より小となるモードが決定され、バ
ッファメモリ５で遅延されたＡＣ係数にモードと対応す
る重み付け係数が重み付け回路１３で乗算される。

Ｃ．変形例 上述の実施例では、１フィールド内のデータを（８Ｘ８
）等のＬブロックに分割している。しかし、１フレーム
内のデータを分割しても良いゆまた、圧縮率の向上のた
めに、２フレームの画像データからブロックを形威して
も良い。

また、フォーマット化回路１５において、エラー訂正符
号化、同期パターンの付加等の処理を行っても良い。こ
れらの処理で増加する送信ビット数は、固定の量である
。

２次元ブロックに限らず、３次元ブロックに適用される
変換符号化に対しても、この発明は、適用できる。

入力画像信号がテレビジョン信号の輝度信号の場合に限
らず、コンポーネントカラー映像信号であっても良い．
コンポーネントを同時化して処理しても良く、また、コ
ンポーネントを別個に処理しても良い。

変換符号としては、コサイン変換に限らず、直交変換等
を使用しても良い。

〔発明の効果〕

この発明は、フィードフォワード制御で送信の必要なデ
ータ量を目標値より小に制御できるので、フィードバッ
ク制御と異なり、発振等の問題が生じない。また、この
発明は、ｌフィールド或いは１フレーム等の単位でデー
タ量を正確に制御でき、ディジタルＶＴＲに適用して好
適である．更に、この発明は、ソーティング回路等の複
雑な回路を必要としないので、回路規模が大きくならな
い利点がある。更に、この発明では、Ｍブロック毎に発
生情報量を求めているので、Ｍブロック毎に独立のしき
い値で発生情報量をきめ細かく制御することができる．
特に、交流成分の係数データを低次の係数データと高次
の係数データに分け、夫々に適した符号化規則で送信デ
ータに変換しているので、係数データの圧縮の効率を良
くすることができる．

【図面の簡単な説明】

第１図はこの発明の一実施例の全体システムを示すブロ
ック図、第２図はＤＣＴ変換のブロックの一例を示す路
線図、第３図は固定の重み付け係数を示す路線図、第４
図は画像領域の分割及びフラグの説明に用いる略線図、
第５図は送信データの構或を示す略線図、第６図及び第
７図は送信データへのコード変換の規則の説明に用いる
略線図、第８図はこの発明の一実施例の一部の詳細なブ
ロック図、第９図、第１０図、第１１図及び第１２図は
バッファリング処理の説明に用いる略線図、第１３図は
従来技術の説明に用いるブロック図である． 図面における主要な符号の説明 ２：ブロック化回路、 ３：コサイン変換回路、 ５：バッファメモリ、 ７：Ｍブロック毎にＡＣ係数データの最大値ＭＡＸｉを
検出する回路、 ８：Ｓブロック毎にＡＣ係数データの最大値ＭＡＸ２を
検出する回路、 １０，１１、ｌ２：度数分布メモリ、 二重み付け回路、 ：コントロール信号発生回路、 ：フォーマット化回路、 ：出力端子．

Claims (1)

1. 【特許請求の範囲】 （ｎ×ｎ）の画素を直交変換して得られたｎ＾２個の係
   数データの中で、（ｎ＾２−１）個の交流成分の係数デ
   ータを圧縮符号化して伝送するデータ伝送装置において
   、 上記（ｎ＾２−１）個の交流成分の係数データを低次の
   係数データと高次の係数データとに分割し、上記低次の
   係数データの各係数データに対して第１のビット数の整
   数倍のビット数を割り当てて送信データに変換すると共
   に、上記高次の係数データに対して上記第１のビット数
   よりも小なる第２のビット数の整数倍のビット数を割り
   当てて上記送信データに変換するようにしたことを特徴
   とするデータ伝送装置。