JPH1198026A

JPH1198026A - 可変長符号接続装置

Info

Publication number: JPH1198026A
Application number: JP25982797A
Authority: JP
Inventors: Kazunari Akaogi; 一成赤荻
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1997-09-25
Filing date: 1997-09-25
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】圧縮率に係わらず高速に、可変長のデジタル符
号の有効ビットだけを接続し、一定単位のビット長を有
するデータに変換することができる可変長符号接続装置
を提供すること。【解決手段】コードデータおよびサイズデータからなる
データ組を複数保持するレジスタを設け、各々のレジス
タに保持されたサイズデータを所定の順序で累積加算
し、各々のレジスタに保持されたコードデータを、これ
に各々対応するサイズデータの累積加算値に相当するビ
ット数分シフトしておき、累積加算された順序で各々の
累積加算値を確認して、一定単位のビット長を持つデー
タのビット長以上となるものを検出し、複数のコードデ
ータの中から、一定単位のビット長を持つデータとなる
有効ビットだけを１ビット毎に選択出力することによ
り、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、可変長のデジタル
符号の有効ビットだけを接続し、一定単位のビット長を
有するデータに変換する可変長符号接続装置に関するも
のである。

【０００２】

【従来の技術】上述する可変長のデジタル符号は、例え
ば画像データの圧縮処理等の分野で用いられる。一般的
に、画像データの情報量は大きいため、遠隔地に伝送し
たり、記憶装置に保存したりする場合には、画像データ
を圧縮し情報量を削減するデータ圧縮技術が用いられて
いる。このようなデータ圧縮技術の１つとしては、例え
ばカラー静止画像の国際標準符号化方式であるＪＰＥＧ
（Joint Photographic Experts Group）アルゴリズムが
ある。

【０００３】ＪＰＥＧアルゴリズムでは、画像データの
符号化は、例えば画像データを水平８画素×垂直８画素
のブロックに分割し、このブロック内の６４画素分の画
像データを１つの単位として順次行われる。各々の画像
データは、例えばＤＣＴ変換（離散コサイン変換）によ
って周波数成分に変換された後、量子化テーブルに基づ
いて量子化され、符号化テーブルに基づいて、例えばハ
フマン符号化されて可変長のデジタル符号とされる。

【０００４】可変長のデジタル符号は、例えば１〜１６
ビット長の有効ビットを含む１６ビット長のコードデー
タＣＯＤＥ、および、このコードデータＣＯＤＥの有効
ビット長を表す４ビット長のサイズデータＳＩＺＥを有
する。図４に示すように、コードデータＣＯＤＥは、例
えば有効ビットがＭＳＢ側に詰めて格納され、サイズデ
ータＳＩＺＥは、コードデータＣＯＤＥの１〜１６ビッ
ト長の有効ビットに対応して各々０〜１５が割り当てら
れる。

【０００５】可変長符号接続装置は、図５に示すよう
に、可変長のデジタル符号である１６ビットのコードデ
ータＣＯＤＥの内、上述するように、例えばＭＳＢ側に
詰めて格納された有効ビットだけを取り出して接続し、
一定単位のビット長、一般的には８ビット、１６ビッ
ト、３２ビット等のバイト単位のビット長を有するデー
タに変換するものである。このように変換されたデータ
は、変換されたバイト単位で、例えば遠隔地へ伝送され
たり、記憶装置へ保存される。

【０００６】ここで、図６に、従来の可変長符号接続装
置の一例の概念図を示す。図示例の可変長符号接続装置
３０は、１６ビット長のコードデータＣＯＤＥの中か
ら、４ビット長のサイズデータＳＩＺＥで表される１〜
１６ビット長の有効ビットを接続し、８ビット長のデー
タに変換するもので、＋１回路３２、加算器３４、−８
回路３６、検出回路３８、セレクタ４０，５０、フリッ
プフロップ４２，５２、切換信号発生回路４４およびシ
フト回路４６，４８を有する。

【０００７】可変長符号接続装置３０において、＋１回
路３２は、上述するように、コードデータＣＯＤＥの１
〜１６ビット長の有効ビットに対応して各々０〜１５が
割り当てられるサイズデータＳＩＺＥに‘１’を加算
し、コードデータＣＯＤＥの有効ビット長である１〜１
６と同じ数値を出力する。＋１回路３２の出力信号は加
算器３４に入力され、加算器３４によって、＋１回路３
２の出力信号と後述するシフト信号ＳＨＦＴとが加算さ
れる。

【０００８】−８回路３６は、加算器３４の出力信号か
ら８を減算する。検出回路３８は、加算器３４の出力信
号が８以上であるかどうかを検出する。この検出結果に
応じて、セレクタ４０からは、加算器３４の出力信号が
８以上である場合、−８回路３６の出力信号が出力さ
れ、加算器３４の出力信号が８よりも小さい場合、加算
器３４の出力信号が出力される。セレクタ４０の出力信
号は、フリップフロップ４２に保持されてシフト信号Ｓ
ＨＦＴとして出力される。

【０００９】すなわち、シフト信号ＳＨＦＴは、同じ１
つの８ビット長のデータを構成するコードデータＣＯＤ
Ｅの有効ビットのビット長の累積加算値を示すもので、
次のコードデータＣＯＤＥに対するシフト量として使用
される。この例の場合、コードデータＣＯＤＥを８ビッ
ト長のデータに変換するものであるため、シフト量の累
積加算値の最大値は７であり、８以上となった場合に
は、加算器３４の出力信号から８を減算したものがシフ
ト信号ＳＨＦＴとされる。

【００１０】シフト信号ＳＨＦＴは、シフト回路４６お
よび切換信号発生回路４４にも入力される。シフト回路
４６は、シフト信号ＳＨＦＴに応じて、コードデータＣ
ＯＤＥをシフト信号ＳＨＦＴの数値分ＬＳＢ側にシフト
する。また、シフト回路４８は、フリップフロップ５２
の出力信号を常に８ビット分ＭＳＢ側にシフトする。切
換信号発生回路４４は、シフト信号ＳＨＦＴに応じて、
セレクタ５０の出力を１ビット毎に切り換えるための切
換信号を出力する。

【００１１】セレクタ５０は、この切換信号に応じて、
シフト回路４６，４８の出力信号の中から、８ビット長
のデータとなる有効ビットを１ビット毎に選択出力す
る。セレクタ５０の出力信号はフリップフロップ５２に
保持され、出力信号ＯＵＴとして出力されるとともに、
８ビット長のデータとなる最後のコードデータＣＯＤＥ
の有効ビットの内、この８ビット長のデータに納まりき
らない残りの有効ビットがシフト回路４８に戻される。

【００１２】この可変長符号接続装置３０において、シ
フト信号ＳＨＦＴの初期値は‘０’である。例えば図７
に示すように、まず、コードデータＣＯＤＥ＝‘１０１
１’、サイズデータＳＩＺＥ＝‘３’が入力されると、
シフト信号ＳＨＦＴ＝‘０’であるから、コードデータ
ＣＯＤＥ＝‘１０１１’はシフト回路４６によってシフ
トされず、ＭＳＢ側に詰めて格納されたままの状態で、
セレクタ５０によって有効ビットが選択出力され、フリ
ップフロップ５２に保持される。

【００１３】なお、既に述べたように、コードデータＣ
ＯＤＥは１６ビット長のデータであって、サイズデータ
ＳＩＺＥによって有効ビットのビット長を指定するた
め、例えば上記コードデータＣＯＤＥ＝‘１０１１’
は、実際には、コードデータＣＯＤＥ＝‘１０１１ＸＸ
ＸＸＸＸＸＸＸＸＸＸ’（Ｘ＝０または１）の有効ビッ
トだけを示したものであるが、以下、説明を容易化する
ために、１６ビットのコードデータの有効ビットだけを
表すものとする。

【００１４】一方、＋１回路３２によって、サイズデー
タＳＩＺＥ＝‘３’に‘１’が加算され、加算器３４に
よって、さらに今回のシフト信号ＳＨＦＴ＝‘０’が加
算され、加算器３４の出力信号＝‘４’になる。ここ
で、加算器３４の出力信号＝‘４’＜‘８’であるた
め、セレクタ４０からは、加算器３４の出力信号である
‘４’が選択出力される。セレクタ４０の出力信号はフ
リップフロップ４２に保持され、次回のシフト信号ＳＨ
ＦＴとされる。

【００１５】続いて、２番目のコードデータＣＯＤＥ＝
‘１１１００’、サイズデータＳＩＺＥ＝‘４’が入力
されると、シフト信号ＳＨＦＴ＝‘４’であるから、コ
ードデータＣＯＤＥ＝‘１１１００’は、シフト回路４
６によって４ビット分ＬＳＢ側にシフトされ、この４ビ
ット分ＬＳＢ側にシフトされたコードデータＣＯＤＥ＝
‘１１１００’は、セレクタ５０によって有効ビットが
選択出力され、フリップフロップ５２に保持される。

【００１６】同図に示すように、フリップフロップ５２
には、この段階でデータ＝‘１０１１１１１００’が保
持されている。この内のＭＳＢ側の８ビット分のデータ
＝‘１０１１１１１０’は出力信号ＯＵＴとして出力さ
れ、残りの１ビット分のデータ＝‘０’はシフト回路４
８に戻され、シフト回路４８によって８ビット分ＭＳＢ
側にシフトされた後、セレクタ５０によって有効ビット
が選択出力され、フリップフロップ５２のＭＳＢに保持
される。

【００１７】一方、＋１回路３２によって、サイズデー
タＳＩＺＥ＝‘４’に‘１’が加算され、加算器３４に
よって、さらに今回のシフト信号ＳＨＦＴ＝‘４’が加
算され、加算器３４の出力信号＝‘９’になる。ここ
で、加算器３４の出力信号＝‘９’＞‘８’であるた
め、セレクタ４０からは、−８回路３６によって加算器
３４の出力信号＝‘９’から‘８’が減算された‘１’
が選択出力され、次回のシフト信号ＳＨＦＴとしてフリ
ップフロップ４２に保持される。

【００１８】以下同様にして、３番目以降のコードデー
タＣＯＤＥ、サイズデータＳＩＺＥが入力されると、コ
ードデータＣＯＤＥは、シフト信号ＳＨＦＴに相当する
ビット数分ＬＳＢ側にシフトされ、その有効ビットだけ
が選択されて順次接続され、８ビット長のデータに順次
変換される。一方、サイズデータＳＩＺＥはシフト信号
ＳＨＦＴと加算され、すなわち、サイズデータＳＩＺＥ
は累積加算され、次回のシフト信号ＳＨＦＴとして使用
される。

【００１９】このように、従来の可変長符号接続装置３
０においては、１６ビット長のコードデータＣＯＤＥお
よびサイズデータＳＩＺＥを１組ずつシリアルに処理
し、コードデータＣＯＤＥの中から、サイズデータＳＩ
ＺＥで表される１〜１６ビット長の有効ビットを取り出
して順次接続し、８ビット長のデータに変換しているた
め、圧縮率が高くなるほど、すなわち、有効ビット長の
短いコードデータＣＯＤＥが多くなるほど、変換効率が
低下するという問題点があった。

【００２０】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、圧縮率に係わら
ず高速に、可変長のデジタル符号の有効ビットだけを接
続し、一定単位のビット長を有するデータに変換するこ
とができる可変長符号接続装置を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、連続的に入力される、可変長の有効ビッ
トを含む一定単位のビット長を持つコードデータ、およ
び、このコードデータの有効ビット長を表すサイズデー
タからなるデータ組の内、前記サイズデータで表される
前記コードデータの有効ビットだけを接続し、一定単位
のビット長を持つデータに変換する可変長符号接続装置
であって、前記データ組を保持する少なくとも２つのレ
ジスタと、各々の前記レジスタへの前記データ組の書き
込みを制御するコントローラと、各々の前記レジスタに
対応して設けられ、各々の前記レジスタに保持された前
記サイズデータを所定の順序で累積加算する少なくとも
２つの加算器と、各々の前記レジスタに対応して設けら
れ、各々の前記レジスタから出力される前記コードデー
タを、これに各々対応する前記加算器の出力信号に相当
するビット数分シフトする少なくとも２つのシフト回路
と、前記累積加算された順序で各々の前記加算器の出力
信号を確認し、前記一定単位のビット長を持つデータの
ビット長以上となる前記加算器の出力信号を検出する制
御回路と、この制御回路の検出結果に応じて、各々の前
記シフト回路の出力信号の中から、前記一定単位のビッ
ト長を持つデータとなる前記コードデータの有効ビット
だけを１ビット毎に選択出力するセレクタと、このセレ
クタの出力信号を保持し、前記一定単位のビット長を持
つデータのビット長に相当するビットを、前記一定単位
のビット長を持つデータとして出力するとともに、残り
のビットを前記セレクタに戻すフリップフロップとを有
することを特徴とする可変長符号接続装置を提供するも
のである。

【００２２】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の可変長符号接続装置を詳細に
説明する。

【００２３】図１は、本発明の可変長符号接続装置の一
実施例の概念図である。図示例の可変長符号接続装置１
０は、１６ビット長のコードデータＣＯＤＥの中から、
４ビット長のサイズデータＳＩＺＥで表される１〜１６
ビット長の有効ビットだけを接続し、８ビット長のデー
タに変換するもので、ＦＩＦＯレジスタ１２、ＦＩＦＯ
コントローラ１４、＋１回路１６、加算器１８、制御回
路２０、シフト回路２２、セレクタ２４およびフリップ
フロップ２６を有する。

【００２４】可変長符号接続装置１０において、まず、
ＦＩＦＯレジスタ１２は、図２に示すように、図示して
いない画像データの符号化器から供給される、１〜１６
ビット長の有効ビットを含む１６ビット長のコードデー
タＣＯＤＥ、および、このコードデータＣＯＤＥの有効
ビット長を表す４ビット長のサイズデータＳＩＺＥから
なる２０ビットのデータ組を一時的に格納するためのも
ので、図示例では、４つのレジスタ１２ａ，１２ｂ，１
２ｃ，１２ｄを有する。

【００２５】続いて、ＦＩＦＯコントローラ１４は、Ｆ
ＩＦＯレジスタ１２へのデータ組の書き込みを制御す
る。このＦＩＦＯコントローラ１４には、図示していな
い画像データの符号化器から、コードデータＣＯＤＥお
よびこれに対応するサイズデータＳＩＺＥからなるデー
タ組が入力され、このデータ組は、基本的に、制御回路
２０からの制御信号に応じて、ＦＩＦＯレジスタ１２に
レジスタ１２ａ，１２ｂ，１２ｃ，１２ｄの順番で書き
込まれる。

【００２６】例えば、データ組がレジスタ１２ａ、レジ
スタ１２ｂの順番で書き込まれた時、レジスタ１２ａに
書き込まれたコードデータＣ［０］、および、レジスタ
１２ｂに書き込まれたコードデータＣ［１］の有効ビッ
トの合計が８ビット以上になると、制御回路２０から制
御信号が出力され、これ以降のデータ組は、レジスタ１
２ｃではなく、再びレジスタ１２ａから、レジスタ１２
ａ，１２ｂ，１２ｃ，１２ｄの順番で書き込まれる。

【００２７】なお、ＦＩＦＯコントローラ１４のデータ
組の書き込みの制御は上記実施例に限定されず、例えば
ＦＩＦＯレジスタの４つのレジスタ１２ａ，１２ｂ，１
２ｃ，１２ｄにデータ組を予め書き込んでおき、制御回
路２０によって、コードデータＣ［０］，Ｃ［１］の有
効ビットの合計が８ビット以上であることが検出された
時に、改めてレジスタ１２ｃ，１２ｄに書き込んだデー
タ組およびこれに続くデータ組をレジスタ１２ａから再
度書き込むようにしてもよい。

【００２８】また、上述するＦＩＦＯレジスタ１２およ
びＦＩＦＯコントローラ１４は、先に書き込まれたデー
タ組が、先に読み出されて使用されるという意味でＦＩ
ＦＯ（First-In First-Out）という言葉を使用している
が、本発明はこれに限定されず、ＦＩＦＯレジスタ１２
の代わりに通常のレジスタを使用し、かつ、ＦＩＦＯコ
ントローラ１４の代わりに、この通常のレジスタへのデ
ータ組の書き込みを上述するように制御するコントロー
ラを使用してもよい。

【００２９】ＦＩＦＯレジスタ１２の各々のレジスタ１
２ａ，１２ｂ，１２ｃ，１２ｄから出力されるサイズデ
ータＳ［０］，Ｓ［１］，Ｓ［２］，Ｓ［３］は＋１回
路１６に入力される。＋１回路１６は、このサイズデー
タＳ［０］，Ｓ［１］，Ｓ［２］，Ｓ［３］に各々
‘１’を加算するもので、図示例では、ＦＩＦＯレジス
タ１２の各々のレジスタ１２ａ，１２ｂ，１２ｃ，１２
ｄに対応して４つの＋１回路１６ａ，１６ｂ，１６ｃ，
１６ｄが設けられている。

【００３０】ここで、この実施例では、コードデータＣ
ＯＤＥは、有効ビットがＭＳＢ側に詰めて格納され、サ
イズデータＳＩＺＥは、コードデータＣＯＤＥの１〜１
６ビットの有効ビット長に対応して各々０〜１５が割り
当てられるものとする。すなわち、＋１回路１６は、各
々のサイズデータＳ［０］，Ｓ［１］，Ｓ［２］，Ｓ
［３］に１を加算し、各々のコードデータＣ［０］，Ｃ
［１］，Ｃ［２］，Ｃ［３］の有効ビット長と同じ１〜
１６の数値を出力する。

【００３１】なお、＋１回路１６は、１６ビット長のコ
ードデータＣＯＤＥの内の１〜１６ビット長の有効ビッ
トに対応して、４ビット長のサイズデータＳＩＺＥの数
値０〜１５が割り当てられる場合にだけ必要なもので、
コードデータＣＯＤＥの内の１〜１６ビット長の有効ビ
ットに対して、５ビット長のサイズデータＳＩＺＥの数
値１〜１６が割り当てられる場合には必要のないもので
ある。また、＋１回路１６は、次に述べる加算器１８と
一体的に構成してもよい。

【００３２】＋１回路１６ａ，１６ｂ，１６ｃ，１６ｄ
の各々の出力信号は加算器１８に入力される。加算器１
８は、制御回路２０から出力されるシフト信号ＳＨＦ
Ｔ、および、＋１回路１６ａ，１６ｂ，１６ｃ，１６ｄ
の各々の出力信号を、＋１回路１６ａ，１６ｂ，１６
ｃ，１６ｄの順番で累積加算するもので、図示例では、
＋１回路１６ａ，１６ｂ，１６ｃ，１６ｄに対応して４
つの加算器１８ａ，１８ｂ，１８ｃ，１８ｄが設けられ
ている。

【００３３】ここで、シフト信号ＳＨＦＴは、同じ１つ
の８ビット長のデータを構成する最後のコードデータの
有効ビットの内、この８ビット長のデータに納まりきら
ない残りの有効ビットのビット長を示すもので、次の８
ビット長のデータを構成する最初のコードデータに対す
るシフト量として使用される。なお、この８ビット長の
データを構成する最後のコードデータの残りの有効ビッ
トは、次の８ビット長のデータのＭＳＢ側に詰めて配置
される。

【００３４】加算器１８ａ，１８ｂ，１８ｃ，１８ｄの
出力信号は制御回路２０に入力される。制御回路２０
は、加算器１８ａ，１８ｂ，１８ｃ，１８ｄの出力信号
を、加算器１８ａ，１８ｂ，１８ｃ，１８ｄの順番で確
認して８以上となっているものを検出し、これに応じ
て、セレクタ２４に対して切換信号を出力し、加算器１
８およびシフト回路２２に対してシフト信号ＳＨＦＴを
出力し、ＦＩＦＯコントローラ１４に対して制御信号を
出力する。

【００３５】続いて、シフト回路２２は、制御回路２０
から出力されるシフト信号ＳＨＦＴ、および、加算器１
８ａ，１８ｂ，１８ｃの出力信号に相当するビット数
分、これに対応する各々のコードデータＣ［０］，Ｃ
［１］，Ｃ［２］，Ｃ［３］をＬＳＢ側にシフトするも
ので、図示例では、ＦＩＦＯレジスタ１２の４つのレジ
スタ１２ａ，１２ｂ，１２ｃ，１２ｄに対応して４つの
シフト回路２２ａ，２２ｂ，２２ｃ，２２ｄが設けられ
ている。

【００３６】シフト回路２２ａ，２２ｂ，２２ｃ，２２
ｄの出力信号はセレクタ２４に入力される。セレクタ２
４は、制御回路２０からの切換信号に応じて、シフト回
路２２ａ，２２ｂ，２２ｃ，２２ｄの出力信号、およ
び、フリップフロップ２６の出力信号の中から、８ビッ
ト長のデータとなる有効ビットだけを１ビット毎に選択
出力する。すなわち、セレクタ２４は、この実施例の場
合、５ビットのデータの中から１ビットのデータを選択
出力するものが用いられる。

【００３７】セレクタ２４の出力信号はフリップフロッ
プ２６に入力される。フリップフロップ２６は、セレク
タ２４から選択出力される８ビット長のデータとなる有
効ビットを保持し、これを出力信号ＯＵＴとして出力す
るとともに、８ビット長のデータを構成する最後のコー
ドデータの有効ビットの内、この８ビット長のデータに
納まりきらない残りの有効ビットを保持し、これをＭＳ
Ｂ側に８ビット分シフトしてセレクタ２４に入力する。

【００３８】この可変長符号接続装置１０において、シ
フト信号ＳＨＦＴの初期値は‘０’である。図３に示す
ように、この実施例では、可変長符号接続装置１０に対
して、従来技術の説明で用いたものと同じコードデータ
ＣＯＤＥおよびサイズデータＳＩＺＥのデータ組が同じ
順番で入力されるものとする。これらのデータ組は、基
本的に、ＦＩＦＯコントローラ１４の制御によって、Ｆ
ＩＦＯレジスタ１２にレジスタ１２ａ，１２ｂ，１２
ｃ，１２ｄの順番で書き込まれる。

【００３９】可変長符号接続装置１０においては、ま
ず、ＦＩＦＯコントローラ１４によって、１番目のデー
タ組であるコードデータＣＯＤＥ＝‘１０１１’、サイ
ズデータＳＩＺＥ＝‘３’が、ＦＩＦＯレジスタ１２の
レジスタ１２ａに書き込まれる。そして、このレジスタ
１２ａに書き込まれたデータ組の内、コードデータＣ
［０］はシフト回路２２ａに入力され、サイズデータＳ
［０］は＋１回路１６ａに入力される。

【００４０】ここで、コードデータＣ［０］＝‘１０１
１’は、上述するように、シフト信号ＳＨＦＴ＝‘０’
であるから、シフト回路２２ａによってシフトされず、
ＭＳＢ側に詰めて格納されたままの状態でセレクタ２４
に入力される。一方、サイズデータＳ［０］＝‘３’
は、＋１回路１６ａによって‘１’が加算された後、加
算器１８ａによってシフト信号ＳＨＦＴ＝‘０’が加算
され、加算器１８ａの出力信号＝‘４’になる。

【００４１】この加算器１８ａの出力信号＝‘４’は制
御回路２０へ入力され、制御回路２０においては、加算
器１８ａの出力信号＝‘４’が確認され、これが８以上
ではないことが検出される。また、加算器１８ａの出力
信号＝‘４’はシフト回路２２ｂにも入力され、シフト
回路２２ｂでは、加算器１８ａの出力信号＝‘４’は、
２番目のコードデータＣ［１］をシフトするための信号
として使用される。

【００４２】続いて、ＦＩＦＯコントローラ１４によっ
て、２番目のデータ組であるコードデータＣＯＤＥ＝
‘１１１００’、サイズデータＳＩＺＥ＝‘４’がレジ
スタ１２ｂに書き込まれる。同様に、レジスタ１２ｂに
書き込まれたデータ組の内、コードデータＣ［１］はシ
フト回路２２ｂに入力され、サイズデータＳ［１］は＋
１回路１６ｂに入力される。

【００４３】ここで、コードデータＣ［１］は、上述す
るように、加算器１８ａの出力信号＝‘４’であるか
ら、シフト回路２２ｂによってＬＳＢ側に４ビット分シ
フトされ、セレクタ２４に入力される。一方、サイズデ
ータＳ［１］＝‘４’は、＋１回路１６ｂによって
‘１’が加算された後、加算器１８ｂによって加算器１
８ａの出力信号＝‘４’が加算され、加算器１８ｂの出
力信号＝‘９’になる。

【００４４】この加算器１８ｂの出力信号＝‘９’は制
御回路２０へ入力され、制御回路２０においては、加算
器１８ｂの出力信号＝‘９’が確認され、これが８以上
であることが検出される。制御回路２０は、加算器１８
ｂの出力信号＝‘９’が８以上であることを検出する
と、セレクタ２４に対して切換信号を出力し、加算器１
８およびシフト回路２２に対してシフト信号ＳＨＦＴを
出力し、ＦＩＦＯコントローラ１４に対して制御信号を
出力する。

【００４５】すなわち、切換信号によって、セレクタ２
４からは、加算器１８ａの出力信号＝‘４’に対応し
て、シフト回路２２ａのＭＳＢ側から４ビット分、すな
わち、コードデータＣ［０］＝‘１０１１’の有効ビッ
ト、および、加算器１８ｂの出力信号＝‘９’に対応し
て、シフト回路２２ｂのＭＳＢ側から５ビット目〜９ビ
ット目までの５ビット分、すなわち、ＬＳＢ側に４ビッ
ト分シフトされたコードデータＣ［１］＝‘１１１０
０’の有効ビットが選択出力される。

【００４６】セレクタ２４の９ビット分の出力信号＝
‘１０１１１１１００’はフリップフロップ２６に保持
され、ＭＳＢ側から８ビット分が出力信号ＯＵＴ＝‘１
０１１１１１０’として出力される。また、出力信号Ｏ
ＵＴとして出力されない９ビット目以降のデータ＝
‘０’は、８ビット分ＭＳＢ側にシフトされてセレクタ
２４に戻され、この９ビット目以降のデータ＝‘０’
は、次の８ビット長のデータのＭＳＢとして使用され
る。

【００４７】また、制御回路２０では、８以上であるこ
とが検出された加算器１８ｂの出力信号＝‘９’から
‘８’が減算され、シフト信号ＳＨＦＴ＝‘１’とされ
る。制御信号が出力されると、ＦＩＦＯコントローラ１
４によって、３番目のデータ組であるコードデータＣＯ
ＤＥ＝‘１００’、サイズデータＳＩＺＥ＝‘２’が、
ＦＩＦＯレジスタ１２のレジスタ１２ｃではなく、レジ
スタ１２ａに書き込まれ、以下同様にして８ビット長の
データに変換される。

【００４８】このように、本発明の可変長符号接続装置
１０においては、複数のコードデータＣＯＤＥおよびサ
イズデータＳＩＺＥをパラレルに処理し、サイズデータ
ＳＩＺＥの累積加算値を求めることによって、複数のコ
ードデータＣＯＤＥの中から、これに各々対応するサイ
ズデータＳＩＺＥで表される１〜１６ビット長の有効ビ
ットを同時に取り出して一度に接続し、８ビット長のデ
ータに変換しているため、圧縮率に係わらず、変換処理
を高速化することができる。

【００４９】以上、本発明の可変長符号接続装置につい
て詳細に説明したが、本発明は上記実施例に限定され
ず、本発明の主旨を逸脱しない範囲において、種々の改
良や変更をしてもよいのはもちろんである。

【００５０】例えば、コードデータおよびサイズデータ
のビット長や、変換後のデータのビット長は必要に応じ
て適宜変更可能である。また、コードデータの有効ビッ
トは、ＭＳＢ側詰めでもよいし、ＬＳＢ側詰めでもよ
い。また、上記実施例では、ＦＩＦＯレジスタ１２とし
て４つのレジスタ１２ａ，１２ｂ，１２ｃ，１２ｄを設
けているが、これも限定されず、必要に応じて必要な個
数のレジスタを設ければよいのは言うまでもないことで
ある。

【００５１】

【発明の効果】以上詳細に説明した様に、本発明の可変
長符号接続装置は、コードデータおよびサイズデータか
らなるデータ組を複数保持するレジスタを設け、各々の
レジスタに保持されたサイズデータを所定の順序で累積
加算し、各々のレジスタに保持されたコードデータを、
これに各々対応するサイズデータの累積加算値に相当す
るビット数分シフトしておき、累積加算された順序で各
々の累積加算値を確認して、一定単位のビット長を持つ
データのビット長以上となるものを検出し、複数のコー
ドデータの中から、一定単位のビット長を持つデータと
なる有効ビットだけを１ビット毎に選択出力するように
したものである。このように、本発明の可変長符号接続
装置によれば、複数のコードデータおよびサイズデータ
からなるデータ組をパラレルに処理するようにしたた
め、コードデータの圧縮率に係わらず、変換処理を高速
化することができる。

【図面の簡単な説明】

【図１】本発明の可変長符号接続装置の一実施例の概
念図である。

【図２】ＦＩＦＯレジスタの一実施例の構成概念図で
ある。

【図３】本発明の可変長符号接続装置の動作を表す一
実施例の概念図である。

【図４】コードデータおよびサイズデータの一例の概
念図である。

【図５】可変長符号接続装置の動作の一例を表す概念
図である。

【図６】従来の可変長符号接続装置の一例の構成回路
図である。

【図７】従来の可変長符号接続装置の動作を表す一例
の概念図である。

【符号の説明】

１０，３０可変長符号接続装置１２ＦＩＦＯレジスタ１４ＦＩＦＯコントローラ１６，３２＋１回路１８，３４加算器２０制御回路２２，４６，４８シフト回路２４，４０，５０セレクタ２６，４２，５２フリップフロップ３６ −８回路３８検出回路４４切換信号発生回路

Claims

【特許請求の範囲】

【請求項１】連続的に入力される、可変長の有効ビット
を含む一定単位のビット長を持つコードデータ、およ
び、このコードデータの有効ビット長を表すサイズデー
タからなるデータ組の内、前記サイズデータで表される
前記コードデータの有効ビットだけを接続し、一定単位
のビット長を持つデータに変換する可変長符号接続装置
であって、前記データ組を保持する少なくとも２つのレジスタと、
各々の前記レジスタへの前記データ組の書き込みを制御
するコントローラと、各々の前記レジスタに対応して設
けられ、各々の前記レジスタに保持された前記サイズデ
ータを所定の順序で累積加算する少なくとも２つの加算
器と、各々の前記レジスタに対応して設けられ、各々の
前記レジスタから出力される前記コードデータを、これ
に各々対応する前記加算器の出力信号に相当するビット
数分シフトする少なくとも２つのシフト回路と、前記累
積加算された順序で各々の前記加算器の出力信号を確認
し、前記一定単位のビット長を持つデータのビット長以
上となる前記加算器の出力信号を検出する制御回路と、
この制御回路の検出結果に応じて、各々の前記シフト回
路の出力信号の中から、前記一定単位のビット長を持つ
データとなる前記コードデータの有効ビットだけを１ビ
ット毎に選択出力するセレクタと、このセレクタの出力
信号を保持し、前記一定単位のビット長を持つデータの
ビット長に相当するビットを、前記一定単位のビット長
を持つデータとして出力するとともに、残りのビットを
前記セレクタに戻すフリップフロップとを有することを
特徴とする可変長符号接続装置。