CN1288848C - 用引入的非线性改善模数转换器线性的结构和方法 - Google Patents

用引入的非线性改善模数转换器线性的结构和方法 Download PDF

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Abstract

提供了模数转换器(ADC)的结构和方法，它们通过将基本是初始转换器非线性的倒数的倒数非线性(75)引入转换器的响应以降低初始转换器非线性(74)。例如，在流水线ADC实施例中，选择了生成定义足够上游代码字(106)的上游一个数字代码的转换器级(105)从而指定倒数非线性的各分段。响应每个上游代码字，随后充分地调整余下的下游转换器级的转换增益以便将倒数非线性插入转换响应中。

Description

用引入的非线性改善模数转换器线性的结构和方法
发明领域
本发明一般涉及模数转换器中的非线性，特别涉及流水线模数转换器。
发明背景
模数转换器(ADC)将模拟输入信号转换成具有一定分辨率的数字输出信号，该分辨率确定了所转换信号中的比特数。例如，图1示出示例性的流水线ADC20，它包括提供模拟输入信号Sin的采样的采样器22和将这些采样的转换划分成数字代码的N个级联的转换器级24。
每个流水线级将各模拟信号转换成该级的预定数量m的数字比特并将放大的残余信号传递到下一个转换器级。在下一个转换器级将其接收的残余信号以同样的方式转换时，前一级转换随后的模拟输入信号。因此，所有的转换器级同步地将接连的模拟输入信号转换成它们的各数字比特，其中最终转换的字以与输入模拟信号的采样速率相同的速率输出。
图1中的虚线26示出第i个转换器级，例如，包括提供数字比特Di的mi-比特的ADC30，还包括mi-比特数模(DAC)32，它将这些比特转换成模拟信号，在加法器34中将该级对应的模拟输入减去该模拟信号从而形成模拟剩余Ri，该模拟剩余在各放大器36中以各增益Gi放大并被传递到下一个转换器级。
通常，产生一个或多个冗余比特且控制和校正逻辑38包括用随后级的比特来校正之前级误差的电路(例如，全加器)，该之前级误差(例如，偏差和/或增益误差)是由各种降级效应产生的，并还包括将相应的数字比特时间对准(time-align)的电路(例如，移位寄存器)。
特别有用的流水线ADC的实施例由开关电容结构形成，且这些ADC的高速、高分辨率转换用于大量的现代电子系统(例如，扫描仪、可携式摄像机、通信调制解调器、医用图像处理机和高清晰度电视机)中。但是，已经发现各种误差源(例如，非线性采样器、电容失配、有限和/或非线性放大器增益)降级了它们的转换线性。因此，发展了大量的校准结构和方法来降低该降级。
即使仔细地设计并使用当前可得的校准技术，但所制造的ADC(特别是流水线ADC)，其中微分非线性(DNL)显著降低但积分非线性(INL)过多，这使得转换器的无寄生动态范围(SFDR)(spurious-free dynamic range)不能令人满意。
发明概述
本发明针对降低ADC的初始转换器非线性的结构和方法。这些目的是通过将基本是初始转换器非线性的倒数的倒数非线性引入转换器的响应来实现的。
在一种方法的实施例中，初始选择定义足够的最高有效代码字的数字代码的最高有效比特从而指定倒数非线性的各分段，其中倒数非线性基本是转换器非线性的倒数。随后，各自响应最高有效代码字，调整数字代码的最低有效比特，以便充分地改变转换增益来将倒数非线性插入转换器响应中。最高有效比特和最低有效比特分别相对于本发明流水线实施例中的上游转换器级和余下的下游转换器级。
在所附的权利要求书中特别地阐述了本发明的新颖的特点。在结合附图阅读时，将从以下的描述中最佳地理解本发明。
附图概述
图1是由连续的转换器级形成的常规流水线ADC系统的框图；
图2A和2B是不同倍增数模转换器(MDAC)实施例的示意图，它们每一个都以采样模式和放大模式示出；
图2C示出说明图2B的MDAC实施例的1比特和1.5比特版本以及类似实施例的2比特MDAC版本的曲线图；
图3是流水线ADC的转换器响应的曲线图，它示出本发明的转换器非线性和基本是转换器非线性的倒数的倒数非线性；
图4A和4B是便于引入显著改善转换器线性的非线性的本发明ADC实施例的框图；以及
图5A-5F是同样显著改善转换器线性的本发明的流水线ADC实施例的框图。
具体实施方式
图3、4A-4B和5A-5E示出将倒数非线性引导入ADC的响应从而降低现有的转换器非线性的本发明的ADC过程和结构。虽然本发明的教导应用到所有的ADC，但它们的描述通过首先研究图2A-2C的示例性流水线ADC结构来进行。随后将重新关注图3、4A-4B和5A-5E。
流水线ADC(图1中20)的背景描述包括示例性转换器级(图1中级i)，它将各模拟信号转换成m比特的数字代码并由将放大的(即，倍增的)残余信号提供到随后的转换器级的m-比特ADC(图1中30)以及相关的m-比特DAC、求和器和放大器(图1中的32、34和36)组成。后者的元件被聚集在图1的虚线框39中以表示它们通常称为倍增数模转换器(MDAC)。
图2A和2B示出常用于流水线ADC中的MDAC39的开关电容器实施例。例如，图2A的MDAC40包括差分放大器42、将差分放大的输出耦合到其非倒相输入的反馈电容器Cf以及采样电容器Cs，在MDAC是采样模式时该电容器Cs耦合到非倒相输入并被安排来接收各输入信号Sin。因此，在该模式中，采样电容器Cs接收和其电容以及输入信号Sin成比例的电荷。在采样模式中，开关通常将反馈电容器Cf短路来除去任何存储的电荷。
图2A还示出放大模式，其中在采样模式中由采样电容器Cs接收的电荷被转移到反馈电容器Cf(其相应的开关现在是打开的)。通过将采样电容器的输入板耦合到DrVref实现该转移，其中基准电压-Vref和+Vref确定模拟输入信号Sin的下界和上界且Dr是由之前级的ADC的确定建立的数字表示。由电荷转移造成的放大率Sout/Sin是Cs/Cf之比。
图2B示出MDAC50，它通常提高了精确度和带宽。MDAC50包括MDAC40的元件，其中相同的元件由相同的标号表示，但它和MDAC40不同，因为反馈电容器Cf还被安排在采样模式中接收各输入信号Sin。因此，在采样模式中，采样电容器Cs和反馈电容器Cf都接收电荷。
在放大模式中，由采样电容器Cs接收的电荷再次被转移到反馈电容器Cf。因为该电荷和已经存储于反馈电容器Cf中的电荷结合，所以MDAC50的放大率Sout/Sin变成(Cf+Cs)/Cf之比。在Cf＝Cs的MDAC实施例中，MDAC50因而具有增益2。
虽然为了表示和描述的方便图2B中的MDAC50示作单端的结构，但通常将它以差分结构实现，其中当MDAC50是1-比特转换器级的一部分时，数字表示Dr具有-1和+1的值而当它是1.5-比特转换器级的一部分时，具有-1、0和+1的值。
例如，在图2C的曲线图54中，假定MDAC50在1-比特转换器级内。相应的ADC(例如，图1的ADC30)接收由虚线55表示的输入信号Sin并将该信号和地比较。当在曲线图54的左侧内输入信号低于地时，1-比特ADC产生具有值0的比特并将图2B中的Dr设定成+1。当在曲线图54的左侧内输入信号高于地时，1-比特ADC产生具有值1的比特并将Dr设定成-1。
因此，在曲线图54中，MDAC50的输出由响应线57表示，该响应线具有虚线55的两倍斜率但它在曲线图54的左侧内上移(shift up)而在右侧内下移(shiftdown)。因此，由响应线57表示的残余信号被发送到随后的转换器级。如曲线图54的左上方所示，MDAC50的该实施例是关于1-比特(m＝1)转换器级且具有增益2。
在图2C的曲线图58中，假定MDAC50在1.5-比特转换器级内。现在，在两个相应的比较器中相应的ADC将输入信号Sin和-Vref/4和+Vref/4比较。当在曲线图54的左侧中的输入信号低于-Vref/4时，1.5-比特ADC产生具有值00的两个比特且将图2B中的Dr设定成+1。当输入信号在-Vref/4和+Vref/4之间，则1.5-比特ADC产生具有值01的两个比特且将Dr设定成0。当在曲线图54的右侧内输入信号高于+Vref/4时，1.5-比特ADC产生具有值10的两个比特且将Dr设定成-1。
在曲线图58中，MDAC50所得到的输出由响应线59表示，该响应线具有虚线55的两倍斜率但它在曲线图58的左侧和右侧内上移和下移且在曲线图的中心不移动。如在图58的左上方所示，MDAC50的该实施例是关于1.5-比特(m＝1.5)转换器级且具有增益2。
可以通过使相关的ADC转换额外的比特且通过增加，例如，额外的采样电容器来和反馈电容器一起接收各输入信号从而可以形成另外的MDAC实施例。因此，增益可以进一步增加来符合额外的比特并便于由下游转换器级进行的判决。
例如，相关的ADC可以是在-Vref/2、GND和+Vref/2时做出判决的2-比特转换器且在放大模式中额外的采样电容器接收数字表示Dr的变化。在图2C的曲线图60中示出2-比特MDAC的输出，它由4条响应线62定义，这些响应线具有4倍的虚线55的斜率且它在曲线图的左侧内上移+2Vref和+Vref而在曲线图的右侧内下移-Vref和-2Vref。对应这些区域，相关的2-比特ADC产生值为00、01、10、11的两个比特。如曲线图60的左上方所示，MDAC50的该实施例关于2-比特(m＝2)转换器级且具有增益4。
已经介绍了相关的MDAC结构，现在注意图3的曲线图70，它示出流水线ADC的示例性响应。当然，需要ADC是极佳的线性，在这种情况中其响应是线性的虚线71。响应71的区域72被大大地放大以便示出流水线ADC的输出数字代码实际上定义了以线性响应71为中心的阶梯(step)73。
不幸的是，实际流水线ADC不能达到线性响应71，而是呈现各种非线性响应，这在曲线图70中由大大夸张的非线性转换器响应74举例说明。根据本发明，非线性转换器响应将通过引入相应的倒数非线性而大大降低。
作为倒数非线性的实例，假定流水线ADC的响应不具有线性响应F(x)＝x但被立方非线性降级(degrade)从而其实际响应是F(x)＝x-ax3＝x(1-ax2)，其中a通常是远小于1的数字。立方非线性的倒数(或相反)可以表示成约为1/(1-ax2)，其中倒数响应将随后变成G(x)＝x/(1-ax2)或G(x)＝x+ax3(利用泰勒展开)。
根据本发明，将倒数响应和转换器响应级联(cascade)来形成级联的响应
H(x)＝G(F(x))＝(x-ax3)+a(x-ax3)3
    ＝(x-ax3)+ax3-3a2x5+3a3x7-a4x9
    ＝x-3a2x5+3a3x7-a4x9                          (1)
因为a远小于1，所以方程式(1)的3个降级项大大小于降级立方非线性ax3且因此级联响应的非线性显著地降低。
在图3中通过引入倒数响应75应用了本发明的这些线性化概念，该倒数响应是非线性转换器响应74的倒数。应注意，该倒数响应可以由直分段76、77、78和79近似且这些分段对应流水线ADC的数字代码中两个最高有效比特(MSB)的值00、01、10和11。
本发明认为最高有效比特由上游转换器级产生且可以通过充分调整余下的下游转换器级的余下的最低有效比特(LSB)的转换增益来实现每个分段76、77、78和79的转换响应。因此，倒数非线性将被插入转换器响应以由此降低转换器的非线性。
虽然根据上游和下游转换器级得到了这些概念，但它们可以通过图4A的更普通的ADC系统80来实施，该系统在其转换器响应中降低了转换器非线性。特别是，该系统包括ADC82、控制器84、数字倍增器86和数字加法器88。ADC82将模拟信号Sin转换成具有产生转换器非线性的转换增益的数字代码(在图4A中由延伸到LSB的MSB表示)而数字倍增器86处理数字代码以便实现数字输出信号Sout。
根据本发明，数字控制器84接收确定足够的最高有效代码字的数字代码的MSB从而指定倒数非线性(图3中75)的各分段(图3中的76、77、78和79)，其中倒数非线性基本上是转换器非线性(图3中74)的倒数且，作为响应，由通过充分改变转换增益将倒数非线性插入转换器响应的数字倍增器增加数字代码的余下的LSB。虽然该倍增是足够的，但应注意在本发明的另一个实施例中数字控制器84可以额外地倍增数字代码中的所有比特。
虽然该插入过程特别适于减少ADC的积分非线性，但它将引入降低转换器的差分非线性(DNL)的偏差。例如，可以发现，在完成插入过程后，图3中的分段78和79相对于分段76和77被偏差。因此，数字加法器88被安排和数字倍增器86串联且控制器84可以响应所选择的一个最高有效代码字(例如，图3中的10和11)并命令加法器88将数字偏差字和LSB相加来由此降低任何由倍增器引导入转换器响应的不连续。
图4B示出另一个ADC系统90，其中i上游转换器级包括i-比特ADC92以及相应的i-比特DAC93而余下的下游转换器级包括k-比特ADC94。类似于参考图1的MDAC39的以上描述，i-比特ADC92将模拟输入信号Sin转换成i比特的数字代码。i-比特DAC93通过将i比特转换成模拟信号来响应它们，在求和器95中将模拟输入信号Sin减去上述模拟信号来形成用残余放大器96的增益Gi放大的模拟残余Ri。随后，放大的采样信号被转换成余下的k-比特的数字代码。
在系统90中，求和器97被置于放大器和k-比特ADC94之间且控制器98响应i比特的数字代码执行对放大器96、加法器97和k-比特ADC94的控制。根据本发明，上游i比特确定足够的上游代码字来指定倒数非线性(图3中75)的各分段(图3中的76、77、78和79)，其中该倒数非线性基本上是转换器非线性(图3中74)的倒数。
响应每个上游代码字，控制器98改变采样放大器96的增益(由连接箭头99A表示)由此改变k-比特ADC94的转换增益从而将倒数非线性插入转换器响应。可供选择地，通过改变(由另一个连接箭头99B表示)k-比特AD94的余下的下游转换器级中的开关电容器MDACS中的放大电荷，控制器98响应每个上游代码字并从而改变下游级的全量程范围。
当必须除去响应部分之间的引入的不连续时，通过(由另一个连接箭头99C表示)将偏差信号插入加法器97中，控制器98响应所选择的一个上游代码字并从而降低由改变步骤引导入转换器响应的任何不连续。
图4A和4B的ADC系统80和90各自介绍了本发明的数字和模拟实施例，现在它们将在图5A-5F中更详细地研究。
特别地，图5A示出流水线ADC100，它包括在从上游转换器级到下游转换器级的转换过程中将模拟输入信号Sin转换成数字代码的多个连续的转换器级102。因为各种不足，假定该过程产生具有转换非线性(例如，图3的非线性74)的转换响应。
在本发明的第一个过程中，初始选择上游转换器级，它产生一上游代码字，该上游代码字定义了足够的上游代码字从而指定基本上是转换器非线性倒数的倒数非线性的各部分。为了说明的目的，假定转换器级102是1-比特级，从而可以选择级1和2成为提供上游数字代码105的上游转换器级104，该上游数字代码105具有00、01、10和11作为其上游代码字106。这些代码字足够指定直分段(图3中的76、77、78和79)，它们组成基本上是转换器非线性(即图3的非线性响应74)倒数的倒数非线性。
进一步认为，通过改变余下的下游转换器级内的放大电荷从而改变下游级的全量程范围，响应每个上游代码字，可以调节剩余的下游转换器级的转换增益。本质上，这改变了上游转换器级提供到下游转换器级的残余信号。
因为在该实例中，级1和2被选择成为上游转换器级104，因此如垂直虚线109所强调的级3到级N是剩余的下游转换器级108，垂直虚线109将上游转换器级和剩余的下游转换器级分开。在下游转换器级中改变放大电荷改变了这些级的转换增益从而实现了图3的每个分段76、77、78和79的增益改变。
可以在各种过程中且使用各种结构改变放大电荷。为了说明一个实施例，图5A用括弧110示出，在其1-比特结构中每个下游转换器级108包括图2B的MDAC50，其中对于所述1-比特结构数字表示Dr具有值-1和+1。较佳地，反馈电容器Cf和采样电容器Cs配置成具有相同的电容。此外，基准电压Vref由改变电压Valt补充，该改变电压由响应上游代码字106的控制器112提供(即，基准电压Vref通过改变电压Valt而成为改变值)。
例如，当上游代码字106具有值00时，控制器112设定改变电压Valt来稍许降低Vref+Valt之和。因为在每个下游转换器级108中的每个MDAC50中转移的电荷114由此增加，所以在图3的曲线图70中可以实现分段76的响应斜率的增加。随后，由控制器112响应每个其它上游代码值106提供改变电压Valt的相应值以便实现其它分段77、78和79的响应斜率。因为图3的响应分段76和79具有近似单独的转换斜率而响应分段77和78近似相同但异号的转换斜率，应注意控制器112只需要向改变电压Valt提供单个值且适当地切换该值的正负号。
图5B示出另一个流水线ADC120，它包括图5A的流水线ADC100的元件，其中相同的元件由相同的标号表示。但是，流水线ADC100的MDAC50被换成了MDAC122，它具有耦合到反馈电容器Cf的改变电容器Calt。此外，在放大模式中采样电容器Cs接收DrVref而非如流水线ADC100中那样接收Dr(Vref+Valt)。
在采样模式期间不耦合改变电容器Calt来接收级的各输入信号Sin而在放大模式期间耦合它来接收改变电压DrValt。因此，由通过增加的改变电容器Calt的电荷改变放大电荷而非如图5A的流水线ADC100中是通过改变施加到采样电容器Cs的电压改变放大电荷。虽然改变电容器Calt可以具有和采样电容器Cs相同的电容，但通过为了实现放大电荷的所需改变而相应选择的Valt可以使用其它电容值。
上述方法和结构改变下游转换器级的MDAC中的基准电压Vref。除了它们的MDAC，这些级中的每一个还包括相应的ADC，它们使用比较器做出转换判断。如果这些比较器根据基准电压Vref做出判断(例如，在1.5-比特转换器级中)，以上过程会引入不能用结合在典型流水线ADC中的冗余校正的转换误差(例如，通过图1的控制和校正逻辑38校正)。
例如，在图2C所示的1.5-比特MDAC的响应中，由将输入信号Sin和-Vref/4和+Vref/4比较的比较器设定代码字00、01和10之间的转变。因此，图5A和5B的控制器112还应该改变这些比较器的电压(例如，改变到-(Vref+Valt)/4和+(Vref+Valt)/4)。
为了描述清楚，图5A的转换器级2可以被称作最近上游转换器级，它在下游转换器级108紧邻的前面。本发明还认为通过改变最近上游转换器级的增益，响应每个上游代码字，可以调整余下的下游转换器级的转换增益。本质上，这改变上游转换器级提供给下游转换器级的残余信号。
在图5C的流水线ADC140中描述该过程，所述流水线ADC包括图5A的ADC100的元件且相同的元件由相同的标号表示。在图5C中，转换器级2表示作最近上游转换器级142，它包括由箭头145表示的MDAC144。
MDAC144类似于图2A的MDAC50，除了反馈电容器Cf和采样电容器Cs中的至少一个的电容可以由控制器112响应上游代码字106改变(如指向电容器的斜箭头表示的)。同样，移去了改变电压Valt从而在放大模式中，只有基准电压Vref被施加到采样电容器Cs。
响应代码字00，控制器112可以减少反馈电容器Cf从而增加最近上游转换器级142中MDAC144的增益且因此实现图3中分段76的斜率增加。随后，响应每个其它代码字，控制器可以适当改变反馈电容器Cf从而实现其它分段的斜率。
可以用各种结构实施本发明的这些概念。例如，可以用单位电容器之和实现以及通过从该和中耦合或去耦单位电容器来改变反馈电容器Cf和采样电容器Cs。例如，可以使用响应控制器112的耦合晶体管完成该耦合和去耦。
如前所述，本发明的线性化的过程和方法特别适于降低流水线ADC的INL但它们会引入DNL。已给出先前的实例，其中线性化方法引入偏差从而在响应部分77和78之间和响应部分76和77之间出现不连续。因此，响应所选的一个上游代码字，本发明的另一个过程改变最近上游转换器级(图5C中142)内的放大电荷从而通过关于图5A到5C描述的改变步骤，降低了引入转换器响应的任何不连续。
特别是，图5D示出了流水线ADC160，它类似图5C的流水线ADC140，其中相同的元件由相同的标号表示。图5D示出最近上游转换器级142包括图5A的MDAC50，如由箭头162表示的。但是，上游代码字由括弧164和165表示从而在两个组内，其中第一组包括字00和01而第二组包括字10和11。
在流水线ADC160的工作中，对相应于括弧164和165中的一个的代码字而不对相应于另一个括弧的代码字，控制器112将用偏差电压Voff改变基准电压Vref。例如，控制器112可以只响应对应于括弧165的代码字10和11施加偏差电压Voff。应注意，偏差电压Voff不会单独增加但只增加来校正部分的不连续，当部分的斜率如图5A-5C所示的被改变时。
图5E示出另一个流水线ADC180，它类似于图5D的流水线ADC160，其中相同的元件由相同的标号表示。但是，最近上游转换器级142包括图5A的MDAC50，如箭头182所表示的。此外，改变电压Valt由偏差电压Voff代替且，出于术语考虑，改变电容器Calt被替换成偏差电容器Coff。如图5D中所作的，上游代码字由括弧164和165表示成2个组，其中第一组包括字00和01而第二组包括字10和11。虽然偏差电容器Coff可以具有和采样电容器Cs相同的电容，但通过为了实现放大电荷所需的改变而相应选择的Voff可以使用其它电容值。
流水线ADC180的工作类似于流水线ADC160的工作，除了控制器112向偏差电容器Coff施加偏差电压Voff而不是改变基准电压Vref。例如，控制器将只响应相应于括弧165的代码字10和11施加偏差电压Voff。应再次注意，偏差电压Voff不会单独加入但只加入来校正部分的不连续，当部分的斜率如图5A-5C所示地被改变时。
本发明还认为可以通过使用适当选择的数字倍增器数字地增加与下游转换器级相关的下游比特，响应每个上游代码字，调整余下的下游转换器级的转换增益。本质上，这具有和改变来自上游转换器级的残余信号相同的效果。
在图5F的流水线ADC200中描述该概念，它类似于图5E的流水线ADC180，其中相同的元件由相同的标号表示。但是，流水线ADC200包括图1的控制和校正逻辑38并增加了处理控制和校正逻辑38的数字代码206的数字倍增器202和数字加法器204。
如图5F所示，控制器112接收上游代码字106且，作为响应，命令数字倍增器202通过其增加数字代码204的下游比特从而调整图3中各线性分段76、77、78和79的转换增益。虽然该倍增是足够的，但应注意，在本发明的其它实施例中控制器112可以另外倍增数字代码的所有比特。
如果该转换增益的调整引入任何分段之间的不连续，则控制器112响应所选的一个上游代码字并命令加法器204将数字偏差字增加到下游比特上从而降低不连续。
以上描述了各种ADC过程和结构的实施例。由模拟12-比特流水线ADC的帮助可以检验示例性实施例。特别地，该ADC以200兆个采样/秒工作，在其初始转换器级和随后的转换器级之间具有1-比特冗余且在常规误差校正技术后呈现初始三阶转换器非线性。它显示2.5比特的初始INL和63dB的初始无乱真动态范围(SFDR)。在用关于图5A描述的过程模拟倒数非线性后，实施例流水线ADC呈现显著改善的1比特最终INL和显著改善的75dB的最终SFDR。
应注意，实际上，测量并量化转换器的初始转换器非线性的各种常规技术通常先于本发明的线性化过程。还应注意，图5A-5E中示出的控制器112和图5F中示出的数字倍增器202可以使用各种常规结构实现(例如，数字逻辑元件和/或适当编程的数字处理器)。
这里描述的本发明的实施例是示例性的且可预见大量修改、变化和重新配置来实现基本相当的效果，所有这些旨在由所附权利要求书中限定的本发明的精神和范围支持。

Claims (10)

1.一种降低在模数转换器的转换器响应中转换器非线性的方法，该转换器以转换增益将模拟信号转换成数字代码，其特征在于，所述方法包括以下步骤：
选择所述数字代码的最高有效比特(105)，该数字代码定义足够的最高有效代码字(106)从而指定基本是所述转换器非线性(74)的倒数的倒数非线性(75)的各分段(76，77，78，79)；以及
各自响应所述最高有效代码字，调整所述数字代码余下的最低有效比特以充分改变所述转换增益，从而将所述倒数非线性插入所述转换器响应中。
2.如权利要求1所述的方法，其特征在于，所述调整步骤包括通过调整所述转换增益的数字倍增器(86)倍增所述余下的最低有效比特的步骤。
3.如权利要求2所述的方法，其特征在于，还包括响应所选的所述最高有效代码字来加入数字偏差字的步骤，所述数字偏差字降低由所述倍增步骤引入所述转换器响应的任何不连续。
4.一种降低其转换器响应中的转换器非线性的模数转换器系统，其特征在于，包括：
模数转换器(82)，它用产生所述转换器非线性的转换增益将模拟信号转换成数字代码；
数字倍增器(86)，它处理所述数字代码；以及
数字控制器(84)，它接收所述数字代码的最高有效比特，该数字代码定义足够的最高有效代码字从而指定基本是所述转换器非线性的倒数的倒数非线性的各分段，并且作为响应，通过充分地改变所述转换增益以便将所述倒数非线性插入所述转换器响应的倍增器来倍增所述数字代码余下的最低有效比特。
5.如权利要求4所述的系统，其特征在于，还包括和所述数字倍增器串联的数字加法器(88)，其中所述控制器响应所选的所述最高有效代码字并命令所述加法器将数字偏差字和所述最低有效比特相加，从而降低由所述倍增器引导入所述转换器响应的任何不连续。
6.模数转换器，其特征在于，包括：
多个连续的转换器级，在从上游转换器级(104)向下游转换器级(108)进行的转换过程中，它们将模拟信号转换成数字代码并产生具有转换非线性(74)的转换响应；
模数转换器(30)，它们在每个所述转换器级中并产生所述数字代码的数字-代码部分；
倍增数模转换器(39)，它们在每个所述转换器级中并接收其各模数转换器的数字-代码部分并具有反馈电容器和至少一个采样电容器，所述采样电容器在采样模式中对输入信号采样并在放大模式中响应所述数字-代码部分，将放大电荷转移到所述反馈电容器；以及
控制器(112)，它从所选上游转换器级接收定义足够上游代码字(106)的上游数字代码(105)从而指定基本是所述转换器非线性的倒数的倒数非线性(75)的各分段且，它各自响应所述上游代码字，充分地调整余下的下游转换器级的转换增益以便将所述倒数非线性插入所述转换器响应。
7.如权利要求6所述的转换器，其特征在于，所述控制器改变余下的下游转换器级中的放大电荷从而调整余下的下游转换器级的转换增益。
8.如权利要求7所述的转换器，其特征在于，由施加到所述采样电容器的基准电压转移所述放大电荷且所述控制器提供补充所述基准电压的改变电压。
9.如权利要求7所述的转换器，其特征在于，所述余下的下游转换器级的每个倍增数模转换器具有耦合到所述反馈电容器的改变电容器且所述控制器将一改变电压耦合到所述改变电容器从而改变所述放大电荷。
10.如权利要求7所述的转换器，其特征在于，所述控制器改变余下的下游转换器级之前紧邻的最近上游转换器级(42)的增益从而调整余下的下游转换器级的转换增益。
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