CN1449118A

CN1449118A - A/d转换器电路

Info

Publication number: CN1449118A
Application number: CN02150269A
Authority: CN
Inventors: 铃木久雄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2002-03-29
Filing date: 2002-11-07
Publication date: 2003-10-15
Anticipated expiration: 2022-11-07
Also published as: US20030184465A1; TW566007B; EP1349283A2; CN1326329C; DE60208331T2; EP1349283A3; JP2003298421A; US6707412B2; KR100902812B1; JP3968261B2; KR20030078610A; DE60208331D1; EP1349283B1

Abstract

本发明提供了一种能高速操作而没有由于高位比较器的比较操作而引起的、影响低位比较器电压比较的基准电压的电压电平的基准电压波动的A/D转换器电路。第一开关(SW11A、SW12A、SW13A)和第二开关(SW11B、SW12B、SW13B)分别设置在高位比较器(COMP 11、12、13)的基准电压端(REF)与链式电阻元阵列的分压端(N1)、(N2)、(N3)之间。电压保持电容元(C11、C12、C13)接在第一开关与第二开关之间。在取输入电压VAIN时，第一开关接通，从而将高位基准电压(VN1、VN2、VN3)取至电压保持电容元。然后，第一开关断开而第二开关接通，从而向高位比较器提供高位基准电压，进行电压比较操作。

Description

A/D转换器电路

相关申请的交叉参考

本申请基于在日本递交的申请No.2002-93878，该申请在此列作参考予以引用。

技术领域

本发明涉及A/D转换器电路的高速操作。

背景技术

图10示出了一个传统的A/D转换器，更确切地说，它是一个4比特输出型串并联A/D转换器。这个A/D转换器包括：受高位比较器控制电路10输出的控制信号1A、1B和1C控制的高位比较器COMP11、12和13；受低位比较器控制电路20输出的控制信号2A、2B和2C控制的低位比较器COMP21、22和23。比较器COMP11、12、13和COMP 21、22、23的输入端(IN)都接到A/D转换器的输入端(AIN)上。适当选择和加到这些比较器的基准电压端上的是由一个链式电阻元阵列将模拟输入电压VAIN的输入电压范围(最大基准电压VRH，最小基准电压VRL)16分得到的各个电平的电压。

高位比较器11、12、13的基准电压端(REF)分别接到链式电阻元阵列将模拟输入电压VAIN的输入电压范围4分的分压端(N1)、(N2)、(N3)上。在A/D转换时，首先大致检测模拟输入电压VAIN的电压电平，执行高位比特的A/D转换。输出端(O11)、(O12)、(O13)接到一个开关选择电路30上。从开关选择电路30有选择地按照高位比特的A/D转换结果输入开关控制信号S1至S4之一。

低位比较器COMP 21、22、23的基准电压端(REF)通过转接开关组SW1至SW4接到链式电阻元阵列的分压端上。按照开关控制信号S1至S4的类型选择转接开关组SW1至SW4中的一个开关组。从而确定了低位比较器COMP21、22、23的低位基准电压。也就是说，在模拟输入电压VAIN等于或高于在链式电阻元阵列的一个分压端上的基准电压VN1的情况下，选择转接开关组SW1，从而分别使低位基准电压VN01、VN02、VN03输入比较器COM21、22和23的基准电压端。应指出的是，在前一个通道和后一些通道中，每个分压端用前缀“V”表示分压端名称。与以上情况类似，在模拟输入电压VAIN等于或高于高位基准电压VN2而低于VN1的情况下，选择转接开关组SW2，使低位基准电压VN11、VN12、VN13输入。在模拟输入电压VAIN等于或高于高位基准电压VN3而低于VN2的情况下，选择转接开关组SW3，使低位基准电压VN21、VN22、VN23输入。在模拟输入电压VAIN低于VN3的情况下，选择转接开关组SW4，使低位基准电压VN31、VN32和VN33输入。

可以用下面这种方式得到4比特输出。将一个输出的比特分成高位比特和低位比特，分别对比较器COMP11、12、13和比较器COMP21、22、23的输出O11、O12、O13、O21、O22、O23的逻辑电平编码。

图11示出了工作波形。图10的A/D转换器与时钟信号CLK同步进行操作。A/D转换器将时钟信号CLK的(1/2)周期取为操作的一个时步。每个时步切换三种工作状态，即模拟输入电压VAIN的取操作(I)、所取电压的保持操作(II)和电压比较操作(III)。时步①至⑤构成一个操作单位，执行A/D转换操作。

在时步①-②期间，高位比较器COMP1x(x＝1，2，3；下同)和低位比较器COMP2x取得模拟输入电压VAIN(操作(I))。在这个时步所取的电压电平从等于或高于在链式电阻元阵列的一个端(N2)上的高位基准电压VN2而低于在端N1上的高位基准电压VN1的电压电平VN1X变为最高电压电平VRH。比较器COMP1x和COMP2x的内端的电容分量被充到模拟输入电压VAIN的电压电平VRH。

然后，在时步②-③期间，每个低位比较器COMP2x保持电压电平VRH(操作(II))，而每个高位比较器COMP1x转到比较状态(操作(III))。在各高位比较器COMP1x的内端上的电压电平从最高电压电平VRH向来自基准电压端(REF)相应的高位基准电压VNx(x＝1，2，3；下同)过渡。结果，由于对内端的电容分量的充、放电，就有电流流过相应高位比较器COMP1x的基准电压端(REF)。图11示出了高位比较器COMP11的情况。由于放电，流出具有峰值电流I100的流出电流。流出电流流向链式电阻元阵列内的一个端(RL)。因此，与流出电流成正比上升的电压将在分压端(NO1)上的低位基准电压VN01反映为电压波动。假设与电压波动量相应的峰值电压为V100。

然后，在时步③-④期间，在相应的低位比较器COMP2x的比较操作前先设置低位基准电压。根据各高位比较器COMP1x的比较结果，选择一个由开关选择电路30确定的转接开关组。在图11的情况下，转接开关组从在上一个周期的对于电压电平VN1X的转接开关组SW2改为适合电压电平VRH的转接开关组SW1。由于开关组的转换，使在各个转接开关组SW1至SW4与每个低位比较器COMP2x之间的电容分量Cp1、Cp2、Cp3充电，从而端电压从电压电平VN1向电压电平VRH过渡。在这个阶段，电流来自于接线端(RH)。因此，在分压端(N01)上的低位基准电压VN01增高。假设在这个阶段的电压波动量为V2。应指出的是，电容分量Cp1、Cp2、Cp3等于在每个转接开关组SW1至SW4、每个低位比较器COMP2x和布线的寄生电容分量之和。

接着，在时步④-⑤期间，每个高位比较器COMP1x保持比较状态(操作(III))，而每个低位比较器COMP2x转为比较状态(操作(III))。在这个阶段各低位比较器COMP2x的内端以与各高位比较器COMP1x在时步②-③时相同的方式工作。也就是说，各低位比较器COMP2x的内端上的电压电平从最高电压电平VRH通过基准电压端(REF)向相应的低位基准电压VN0x(x＝1，2，3；以同)过渡。由于在时步④-⑤的过渡电压的宽度比在时步②-③的窄，因此从峰值电压的设定值波动的电压波动量为V3(＜V100)。

当然，图11只是作为一个例子示出了低位基准电压VN01的电压电平的过渡过程，其他低位基准电压VN02、VN03的电压电平也以与VN01相同的方式进行过渡。

然而，在这种传统的A/D转换器中，每个高位比较器COMP1x保持比较状态，而将每个高位基准电压VNx在时步②-⑤的一个时步期间加到每个相应基准电压端(REF)上。冲/放电一直持续到在高位比较器COMP1x的内端上的电压电平从在时步①-②时取得的模拟输入电压VAIN的电压电平过渡到相应的高位基准电压VNx。在这个阶段，在内端上的电压过渡可以是在输入电压范围内的最高电压电平VRH与最小电压电平VRL之间的几乎全程的电压过渡，当然这取决于模拟输入电压VAIN的电压电平。

因此，如图11所示，可能会有内端的电压过渡在时步②-③内不能完成的情况。在这种情况下，由于内端的电压过渡而引起的从基准电压端(REF)流出的电流(即，在所取的模拟输入电压VAIN的电压电平高于高位基准电压VNx的情况下)，由链式电阻元阵列设定的相应高位和低位基准电压的电压电平在时间③后的一些时步中偏离了它们的相应设定值。各高位比较器COMP1x的比较操作引起的基准电压的偏差可能保留到随后的各低位比较器COMP2x的比较状态(时步④-⑤)而没有消除。结果，各低位比较器COMP2x用偏离设定值的低位基准电压执行比较操作。照这样进行比较操作，就不可能得到精确的电压比较结果，这是有问题的。

随着控制传统的A/D转换器的时钟信号CLX的频率的提高，电压值的偏差更为明显。因此，在追求A/D转换器的高速操作的趋势下，象这样的传统A/D转换器的变换误差就成为越来越严重的问题。

发明内容

本发明是为了解决上述问题而作出的。因此，本发明的目的是提供一种A/D转换器电路，这种A/D转换器电路能进行高速操作而没有由于高位比较器比较操作而引起的会影响低位比较器在进行比较操作时的低位基准电压的电压电平的高位基准电压的波动。

为了达到这个目的，按照本发明的一种情况，所提供的A/D转换器电路包括：一个或多个执行A/D转换的电压比较器；以及一个电阻元阵列，用来为接在这个电阻元阵列的各分压端上的相应电压比较器产生各自的基准电压；其中，所述A/D转换器电路还包括基准电压保持部分，用来保持各分压端提供的相应基准电压，在每个分压端与相应基准电压保持部分电隔离后为相应电压比较器提供所保持的相应基准电压。

在按照本发明的这种设计的A/D转换器电路中，在电阻元阵列的各个分压端上产生相应的基准电压，作为相应的电压比较器的基准电压。各基准电压首先提供给相应的基准电压保持部分保持。然后，各基准电压保持部分脱离相应的分压端，向相应的电压比较器提供各自保持的基准电压。

在电阻元阵列的各分压端上产生的基准电压提供给相应的基准电压保持部分保持时，需向电压比较器提供的基准电压可以在各分压端脱离基准电压保持部分后由基准电压保持部分提供给电压比较器。因此，在基准电压提供给电压比较器时决不会在电阻元阵列的分压端上出现电压波动。

此外，按照本发明的另一种情况，所提供的A/D转换器电路包括：一个或多个高位比特鉴别电压比较器，用来执行在低位比特A/D转换之前的高位比特A/D转换；一个电阻元阵列，用来在每个高位分压端上产生供每个高位比特A/D转换用的每个高位基准电压和在每个低位分压端上产生供每个低位比特A/D转换用的每个低位基准电压，所述电阻元阵列接在高压侧基准电压与低压侧基准电压之间；其中，所述A/D转换器电路还包括每个基准电压保持部分，用来保持每个高位分压端提供的每个高位基准电压和在每个高位分压端与每个基准电压保持部分电隔离后向每个高位比特鉴别电压比较器提供所保持的每个高位基准电压。

在按照本发明的另一种情况设计的A/D转换器电路中，在电阻元阵列的每个高位分压端上产生每个高位基准电压，作为每个高位比特鉴别电压比较器的基准电压。每个高位基准电压首先提供给每个基准电压保持部分保持。然后，每个基准电压保持部分脱离每个高位分压端，所保持的每个高位基准电压从每个基准电压保持部分提供给每个高位比特鉴别电压比较器。

在电阻元阵列的高位分压端上产生的高位基准电压提供给基准电压保持部分保持时，需提供给高位比特鉴别电压比较器的高位基准电压可以在高位分压端脱离基准电压保持部分后由基准电压保持部分提供给高位比特鉴别电压比较器。因此，在高位基准电压提供给高位比特鉴别电压比较器时电阻元阵列的高位分压端决不会出现电压波动。此外，在高位比特A/D转换后执行的低位比特A/D转换时，电压波动决不会留在低位基准电压内。也就是说，可以消除高位比特A/D转换对低位比特A/D转换的影响。

此外，不需要占用时间来平息电阻元阵列的高位分压端上的高位基准电压的电压波动。因此，不需要在高位比特A/D转换与低位比特A/D转换之间设置不必要的释放复原时间。因此，可以实现高速操作。

从以下结合附图所作的详细说明中可以更清楚地看到本发明的以上和其他一些目的和新颖的特色。然而，可以理解，这些附图只是用来说明本发明，而不是限定本发明的范围。

附图说明

图1为示出作为本发明的一个实施例的A/D转换器的电路图；

图2为示出一个比较器的具体例子的电路图；

图3为比较器工作状态表；

图4为示出一个高位比较器控制电路的具体例子的电路图；

图5示出了一个高位比较器控制电路的工作波形；

图6为示出一个低位比较器控制电路的具体例子的电路图；

图7示出了一个低位比较器控制电路的工作波形；

图8示出了本发明的实施例的A/D转换器的工作波形；

图9示出了本发明的实施例的A/D转换器的变换表；

图10为示出一个传统的A/D转换器的电路图；以及

图11示出了传统的A/D转换器的工作波形。

具体实施方式

下面将结合图1至图9详细说明按照本发明设计的A/D转换器电路的优选实施例。

图1示出了一个4比特输出型串并联A/D转换器。对于传统的4比特输出型串并联A/D转换器(图10)来说，高位比较器COMP11、12、13的基准电压端(REF)分别直接接在分压端(N1)、(N2)、(N3)上。然而，在这个独创性的A/D转换器中，分压端(N1)、(N2)、(N3)分别通过第一开关SW11A、SW12A、SW13A和第二开关SW11B、SW12B、SW13B接到高位比较器COMP11、12、13上。相应的电压保持电容元C11、C12、C13的两端中的一端分别接在(SW11A，SW11B)、(SW12A，SW12B)、(SW13A，SW13B)的连接点上，而它们的另一端接地电压。

高位比较器控制电路10输出的控制信号1C和1B控制第一开关SW11A、SW12A、SW13A和第二开关SW11B、SW12B、SW13B的接通性。

图2示出了一个高位比较器的具体例子。这是一个所谓的斩波器型的比较器。输入端(IN)和基准电压端(REF)分别接到开关SWA和SWB上。开关SWA、SWB的另一端都接到电压比较电容元C0的一端。电压比较电容元C0的另一端接到反相门INV的输入端上，电压比较结果从反相门INV的输出端(OUT)输出。开关SWC的一端接在电压比较电容元CO与反相门INV的输入端之间，而另一端接在反相门INV的输出端与输出端(OUT)之间。应指出的是，一般说来由于开关SWA、SWB的基本结构总是伴随有寄生电容元。在图2中，这些寄生电容分量表示为寄生电容Cpa、Cpb。

下面将参照图3所示的表说明图2的比较器的电压比较操作。如图3所示，比较器有三个工作状态，取决于开关SWA、SWB、SWC的接通状态。也就是说，按照如下时序执行电压比较操作：(I)将模拟电压取至输入端(IN)的取操作；(II)保持所取的模拟电压的保持操作；以及(III)电压比较操作。

在取操作(I)期间，开关SWA、SWC处在接通状态(“ON”)，而开关SWB处在非接通状态(“OFF”)。模拟电压从输入端(IN)通过开关SWA取至电压比较电容元C0的一端。由于开关SWC处于接通状态(“ON”)，输入端和输出端(OUT)短路，因此这两个短路端将反相门INV的输入输出特性偏置为中间状态。也就是说，这两端自然形成了为电源电压的1/2((1/2)VCC电压)左右(反相门INV的门限电压)的平衡。因此，电压比较电容元C0的接在输入端的那一端偏置到(1/2)VCC左右的电压。与(1/2)VCC左右的电压与模拟电压之间的电压差成正比的电荷存储在电压比较电容元C0内。由于在电压比较电容元C0的一端与地电压之间存在寄生电容Cpa和Cpb，因此电荷存储在寄生电容Cpa和Cpb内。

然后，在保持操作(II)期间，开关SWA、SWB、SWC都处于非接通状态(“OFF”)。电压比较电容元C0处于浮动状态，在取操作期间取得的模拟电压保持为电压比较电容元C0的存储电荷。类似，寄生电容Cpa、Cpb的存储电荷也得到保持。

对于通过取操作(I)和保持操作(II)取得和保持的模拟电压来说，在电压比较电容元C0上加有(1/2)VCC左右电压与模拟电压之间的电压差，从而使这电压差作为电荷存储在电压比较电容元C0内。在地电压与模拟电压之间也有电压差，从而使这电压差作为电荷存储在寄生电容Cpa、Cpb内。

在这样的状态下，执行电压比较操作(III)。开关SWB变成处于接通状态(“ON”)，而开关SWA变成处于非接通状态(“OFF”)。一旦从基准电压端(REF)通过开关SWB提供了基准电压，存储在电压比较电容元C0和寄生电容Cpa、Cpb的电荷按照对所取或保持的模拟电压的电压差充电或放电。

在需输入基准电压端(REF)的基准电压的电源为本实施例的电压源(见图1)的情况下，对电压比较电容元C0和寄生电容Cpa、Cpb的充电或放电一直持续到基准电压端上的端电压与基准电压一致，充、放电所需的电荷一直通过基准电压端(REF)提供。然而，在如图1所示的结构的情况下，由于需输入基准电压端(REF)的电源是电压保持电容元C11、C12、C13，加基准电压相当于为电压保持电容元C11、C12、C13、电压比较电容元C0和寄生电容Cpa、Cpb之间的电荷分配提供所需的电荷。

在传统的A/D转换器(图10)的情况下，由于加基准电压，使电压比较电容元C0两端中的一端的电压电平从模拟电压变为基准电压。但是，在本实施例(图1)的情况下，这电压电平变为所得到的电压电平，使得存储在电压保持电容元C11、C12、C13和电压比较电容元C0之类内的电荷量按照各元的电容值分配。在电压比较电容元C0这一端的电压跃变由于电容耦合而传送到它的另一端，从而使被偏置到反相门INV的门限电压((1/2)VCC电压)的输入端的电压电平变动。反相门INV接收到这电压跃变，就从它的输出端(OUT)输出一个电压比较结果。

也就是说，在所取或保持的模拟电压的电压电平高于基准电压的情况下，输入端的电压电平在加了基准电压时向低电压方变动。结果，从输出端(OUT)输出一个高逻辑电平的电压比较结果。反之，在所取或保持的模拟电压的电压电平低于基准电压的情况下，输入端的电压电平在加了基准电压时向高电压方跃变。结果，从输出端(OUT)输出一个低逻辑电平的电压比较结果。

应指出的是，在电压比较电容元C0的其中一端上的电压在加了基准电压时不需要从模拟电压变到基准电压。也就是说，由于电压比较电容元C0的电容耦合，电压跃变可靠地传送到输入端上，使得在它的一端上的电压可以根据模拟电压与基准电压之间的电压差可靠地向相对反相门INV的门限电压((1/2)VCC左右电压)的预定电压方向跃变。由于在电压比较操作(III)之前的取操作(I)或保持操作(II)期间输入端偏置到反相门INV的门限电压(VCC电压的(1/2)左右)，因此只要有一点电压差就足以使反相门INV检测电压跃变量。在本实施例中，电压保持电容元C11、C12、C13的电容值可以设置为很小。

图4示出了高位比较器控制电路10的一个具体例子。高位比较器控制电路10包括两个各有一个接收时钟信号CLK的时钟信号端(CLK)的D触发器11和13。D触发器11的正输出端(Q)接至D触发器13的输入端(D)，而D触发器13的正输出端(Q)反馈到D触发器11的输入端(D)，从而构成了一个分频电路。输出端(Q)输出的经分频的信号DC1和时钟信号CLK输入NAND门15，从那里输出为这两个信号的合成信号的控制信号1B。此外，控制信号1B由反相门17和19反相后，分别从反相门17和19输出控制信号1A和1C。

图5示出了高位比较器控制电路10的工作波形。在由两个D触发器11和13构成的分频电路内，输出信号DC1的逻辑电平随时钟信号的上升边一起跃变，从而产生一个周期为时钟信号时钟的二倍的经分频的信号。由于时钟信号CLK与经分频的信号DC1之间的NAND逻辑，输出高逻辑电平的控制信号1B，而信号CLK和DC1都处于高逻辑电平。控制信号1A和1C作为控制信号1B的反相信号输出。控制信号1A、1B、1C分别控制高位比较器COMP11、12、13的控制开关SWA、SWB、SWC(见图2)，在高逻辑电平状况下将这些开关设置为接通状态(“ON”)。因此，每个控制信号(1A，1B，1C)的逻辑电平示出了取操作(I)期间的状态(高电平，低电平，高电平)和在电压比较操作(III)期间的状态(低电平，高电平，低电平)。高位比较器COMP11、12、13在(1/2)时钟周期状态(I)和随后的(3/2)时钟周期状态下受到控制。

图6示出了低位比较器控制电路20的一个具体例子。不同于高位比较器控制电路10，低位比较器控制电路20包括一个有经分频的信号DC2和时钟信号CLK输入的NOR门21，控制信号2B从NOR门21输出。此外，控制信号2A和2C分别从反相门17和19输出。

图7示出了低位比较器控制电路20的工作波形。与控制信号1A和1C类似，控制信号2A和2C作为逻辑信号输出。由于控制信号2B是NOR门21的输出信号，因此在时钟信号CLK和经分频的信号DC2处于低逻辑电平时输出高逻辑电平的控制信号2B。在低位比较器COMP21、22、23具有如图2所示的电路结构的情况下，控制信号2A、2B、2C控制开关SWA、SWB、SWC，在高逻辑电平状况下使这些开关处于接通状态(“ON”)。在图7中，低位比较器COMP21、22、23在(1/2)时钟周期状态(I)、(2/2)时钟周期状态(III)下受到控制。

图8示出了图1的A/D转换器的工作波形。与图11的传统的A/D转换器的情况类似，比较器在时钟信号CLK的同步下进行操作。一个(1/2)时钟周期相应于一个单位时步。在这里，以时步①至⑤作为一个单位进行A/D转换操作。对于高位比较器COMP1x和低位比较器COMP2x的在(I)、(II)和(III)期间的工作状态类似于这情况或现有技术。

在针对图1的本实施例的A/D转换器中，第一开关SW11A、SW12A、SW13A在时步①-②设置为接通状态，执行取操作(I)，将模拟输入电压VAIN取至高位比较器COMP1x和低位比较器COMP2x。因此，高位基准电压VN1、VN2和VN3分别加到电压保持电容元C11、C12和C13上。图8示出了在上一操作周期模拟输入电压VAIN为等于或高于高位基准电压VN2而低于高位基准电压VN1的电压电平VN1X的情况。也就是说，所存储的电荷由于上一操作周期的电压比较操作(III)中的电荷分配而减少，而由由提供给电压保持电容元C11的电荷保持的电压值已从高位基准电压VN1的一个设定值下降。结果，端电压VC11的电压电平恢复到设定值VN1。由于补充的电荷从端(RH)通过链式电阻元阵列提供给电压保持电容元C11，电流短暂地流入链式电阻元阵列，导至分压端(N1)。结果，基准电压的电平在这电流流动期间短暂地降低。

图8示出了对于低位电压VN01出现这种现象的情况，作为一个例子。由于高位比较器COMP11的基准电压端(REF)在电压比较操作(III)期间不充、放电到高位基准电压VN1，因此电压保持电容元C11的电容值可以很小。此外，由于需充的电荷量很少，电压波动的峰值V1可以很小。因此，在时步①-②期间电压保持电容元C11可以得到完全充电。也就是说，在时步①-②期间可以完全从由于补充电荷而引起的链式电阻元阵列的低位基准电压VN01的电压波动中恢复过来。

在时步②-③期间，高位比较器COMP11转为比较状态(操作(III))。在本实施例中，按照由于在充到模拟输入电压VAIN的电压比较电容元C0等与电压电平充到高位基准电压VN1的电压保持电容元C11之间的电荷分配引起的电压跃变，执行电压比较操作。因此，不需要将高位比较器COMP11的基准电压端(REF)的电压电平充、放电到高位基准电压VN1。因此，从高位比较器COMP11的基准电压端(REF)流出的电流是相当小的峰值电流I1。峰值电流I1小于现有技术的峰值电流I100(图11)，从而能避免在时步②-③期间流出电流。

应指出的是，由于电压比较操作(III)的电荷分配，电压保持电容元C11的端电压VC11的电压电平高于作为设定值的高位基准电压，与从高位基准电压VN1上升的电压值相应的多余电荷在时间⑤后(下一个操作周期)放掉。在这个阶段的峰值电压波动量V1也是一个很小的值。因此，电压波动可以在时步②-③内清除。

在现有技术中，高位基准电压VN1、VN2和VN3是在时步②-③期间由链式电阻元阵列提供的。但是，在本实施例中，高位基准电压VN1、VN2和VN3可以在时步②-③之前的时步①-②期间由链式电阻元阵列提供，因为其中配置了电压保持电容元C11、C12和C13。此外，在现有技术中，在需提供高位基准电压VN1、VN2和VN3时，需要提供电荷，直到基准电压端(REF)上的电压电平被充、放电到高位基准电压VN1、VN2和VN3。但是，在本实施例中，由于设置了电压保持电容元C11、C12和C13，可以补足与由于电荷分配而引起的电压波动相应的电荷量。也就是说，在低位比较器COMP21、COMP22和COMP23进行电压比较操作的时步④-⑤期间或者在电压比较操作之前执行转接开关组SW1、SW2、SW3和SW4的选择的时步③-④期间在链式电阻元阵列上的基准电压的电压波动决不会保留下来。因此，可以精确地执行低位比较器COMP21、COMP22和COMP23的电压比较。

虽然在图8中没有示出，高位比较器COMP12和COMP13以与高位比较器COMP11相同的方式执行比较操作。当然，电压保持电容元C12和C13上的端电压、高位比较器COMP12和COMP13的基准电压端(REF)的流出电流以及低位基准电压VN02和VN03的低位基准电压的电压波动等的情况与上述相同。

图9示出了图1的A/D转换器的变换表。模拟输入电压VAIN由链式电阻元阵列分成16个电压范围，而这16个电压范围由高位比较器COMP1x粗分成4个电压范围。高位比较器COMP1x的输出信号O11、O12以及O13编码后，产生高位2比特数字码。同时，对开关控制信号S1至S4进行控制。根据开关控制信号S1至S4，选择转接开关组SW1至SW4中的一个转接开关组，在每个低位比较器COMP2x内执行电压比较操作。从而，将经4分的模拟输入电压VAIN进一步4分。低位比较器COMP2x的输出信号O21、O22和O23编码后，产生低位2比特数字码。

如上所述，在本发明的串并联A/D转换器中，高位基准电压VN1、VN2和VN3分别从电阻元阵列的作为高位分压端的分压端N1、N2和N3加到电压保持电容元C11、C12和C13上。在分压端N1、N2和N3与电压保持电容元C11、C12和C13电隔离后，电压保持电容元C11、C12和C13继续保持高位基准电压VN1、VN2和VN3，而需提供给作为高位比特鉴别电压比较器的高位比较器COMP11、COMP12和COMP13的高位基准电压VN1、VN2和VN3由电压保持电容元C11、C12和C13提供。因此，在高位基准电压VN1、VN2和VN3提供给高位比较器COMP11、COMP12和COMP13时，链式电阻元阵列的分压端N1、N2和N3上不会有电压波动。在以后执行的对最低位的A/D转换时，电压波动不会保留在低位基准电压内。因此，高位比特A/D转换的影响可以在低位比特A/D转换前消除。

此外，不必考虑链式电阻元阵列的分压端N1、N2和N3上的高位基准电压VN1、VN2和VN3由于高位比特的A/D转换操作引起的电压波动的释放复原时间。因此，不必在高位比特的A/D转换与低位比特的A/D转换之间设置不必要的释放复原时间，从而可以实现A/D转换器电路的高速操作。

此外，可以提供没有在高位基准电压VN1、VN2和VN3分别从分压端N1、N2和N3加到电压保持电容元C11、C12和C13上时出现的在分压端N1、N2和N3上的电压波动的影响的低位基准电压。

此外，在低位比特电压A/D转换时，可以消除由于高位比特A/D转换引起的电压波动的影响。因此，可以将在低位比特A/D转换期间的低位基准电压的电压电平设定为没有电压波动的合格设定值。

此外，将高位基准电压VN1、VN2和VN3分别加到电压保持电容元C11、C12和C13上的操作可以暂时离开低位比特A/D转换执行。因此，由于将高位基准电压VN1、VN2和VN3加到电压保持电容元C11、C12和C13上的操作而引起的链式电阻元阵列的分压端N1、N2和N3上的电压波动的影响决不会留到低位比特A/D转换开始。

此外，不必占用专用时间将高位基准电压VN1、VN2和VN3分别加到电压保持电容元C11、C12和C13上。因此，高位比特的A/D转换的时间不要多长。从而，这种结构照这样不需要为在分压端N1、N2和N3上由高位比特A/D转换引起的高位基准电压VN1、VN2和VN3的电压波动设置释放复原时间。此外，还可以实现高速A/D转换操作。

此外，本实施例的斩波器型比较器可以在电压比较电容元C0一端的电压跃变的宽度到达等于或高于一个预定电压值时执行电压比较操作。这个预定电压值可以是一个很小的电压值，因为反相门INV可以检测这个电压。因此，在为比较操作提供高位基准电压VN1、VN2和VN3时，不需要将电压比较电容元C0一端的电压充、放电到高位基准电压VN1、VN2和VN3的电平。代之，电压保持电容元C11、C12和C13可以具有大到足以使电压比较电容元C0与电压保持电容元C11、C12和C13之间的电荷分配引起这个预定电压值的电压跃变的电容值。与将电压比较电容元C0一端的电压充、放电到高位基准电压VN1、VN2和VN3的电平的情况相比，消耗在电压保持电容元C11 C12和C13上的电荷量可以是很少的。也就是说，在为电压保持电容元C11、C12和C13提供高位基准电压VN1、VN2和VN3时，电流消耗很少，所以在很短的时间内就可以提供高位基准电压。因此，可以实现小电流消耗的高速A/D转换操作。

此外，第一开关SW11A、SW12A、SW13A和第二开关SW11B、SW12B、SW13B的接通性是受控制的。因此，高位基准电压VN1、VN2和VN3可以分别提供给电压保持电容元C11、C12和C13和提供给高位比较器COMP11、COMP12和COMP13。根据供高位比较器COMP11、COMP12和COMP13的A/D转换操作用的控制信号1C、1B，可以控制电压保持电容元C11、C12和C13的接通性。

此外，在高位比特A/D转换操作的电压比较之前，高位基准电压VN1、VN2和VN3提供给电压保持电容元C11、C12和C13，同时在链式电阻元阵列产生高位比特和低位比特的A/D转换操作所需的高位和低位基准电压。因此，在高位基准电压VN1、VN2和VN3可以与低位比特的A/D转换操作异步加到这些电压保持电容元时，电流流过链式电阻元阵列。因此，低位基准电压的电压波动不会持续到低位比特的A/D转换。

本发明并不局限于上面所说明的实施例，当然可以在本发明的范围和精神内以各种方式加以改善或修改。

例如，本实施例说明的是电压保持电容元C11、C12和C13的基准端接至地电压的情况。然而，基准端可以接至提供最大基准电压VRH的接线端(RH)、提供最小基准电压VRL的接线端(RL)或A/D转换器的电源电压VCC。

此外，本实施例说明的是串并联A/D转换器的情况。然而，A/D转换器的类型并不局限于串并联型。本发明的这些观点当然可应用于其他类型的A/D转换器。在这种情况下，链式电阻元阵列产生的基准电压首先对电压保持电容元充电。然后，使链式电阻元阵列与电压保持电容元电隔离，再用比较器执行电压比较。因此，由于电压比较而引起的影响不会传播到链式电阻元阵列。

在本发明的A/D转换器电路中，由于高位比较器的比较操作而引起的基准电压的暂态波动不会保留到低位比较器开始比较操作。因此，在开始电压比较操作时低位基准电压并不波动。由于不需要在低位比较器的比较操作前等待基准电压的电压波动平静下来，因此可以实现A/D转换器电路的高速操作。

Claims

1.一种A/D转换器电路，所述A/D转换器电路包括：

一个或多个执行A/D转换的电压比较器；以及

一个电阻元阵列，用来为接在这个电阻元阵列的各个分压端上的相应电压比较器产生各自的基准电压；

其中，所述A/D转换器电路还包括基准电压保持部分，用来保持各分压端提供的相应基准电压，并且在每个分压端与相应基准电压保持部分电隔离后为相应电压比较器提供所保持的相应基准电压。

2.一种A/D转换器电路，所述A/D转换器电路包括：

一个或多个高位比特鉴别电压比较器，用来在低位比特A/D转换之前执行高位比特A/D转换；以及

一个电阻元阵列，用来在每个高位分压端产生供每个高位比特A/D转换用的每个高位基准电压和在每个低位分压端产生供每个低位比特A/D转换用的每个低位基准电压，所述电阻元阵列接在高压侧基准电压与低压侧基准电压之间；

其中，所述A/D转换器电路还包括每个基准电压保持部分，用来保持每个高位分压端提供的每个高位基准电压和在每个高位分压端与每个基准电压保持部分电隔离后向每个高位比特鉴别电压比较器提供所保持的每个高位基准电压。

3.一种按照权利要求2所述的A/D转换器电路，其中：从高位分压端向基准电压保持部分提供高位基准电压和从低位分压端向基准电压保持部分提供低位基准电压以不同的定时执行。

4.一种按照权利要求2所述的A/D转换器电路，其中：从高位分压端向基准电压保持部分提供高位基准电压在从低位分压端开始向基准电压保持部分提供低位基准电压前结束。

5.一种按照权利要求2所述的A/D转换器电路，其中：从高位分压端向基准电压保持部分提供高位基准电压与将输入电压取至高位比特鉴别电压比较器同时执行。

6.一种按照权利要求5所述的A/D转换器电路，其中：高位比特鉴别电压比较器是包括一个电压比较电容元的斩波器型电压比较器，电压比较操作以首先将输入电压取至电压比较电容元的一端、再将高位基准电压取至电压比较电容元的另一端、最后对这两种电压进行比较的方式执行。

7.一种按照权利要求6所述的A/D转换器电路，其中：基准电压保持部分包括一个电压保持电容元，电压比较操作通过检测从在电压比较电容元的一端的输入电压电平的电压跃变来执行，该电压跃变在将高位基准电压取至高位比特鉴别电压比较器并且电荷在电压比较电容元和电压保持电容元之间重新分配时出现。

8.一种按照权利要求2所述的A/D转换器电路，其中：基准电压保持部分包括一个电压保持电容元，所述A/D转换器电路还包括一个控制电压保持电容元与高位分压端之间的连接的第一开关部分和一个控制电压保持电容元与高位比特鉴别电压比较器之间的连接的第二开关部分。

9.一种按照权利要求2所述的A/D转换器电路，其中：电阻元阵列是一个响应于在A/D转换之后获得的输出比特数分压的链式电阻元阵列，在构成链式电阻元阵列的电阻元之间的分压端被排列成用于每隔被设置为低位分压端的预定个分压端的高位分压端，并且在向基准电压保持部分提供高位基准电压时通过链式电阻元阵列提供电流。

10.一种按照权利要求8所述的A/D转换器电路，其中：第一开关部分的连接控制和第二开关部分的连接控制以不同的定时执行。

11.一种按照权利要求8所述的A/D转换器电路，其中：第一开关部分的连接在从低位分压端开始向基准电压保持部分提供低位基准电压前结束。

12.一种按照权利要求8所述的A/D转换器电路，其中：第一开关部分的连接与将输入电压取至高位比特鉴别电压比较器同时执行。

13.一种按照权利要求8所述的A/D转换器电路，其中：电阻元阵列是一个响应于在A/D转换之后获得的输出比特数分压的链式电阻元阵列，在构成链式电阻元阵列的电阻元之间的分压端被排列成用于每隔被设置为低位分压端的预定个分压端的高位分压端，并且在向基准电压保持部分提供高位基准电压时通过链式电阻元阵列提供电流。