DE10305849B3

DE10305849B3 - Carry-Ripple Addierer

Info

Publication number: DE10305849B3
Application number: DE10305849A
Authority: DE
Inventors: Joel Hatsch; Winfried Kamp; Siegmar KÖPPE; Marc Bernhardt
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-02-12
Filing date: 2003-02-12
Publication date: 2004-07-15
Anticipated expiration: 2023-02-13
Also published as: CN100541417C; EP1593035A2; JP4157141B2; WO2004073171A3; WO2004073171A2; CN1748200A; JP2006517700A; US20060294178A1

Abstract

Die vorliegende Erfindung stellt einen Carry-Ripple Addierer (10) bereit, mit: drei ersten Eingängen (i0, i1, i2) zum Zuführen dreier zu summierender Eingangs-Bits (i0<N>, i1<N>, i2<N>) gleicher Wertigkeit 2·n·; zwei zweiten Eingängen (ci1, ci2) zum Zuführen zweier ebenfalls zu summierender Übertrags-/Carry-Bits (ci1<N>, ci2<N>) gleicher Wertigkeit 2·n·; einem Ausgang (s) zum Ausgeben eines berechneten Summen-Bits (s_n) der gleichen Wertigkeit 2·n·; und zwei Ausgängen (co1, co2) zum Ausgeben zweier berechneter Übertrags-/Carry-Bits (co1<N+1>, co2<N+1>) einer gleichen Wertigkeit 2·n+1·, die höher ist als die Wertigkeit 2·n· des Summen-Bits (s_n).

Description

Die vorliegende Erfindung betrifft einen Carry-Ripple Addierer und insbesondere einen "3 & 2 zu 3 Carry-Ripple Addierer".

Carry-Ripple Addierer sind als Addierer mit sequenzieller Übertragslogik bekannt. Ähnlich einem Carry-Save Addierer verfügen sie über mehrere Eingänge gleicher Wertigkeit und summieren im Betrieb die an diesen Eingängen anliegenden Bits auf. Die Summe der Bits wird an Ausgängen unterschiedlicher Wertigkeit beispielsweise in dualcodierter Zahlendarstellung (binary coded digits BCD) ausgegeben.

Zur Addition mehrerer Bits gleicher Wertigkeit, z.B. in Multiplizierern, ist es üblich, Carry-Save Addierer Arrays bzw. Anordnungen aufzubauen, beispielsweise entsprechend dem Wallace Tree Algorithmus, und die daraus resultierende Summen- und Carry-Datenrepräsentation in redundanter Zahlendarstellung abschließend mittels eines Vector Merging Adders (VMA) in eine eindeutige Zahlendarstellung zu überführen. Diese abschließende Stufe ist oft als Carry-Ripple Addierer ausgeführt, wobei jeweils zwei Bits gleicher Wertigkeit aufsummiert werden. Bei einem solchen Ansatz ist es somit erforderlich, daß der Carry-Save Addiererbaum generell bis auf zwei Bits zur Addition reduziert werden muß.

Bisher sind folglich nur Carry-Ripple Addierer eingesetzt worden, welche zwei Eingangs-Bits und ein Carry aufaddieren, wobei ein Summen-Bit der Wertigkeit 2ⁿ und ein Carry der Wertigkeit 2ⁿ⁺ ¹ erzeugt werden. Daraus resultiert, daß mehrstufige Ansätze erforderlich sind, derart, daß zunächst ein Carry-Save Adder Tree entsprechend der Anzahl der Eingangs-Bits und abschließend ein 2 Bit Carry-Ripple Addierer verwendet wird.

Aus der Übersetzung der europäischen Patentschrift DE 692 06 604 ist eine schnelle Addierkette (carry ripple-Addierer) bekannt, welche zum Zusammenaddieren mehrerer N Digitalwörter aus n Bits vorgesehen ist, wobei N eine natürliche Zahl größer als 2 ist, umfassend mehrere kaskadierte Addierblöcke mit einem Anfangsblock, der die ersten zwei Digitalwörter empfängt und einem Endblock, der die Summe sämtlicher Wörter bildet. Bekannt ist daraus weiterhin eine Kombination aus einem Volladdierer mit zwei jeweils 2 Bits umfassenden Eingabewörtern und einem Übertrag aus einer vorhergehenden Summe, z.B. dem Übertrag aus einer vorhergehenden Stufe. Ein "4 und 1 zu 3"-Carry Ripple-Addierer ist in dieser Übersetzung der europäischen Patentschrift somit offenbart.

Lösungen für Carry-Ripple Addierer, welche mehrere Eingangs-Bits (bis zu fünf Eingangs-Bits) aufaddieren, sind aus der DE 101 17 041 und der DE 101 39 099 bekannt und in 10 dargestellt. Betrachtet man einen Carry-Ripple Addierer B1, B2 oder B3, so weist dieser fünf erste Eingänge i0, i1, i2, i3, i4 zur Entgegennahme von fünf zu summierenden Eingabe-Bits gleicher Wertigkeit, z.B. 2ⁿ, und zwei zweite Eingänge ci0, ci1 zur Entgegennahme von zwei Carries bzw. Übertrags-Bits der Wertigkeit 2ⁿ auf. Außerdem stellt er einen Ausgang s für ein Summen-Bit der Wertigkeit 2ⁿ und zwei Ausgänge c1, c2 für zwei Carries bzw. Übertrags-Bits der Wertigkeiten 2ⁿ⁺¹ und 2ⁿ⁺² bereit, wobei das eine Übertrags-Bit am Eingang c1 direkt an einen Eingang ci0 eines direkt benachbarten Carry-Ripple Addierers geführt wird, und der Ausgang c2 für das Übertrags-Bit der Wertigkeit 2ⁿ⁺² erst an einen Eingang ci1 des übernächsten Carry-Ripple Addierers geführt wird. Diese bekannte Konfiguration ist jedoch für eine Realisierung mit komplementären CMOS-Gattern aufgrund einer auftretenden hohen Transistoranzahl, sowohl was die Verarbeitungsgeschwindigkeit als auch die benötigte Substratfläche betrifft, von Nachteil.

Es ist daher Aufgabe der vorliegenden Erfindung, einen Carry-Ripple Addierer bereitzustellen, welcher kleine Layouts, also eine Flächenreduktion und darüber hinaus eine Verlustleistungsreduktion im Betrieb ermöglicht.

Erfindungsgemäß wird diese Aufgabe durch den im Anspruch 1 angegebenen Carry-Ripple Addierer gelöst.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht im wesentlichen darin, zwei Carries bzw. Übertrags-Bits gleicher Wertigkeit in einem Carry-Ripple Addierer zu generieren, welche direkt in die nächste Stufe eines mehrstufigen Carry-Ripple Addierers geführt und dort bewertet wird.

In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, daß ein Carry-Ripple Addierer bereitgestellt wird mit: drei ersten Eingängen zum Zuführen dreier zu summierender Eingangs-Bits gleicher Wertigkeit 2ⁿ; zwei zweiten Eingängen zum Zuführen zweier ebenfalls zu summierender Übertrags-/Carry-Bits gleicher Wertigkeit 2ⁿ; einem Ausgang zum Ausgeben eines berechneten Summen-Bits der Wertigkeit 2ⁿ; und zwei Ausgängen zum Ausgeben zweier berechneter Übertrags-/Carry-Bits einer gleichen Wertigkeit 2ⁿ⁺¹, die höher als die Wertigkeit 2ⁿ des Summen-Bits ist.

Ein Carry-Ripple Addierer gemäß der vorliegenden Erfindung erlaubt es somit bereits, ab einer Reduktion auf drei Bits eine abschließende Carry-Ripple Stufe VMA (Vector Merging Adder) einzusetzen. Auf diese Weise läßt sich entweder eine Carry Save Stufe einsparen, was sich in der Verarbeitungsgeschwindigkeit und in der Substratfläche der Gesamtschaltung vorteilhaft auswirkt, oder aber das dritte Eingangs-Bit jedes Carry-Ripple Addierers läßt sich für die effiziente Realisierung von Akkumulatoren, z.B. in MAC-Strukturen, nutzen.

Eine dynamische Realisierung der Carry- bzw. Übertrags-Pfade und ihre logische Implementierung innerhalb des Carry-Ripple Addierers ermöglicht, wie nachfolgend in einem Ausführungsbeispiel näher erläutert, zusätzlich eine Optimierung bezüglich der Fläche und der Geschwindigkeit im Vergleich zu komplementären oder differentiellen CMOS-Lösungen. Durch die gleichzeitige Erzeugung von zwei Carries bzw. Übertrags-Bits gleicher Wertigkeit, welche in jeder Stufe des Carry-Ripple Addierers bewertet werden, ist der Schaltungsaufwand und der interne Verdrahtungsaufwand geringer als bei mehrstufigen komplementären CMOS-Lösungen, die z.B. zusammengesetzt aus 3 Bit Carry-Save Addierern und 2 Bit Carry-Ripple Addierern sind. Dies gilt ebenso bezüglich dynamischen Carry-Ripple Addierern mit drei Eingängen.

Aufgrund der deutlich reduzierten Transistoranzahl im Carry-Pfad im Vergleich zu den bekannten oben erläuterten Alterna tiven ist mit dem erfindungsgemäßen Carry-Ripple Addierer ein flächen- und verlustleistungsoptimierter Addierer bereitgestellt, welcher insbesondere als Final Adder in Multiplizierern, Addiererbäumen, Filterstrukturen, Akkumulatoren und Rechenwerken einsetzbar ist.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.

Gemäß einer bevorzugten Weiterbildung weist der Carry-Ripple Addierer mindestens einen Precharge-Eingang zum Ansteuern einer integrierten Precharge-Logikstufe auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist der Carry-Ripple Addierer eine Carry-Stufe und eine Summationsstufe auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Carry-Stufe zwei Carry-Additionsblöcke auf, durch welche die Carry-Ausgangssignale unabhängig voneinander und zeitlich parallel berechenbar sind.

Gemäß einer weiteren bevorzugten Weiterbildung weist zumindest ein Carry-Additionsblock zwischen einem Knotenpunkt und einem Knotenpunkt einen n-Kanal-FET auf, der gate-seitig mit dem Carry-Eingang ci2 verbunden ist, und zwischen dem Knoten und einem Bezugspotential eine Reihenschaltung aus zwei n-Kanal-FETS liegt, wobei einer gate-seitig mit i1 und der andere mit i2 verbunden ist, und parallel dazu zwischen dem Knoten und einem weiteren Knoten eine Parallelschaltung aus zwei n-Kanal-FETS liegt, wobei einer gate-seitig mit i1, der zweite gate-seitig mit i2 verbunden ist und beide Drains in dem weiteren Knoten zusammengeführt werden, welcher über einen gate-seitig mit i0 beaufschlagbaren n-Kanal-FET mit dem Bezugspotential verbindbar ist.

Gemäß einer weiteren bevorzugten Weiterbildung weist zumindest ein Carry-Additionsblock einen gate-seitig mit dem Carry-Eingang ci2 verbundenen n-Kanal-FET zwischen einem Knoten und dem Bezugspotential auf, wobei der Knoten vorzugsweise über einen gate-seitig mit einem Precharge-Eingang verbundenen p-Kanal-FET mit einer Versorgungsspannung beaufschlagbar ist.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Summationsstufe eine 5-fach XOR-Verknüpfung auf.

Gemäß einer weiteren bevorzugten Weiterbildung besteht eine Bit-Additionseinrichtung aus einer Parallelschaltung mehrerer Carry-Ripple Addierer, wobei je Carry-Ripple Addierer 3 Eingangsbits gleicher Wertigkeit 2ⁿ vorgesehen sind.

Gemäß einer weiteren bevorzugten Weiterbildung ist der Carry-Ripple Addierer als Final Adder in einem Multiplizierer, Addiererbaum, Akkumulator, einer Filterstruktur oder einem Rechenwerk vorgesehen.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
Es zeigen:
1 eine schematische Darstellung eines "3 & 2 zu 3 Carry-Ripple Addierers" zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
2 eine Wahrheitstabelle für einen "3 & 2 zu 3 Carry-Ripple Addierer";
3 eine schematische Darstellung des internen Aufbaus eines "3 & 2 zu 3 Carry-Ripple Addierers" zur Er läuterung einer Ausführungsform der vorliegenden Erfindung;
4 eine schematische Darstellung einer Verschaltung eines Carry-Ripple Addierers für drei Eingangsworte mit jeweils fünf Bit zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
5 eine schematische Darstellung einer Carry-Stufe eines Carry-Ripple Addierers zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
6 ein schematisches Schaltbild eines Blockes der Carry-Stufe gemäß 5 zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
7 ein schematisches Schaltbild des zweiten Blocks der Carry-Stufe gemäß 5 zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
8 eine schematische Darstellung eines Summenblocks eines Carry-Ripple Addierers zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
9 ein schematisches Schaltbild einer 5-fach XOR-Stufe des Summenblocks zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; und
10 ein schematisches Blockschaltbild zur Erläuterung eines bekannten Carry-Ripple Addierers.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
In 1 ist eine schematische Darstellung eines "3 & 2 zu 3 Carry-Ripple Addierers" 10 dargestellt, welcher über drei Bit-Eingänge i0, i1 und i2 und je zwei gleichwertige Carry- Eingänge ci1, ci2 und Carry-Ausgänge co1, co2 sowie einen Summenausgang s verfügt.
2 zeigt eine Wahrheits- bzw. Funktionstabelle für ein Bit des Carry-Ripple Addierers gemäß 1. Auf Basis der gewählten Codierung der beiden gleichwertigen Carry-Ausgangssignale co2 und co1 treten Eingangskombinationen mit ci2 = 1 und ci1 = 0 im Betrieb nicht auf (in 2 schraffiert), da ci2 nur setzbar ist, wenn auch ci1 gesetzt ist, woraus ein doppeltes Carry folgert. Diese Tatsache des Auftretens von "Don't care-Elementen" wird zur Minimierung der Schaltung ausgenutzt. Bei der Position s in der Tabelle ergibt sich die einfache Summe der fünf Eingangs-Bits an den Eingängen i0, i1, i2, ci1, ci2, und am Ausgang co1 wird ein Übertrag generiert, wenn die Summe der Eingangs-Bits beispielsweise ≥ 2 ist, wobei am Ausgang co2 eine 1 anliegt, sobald die Summe der fünf Eingangs-Bits ≥ 4 ist, jedoch dann co1 bereits auf 1 gesetzt ist, da die Summe auch ≥ 2 ist.
In 3 ist der prinzipielle Aufbau eines Carry-Ripple Addierers 10 mit drei Eingangs-Bits i0, i1, i2, je zwei gleichwertigen Carry-Eingängen ci1, ci2 und Carry-Ausgängen co1, co2 sowie einem Summenausgang s als Blockschaltbild dargestellt. Der Addierer 10 setzt sich aus zwei Blöcken 11, 12 zusammen, einer Carry-Stufe 11 und einer Summationsstufe bzw. Schaltung 12. Die optional zugeführten Signale prech_1 und prechq_1 steuern vorzugsweise eine integrierte Precharge-Logikstufe, wenn eine dynamische Implementierung vorgesehen ist. Die drei Eingangs-Bits i0, i1, i2 und die zwei Carry-Eingangs-Bits ci1 und ci2 werden jeweils beiden Blöcken 11 und 12 zugeführt, ebenso wie eine Versorgungsspannung vdd und ein Bezugspotential vss. Über den Carry-Block 11 werden die Carry-Ausgänge co1 und co2 bedient. Bei einer dynamischen Implementierung werden die Precharge-Signale prech_1 und prechq_1 an zwei komplementäre Eingänge des Carry-Blocks 11 gelegt. Im Gegensatz dazu verfügt der Summationsblock 12 über den Summenausgang s und wird bei einer dynamischen Implemen tierung lediglich mit dem Precharge-Signal prechq_1 an einem invertierenden Eingang beaufschlagt.
4 zeigt schematisch die Verschaltung eines Carry-Ripple Addierers für drei Eingangsworte i0, i1 und i2 mit jeweils 5 Bits <4:0>, wobei 5 Carry-Ripple Addierer gemäß 2 miteinander gekoppelt sind, für jede Bit-Position <n> (n = 0 bis 4) ein Carry-Ripple Addierer 10. Dabei addiert die n-te Stufe zu den drei Eingangs-Bits i0<n>, i1<n> und i2<n> mit der Wertigkeit 2ⁿ zwei Carry-Eingangssignale ci1<n> und ci2<n>, welche ebenfalls die Wertigkeit 2ⁿ aufweisen, und erzeugt ein Summensignal s_n der gleichen Wertigkeit 2ⁿ sowie zwei Carry-Ausgangssignale co1<n+1>, co2<n+1> der nächsthöheren Wertigkeit 2ⁿ⁺¹, welche den Carry-Eingangssignalen ci1<n+1>, ci2<n+1> der n+1-ten Stufe entsprechen, wobei n im vorliegenden Beispiel gemäß 4 eine ganze Zahl zwischen 0 und 4 inklusive ist.
In 5 ist schematisch eine Carry-Stufe 11 eines Carry-Ripple Addierers gemäß 3 und/oder 4 dargestellt. Die Carry-Stufe 11 weist zwei Blöcke 13 und 14 auf, welche jeweils ein Carry-Ausgangssignal co2 und co1 unabhängig voneinander und somit zeitlich parallel berechnen. Sowohl der Block 13 zur Berechnung des Carry-Ausgangssignals co2 als auch der Block 14 zur Berechnung des Carry-Ausgangssignals co1 sind mit den Eingängen i0, i1, i2, ci1 und ci2 der Versorgungsspannung vdd und dem Bezugspotential vss verbunden. Vorzugsweise sind beide Blöcke 13 und 14 bei einer dynamischen Implementierung mit den Precharge-Signalen prech und prechq, welche invertiert zueinander zugeführt werden, verbunden.
6 zeigt ein schematisches Schaltbild einer dynamischen Realisierung des Blockes 13 gemäß 5 zur Erzeugung des Carry-Ausgangssignals co2 in Abhängigkeit der Signale an den drei Bit-Eingängen i0, i1, i2, den beiden Carry-Eingängen ci1 und ci2 sowie den Precharge-Signalen prech und prechq. Zwi schen der Versorgungsspannung vdd und einem Knotenpunkt 17 ist ein p-Kanal-Feldeffekttransistor P geschaltet, welcher gate-seitig vom Precharge-Signal prechq angesteuert wird. Zwischen dem Knotenpunkt 17 und einem Knotenpunkt 18 schließt sich ein n-Kanal-FET N gate-seitig mit dem Carry-Eingang ci1 verbunden an. Optional ist der Knotenpunkt 18 über einen n-FET N, welcher gate-seitig mit dem Precharge-Signal prech angesteuert wird, mit der Versorgungsspannung vdd verbindbar. Zwischen dem Knotenpunkt 18 und dem Bezugspotential vss liegt eine Reihenschaltung aus drei n-Kanal-FETS N, wobei einer gate-seitig mit i0, der nächste gate-seitig mit i1 und der dritte gate-seitig mit i2 verbunden sind.
Zwischen dem Knotenpunkt 17 und einem Knotenpunkt 19 ist ein n-Kanal-FET geschaltet, der gate-seitig mit dem Carry-Eingang ci2 verbunden ist. Zwischen dem Knoten 19 und dem Bezugspotential vss liegt eine Reihenschaltung aus zwei n-Kanal-FETS N, wobei einer gate-seitig mit i1 und der andere mit i2 verbunden ist. Parallel dazu liegt zwischen dem Knoten 19 und einem Knoten 20 eine Parallelschaltung aus zwei n-Kanal-FETS N, wobei einer mit i1, der zweite mit i2 gate-seitig verbunden ist und beide Drains in einem Knoten 20 zusammengeführt werden, welcher dann über einen gate-seitig mit i0 beaufschlagbaren n-Kanal-FET N mit dem Bezugspotential vss verbindbar ist. Optional ist der Knoten 19 über einen n-Kanal-FET, der mit dem Precharge-Signal prech an seiner Gate beaufschlagbar ist, mit der Versorgungsspannung vdd verbindbar. Zwischen der Versorgungsspannung vdd und dem Bezugspotential vss liegt darüber hinaus in einem weiteren Parallelstrang eine Reihenschaltung aus einem p- und einem n-Kanal-FET P, N, wobei der p-Kanal-FET P gate-seitig mit dem Knoten 17 verbunden ist, und der n-Kanal-FET N gate-seitig mit dem Precharge-Signal prech beaufschlagbar ist. Zwischen dem p-Kanal- Feldeffekttransistor P und dem n-Kanal-FET N wird der Carry-Ausgang co2 abgegriffen.
7 verkörpert eine schematische Schaltung zur dynamischen Realisierung des Blockes 14 gemäß 5. Zwischen einer Versorgungsspannung vdd und einem Schaltungsknoten 21 ist ein p-Kanal-FET P geschaltet, welcher mit dem Precharge-Signal prechq an seiner Gate beaufschlagt ist. Zwischen dem Knoten 21 und einem Bezugspotential vss ist eine Reihenschaltung aus zwei n-Kanal-FETS N vorgesehen, wobei einer gate-seitig mit dem Carry-Eingang ci1 und der zweite gate-seitig mit i2 beaufschlagt ist. Parallel dazu zwischen dem Knoten 21 und einem Knoten 22 liegt eine Parallelschaltung aus zwei n-Kanal-FETS N, wobei einer gate-seitig mit i2, der andere gateseitig mit dem Carry-Eingang ci1 verbunden ist, und der Knoten 22 wiederum über eine Parallelschaltung aus zwei n-Kanal-FETS N mit dem Bezugspotential vss in Abhängigkeit von gateseitig anliegendem i0 bzw. i1 verbindbar ist.
Optional verfügt die Schaltung gemäß 7 darüber hinaus über die Möglichkeit, den Schaltungsknoten 22 über einen n-Kanal-FET N in Abhängigkeit vom Precharge-Signal prech mit der Versorgungsspannung vdd zu verbinden. Als weitere parallele Stränge zwischen dem Schaltungsknoten 21 und dem Bezugspotential vss ist eine Serienschaltung aus zwei n-Kanal-FETs N vorgesehen, wobei einer gate-seitig mit i1 und der andere gate-seitig mit i0 beaufschlagt wird. Weiterhin parallel dazu zwischen dem Schaltungsknoten 21 und dem Bezugspotential vss liegt ein gate-seitig mit ci2 beaufschlagter n-Kanal-FET N. Als Parallelstrang zwischen der Versorgungsspannung vdd und dem Bezugspotential vss liegt eine Serienschaltung aus einem p-Kanal-FET P und einem n-Kanal-FET N, wobei der p-Kanal-FET P gate-seitig mit dem Knoten 21 verbunden ist, und der n-Kanal-FET N gate-seitig mit dem Precharge-Signal prech beaufschlagt wird. Zwischen diesem p-Kanal-FET P und n-Kanal-FET N wird das Carry-Ausgangssignal co1 abgegriffen.
8 zeigt eine schematische Darstellung des Summenblocks 12 gemäß 3 und/oder 4. In 8 (linker Teil) ist eine mögliche Realisierung der Eingangsstufe dargestellt.
Zwischen einer Versorgungsspannung vdd und einem Bezugspotential vss liegt eine Reihenschaltung aus einem p-Kanal- Feldeffekttransistor P und einem n-Kanal-Feldeffekttransistor N, wobei der p-Kanal-Feldeffekttransistor P gate-seitig mit dem Precharge-Signal prechq und der n-Kanal-Feldeffekttransistor N gate-seitig mit dem Signal am Carry-Eingang ci1 beaufschlagbar ist. Zwischen dem p-Kanal-FET P und dem n-Kanal-FET N liegt der Schaltungsknoten 23, an welchem das Signal i1q abgegriffen wird. Das Signal i1q am Knoten 23 wird über einen Inverter I, welcher sowohl mit dem Bezugspotential vss als auch mit der Versorgungsspannung vdd verbunden ist, in ein Signal i1 umgewandelt. Für jedes Eingangssignal ci1, ci2 und x1, welches i0 entspricht, x2, welches i1 entspricht, und x3, welches i2 entspricht (siehe 4), ist eine identische Eingangsstufe vorgesehen. Aus dem Carry-Eingang ci2 werden die Signale i2q und i2, aus dem Eingangssignal x1 werden die Signale i3 und i3q, aus dem Eingangssignal x2 werden die Signale i4 und i4q, und aus dem Eingangssignal x3 werden die Signale i5 und i5q für den Summenblock generiert.
8 (rechter Teil) zeigt eine schematische Darstellung des Summenblocks, wobei hier ebenfalls wieder eine Umsortierung vorgenommen wird, da aus i3 gemäß 8 (linker Teil) x1 wird, aus i3q wird x1q, aus i4 wird x2, aus i4q wird x2q, aus i5 wird x3, aus i5q wird x3q, aus i2 wird x4, aus i2q wird x4q, aus i1 wird x5, und aus i1q wird x5q. Darüber hinaus verfügt die Summationseinrichtung gemäß 8 (rechter Teil) über einen Precharge-Zugang mit dem Signal prechq, einen Enable-Eingang EN, wobei das Signal prechq auch an dem Enable-Eingang EN anliegt, einen Summenausgang s und eine Verbindung zum Bezugspotential vss und der Versorgungsspannung vdd. Die Eingangsstufe gemäß 8 (linker Teil) dient zur Synchronisation der Summenstufe mit dynamischen Schaltungsteilen der Gesamtschaltung.
In 9 wird ein schematisches Schaltbild einer exemplarischen 5-fach XOR-Verknüpfung als Summenblock gemäß 8 dargestellt. Vorzugsweise sind die beiden zeitkritischen Carry-Signale ci1, welches in i1 bzw. i1q und somit x5 und x5q gewandelt werden (siehe 8), und das Carry-Eingangssignal ci2, welches zu i2 bzw. i2q und somit zu x4 bzw. x4q gewandelt wird, auf die dem Ausgang Z bzw. ZQ der XOR-Schaltung nächstgelegenen n-Kanal-Feldeffekttransistoren N geführt. Die 5-fach XOR-Stufe 15 gemäß 9 ist über eine Vorschaltung 24 in Abhängigkeit vom Precharge-Signal prechq an die Versorgungsspannung vdd anbindbar und darüber hinaus über ein Enable-Signal EN am Gate eines n-Kanal- Feldeffekttransistors N mit dem Bezugspotential vss verbindbar. Dieses Enable- Signal EN wird über den Enable-Eingang gemäß 8 (rechter Teil) zugeführt.
Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.
So ist das Schaltungsprinzip des Carry-Pfades, welches auf der Berechnung und Weiterleitung zweier Carries gleicher Wertigkeit beruht, auch für zwei Carry-Signale, die austauschbar sind, anwendbar. Darüber hinaus sind die Blöcke, die zur Erzeugung der beiden Carry-Signale dienen, nicht zwangsläufig unabhängig voneinander. Bei einer Realisierung mit komplementären CMOS-Gattern besteht die Möglichkeit, Subblöcke gemeinsam zu nutzen. Für eine High-Performance-Anwendung ist jedoch eine Trennung von Vorteil.
Außerdem sind die n-Kanal-Transistoren N, welche sich im Evaluierungsteil der Carry-Gatter befinden (siehe 6 und 7), und an deren Gate das Precharge-Signal prech anliegt, für eine prinzipielle Realisierung der logischen Funktion nicht erforderlich. Sie reduzieren lediglich das Ladungs-aufteilungs- bzw. Charge-Sharing-Problem, welches je nach Technologie und Layout-Realisierung auftreten kann. Diese sind somit nur optional, können auch als p-Kanal FETS mit invertierter Ansteuerung ausgelegt werden und stellen eine vorteilhafte Optimierung dar. Schließlich kann als Summenstufe prinzipiell jedes statische oder dynamische 5-fach XOR-Gatter verwendet werden.

i0, il, i2: Eingänge von Eingangs-Bits
x1, x2, x3: Eingänge von Eingangs-Bits
i0<0>–i0<4>,
i1<0>–i1<4>,
i2<0>–i2<4>: Eingangs-Bits an entsprechenden Eingängen
ci1, ci2: Eingänge von Übertrags-/Carry-Bits
s, s_0–s_4: Summationsausgänge
co1, co2: Ausgänge von Übertrags-/Carry-Bits
2ⁿ: Wertigkeit eines Bits (n = natürl. Zahl)
2ⁿ⁺¹: um eins erhöhte Wertigkeit eines Bits
prech, prechq: Vorlade-/Precharge-Eingänge
prech_1, prechq_1: Vorlade-/Precharge-Eingänge
vdd: Versorgungsspannung
vss: Bezugspotential

10: Carry-Ripple Addierer/Bit-Summationseinrich
: tung
11: Carrystufe (Übertragsummation)
12: Summationsstufe (normale Summation o Übertrag)
13: Carry-Additionsblock
14: Carry-Additionsblock
15: 5-fach Xor-Stufe
16: Multibit-Carry-Ripple Addierer
17, 18, 19, 20: Schaltungsknotenpunkte
21, 22, 23: Schaltungsknotenpunkte
24: Vorschaltung der 5-fach XOR-Stufe
B1, B2, B2: Carry-Ripple Addierer nach dem St.d.T mit un
: gleichen Wertigkeiten der Ausgangs-Übertrags
: bits
P, N: p-Kanal FET, n-Kanal FET
en: Enable Signal

Claims

Carry-Ripple Addierer (10) mit: drei ersten Eingängen (i0, i1, i2) zum Zuführen dreier zu summierender Eingangs-Bits (i0<n>, i1<n>, i2<n>) gleicher Wertigkeit 2ⁿ; zwei zweiten Eingängen (ci1, ci2) zum Zuführen zweier ebenfalls zu summierender Übertrags-/Carry-Bits (ci1<n>, ci2<n>) gleicher Wertigkeit 2ⁿ; einem Ausgang (s) zum Ausgeben eines berechneten Summen-Bits (s_n) der gleichen Wertigkeit 2ⁿ; und zwei Ausgängen (co1, co2) zum Ausgeben zweier berechneter Übertrags-/Carry-Bits (co1<n+1>, co2<n+1>) einer gleichen Wertigkeit 2ⁿ⁺¹, welche höher ist als die Wertigkeit 2ⁿ des Summen-Bits (s_n).
Carry-Ripple Addierer (10) nach Anspruch 1, dadurch gekennzeichnet, daß der Carry-Ripple Addierer (10) mindestens einen Precharge-Eingang (prech, prechq) zum Ansteuern einer integrierten Precharge-Logikstufe aufweist.
Carry-Ripple Addierer (10) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Carry-Ripple Addierer (10) eine Carry-Stufe (11) und eine Summationsstufe (12) aufweist.
Carry-Ripple Addierer (10) nach Anspruch 3, dadurch gekennzeichnet, daß die Carry-Stufe (11) zwei Carry-Additionsblöcke (13, 14) aufweist, durch welche die Carry-Ausgangssignale (co1<n+1>, co2<n+1>) unabhängig voneinander und zeitlich parallel berechenbar sind.
Carry-Ripple Addierer (10) nach Anspruch 4, dadurch gekennzeichnet, daß zumindest ein Carry-Additionsblock (13) zwischen einem Knotenpunkt (17) und einem Knotenpunkt (19) einen n-Kanal-FET (N) aufweist, der gate-seitig mit dem Carry-Eingang (ci2) verbunden ist, und zwischen dem Knoten (19) und einem Bezugspotential (vss) eine Reihenschaltung aus zwei n-Kanal-FETS (N) liegt, wobei einer gate-seitig mit (i1) und der andere mit (i2) verbunden ist, und parallel dazu zwischen dem Knoten (19) und einem Knoten (20) eine Parallelschaltung aus zwei n-Kanal-FETS (N) liegt, wobei einer gate-seitig mit (i1), der zweite gate-seitig mit (i2) verbunden ist und beide Drains in dem Knoten (20) zusammengeführt werden, welcher über einen gate-seitig mit (i0) beaufschlagbaren n-Kanal-FET (N) mit dem Bezugspotential (vss) verbindbar ist.
Carry-Ripple Addierer (10) nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß zumindest ein Carry-Additionsblock (14) einen gateseitig mit dem Carry-Eingang (ci2) verbundenen n-Kanal-FET (N) zwischen einem Knoten (21) und dem Bezugspotential (vss) aufweist, wobei der Knoten (21) vorzugsweise über einen gate-seitig mit einem Precharge-Eingang (prechq) verbundenen p-Kanal-FET (P) mit einer Versorgungsspannung (vdd) beaufschlagbar ist.
Carry-Ripple Addierer (10) nach Anspruch 3, dadurch gekennzeichnet, daß die Summationsstufe (12) eine 5-fach XOR-Verknüpfung (15) aufweist.
Carry-Ripple Addierer (10) nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Bit-Additionseinrichtung (16) aus einer Parallelschaltung mehrerer Carry-Ripple Addierer (10) besteht, wobei je Carry-Ripple Addierer (10) 3 Eingangsworte (i0<n>, i1<n>, i2<n>) gleicher Wertigkeit 2ⁿ vorgesehen sind.
Carry-Ripple Addierer (10) nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Carry-Ripple Addierer (10) als Final Adder in einem Multiplizierer, Addiererbaum, Akkumulator, einer Filterstruktur oder einem Rechenwerk vorgesehen ist.