-
Die Erfindung betrifft eine Einrichtung und ein Verfahren zum Addieren von einer Mehrzahl gleichwertiger Bits. Die Erfindung betrifft insbesondere einen Addierer, der eine geringe Anzahl von steuerbaren Strecken zwischen einem Ausgang und einer Versorgungsspannung aufweist.
-
Addierer sind in der Technik bekannt und dienen in der Regel zum Addieren von einer bestimmten Anzahl gleichwertiger Bits, wobei der Summenwert als ein Summenbit und eine bestimmte Anzahl notwendiger Übertragsbits ausgegeben wird. Es sind beispielsweise sogenannte Drei- zu Zwei-Bit Volladdierer bekannt, die drei Eingänge zur Entgegennahme von drei gleichwertigen Bits der Wertigkeit w und zwei Ausgänge zur Ausgabe eines Summenbits der Wertigkeit w und eines Übertragsbits der Wertigkeit 2w aufweisen. Dabei gibt das w-wertige Summenbit die Parität der Summe aus den drei w-wertigen Eingangsbits an und das Übertragsbit den 2w-wertigen Übertrag. Sollen mehr als drei gleichwertige Bits addiert werden, sind weitere Übertragsausgänge notwendig. Um den Darstellungsraum der Übertragsbits möglichst effizient auszunutzen, bietet sich bei der Addition von sieben gleichwertigen Bits die Ausgabe von einem Summenbit sowie zwei 2w-, und 4w-wertiger Übertragsbits an.
-
Ein sogenannter Sieben- zu Drei-Bit Addierer ist in der
EP 0514061 B1 beschrieben. Dabei werden die zu addierenden gleichwertigen Eingangsbits durch sechs logische Gatterstufen zu den Ausgängen geführt.
-
Ein weiterer Sieben-zu-Drei-Bit Addierer ist aus der
DE 101 30484 A1 bekannt, bei dem der Darstellungsraum der Übertragungsbits vollständig ausgenutzt ist. Eine aus Zwei-Bit Addierern aufgebaute Addiererkette zum summieren mehrerer binärkodierter Zahlen ist in der
DE 692 06 604 T2 beschrieben. Nachteilig ist bei allen vorgenannten Addiervorrichtungen die relativ hohe Anzahl von zu durchlaufenden logischen Gattern, was zeit-, verdrahtungs- und herstellungsaufwändig ist und die jeweilige Stromaufnahme erhöht.
-
Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde, einen aufwandsgünstigen Multi-Bit-Addierer zu schaffen. Insbesondere soll der Addierer einen geringen Implementierungsaufwand erfordern, besonders kurze Signallaufzeiten und eine geringe Stromaufnahme aufweisen.
-
Erfindungsgemäß wird diese Aufgabe durch einen Addierer mit den Merkmalen des Patentanspruchs 1, eine Addiereinrichtung mit den Merkmalen des Patentanspruchs 12 sowie ein entsprechendes Verfahren mit den Verfahrensschritten des Patentanspruchs 16 gelöst.
-
Demgemäß ist ein Addierer zum Addieren von zumindest sechs gleichwertigen Bits vorgesehen, der eine erste Anzahl von Eingängen zur Entgegennahme der zu addierenden Bits der Wertigkeit w aufweist und über eine zweite Anzahl von Ausgängen verfügt, wobei die zu addierenden Bits an den Eingängen derart vorsortiert anliegen, dass zumindest an zwei benachbarten Eingängen von drei benachbarten Eingängen dieselben logischen Pegel anliegen, so dass die Anzahl der möglichen Kombinationen der zu addierenden Bits (AQ, BQ, CQ, XQ, YQ, ZQ, NQ) reduziert ist, und der Addierer die zu addierenden Bits unter Berücksichtigung der reduzierten Anzahl der möglichen Kombinationen der zu addierenden Bits (AQ, BQ, CQ, XQ, YQ, ZQ, NQ) addiert.
-
Weiterhin ist eine Addiereinrichtung zum Addieren von zumindest sechs Bits derselben Wertigkeit vorgesehen, die zumindest einen ersten Addierer und einen ersten Sortierer aufweist, wobei der Sortierer dem Addierer vorgeschaltet ist und die zu addierenden Bits derart vorsortiert, dass zumindest an zwei benachbarten Eingängen von drei benachbarten Eingängen des Addierers (1) dieselben logischen Pegel anliegen, so dass die Anzahl der möglichen Kombinationen der zu addierenden Bits (AQ', BQ', CQ', XQ', YQ', ZQ', NQ) reduziert ist.
-
Ferner ist ein Verfahren zum Addieren von mindestens sechs gleichwertigen Bits mit den folgenden Verfahrensschritten vorgesehen:
- (a) Bereitstellen von zumindest sechs zu addierender Bits der Wertigkeit w,
- (b) Vorsortieren der zu addierenden Bits, so dass zumindest an zwei benachbarten Eingängen von drei benachbarten Eingängen eines Addierers (1) dieselben logischen Pegel anliegen, so dass die Anzahl der möglichen Kombinationen der zu addierenden Bits (AQ', BQ', CQ', XQ', YQ', ZQ', NQ) reduziert wird,
- (c) Berechnen der Summe und des Übertrags unter Berücksichtigung der reduzierten Anzahl der möglichen Kombinationen der zu addierenden Bits (AQ', BQ', CQ', XQ', YQ', ZQ', NQ),
- (d) Ausgeben eines Summenbits,
- (e) Ausgeben von zumindest zwei Übertragsbits.
-
Durch eine effiziente Vorsortierung der zu addierenden Bits im erfindungsgemäßen Addierer beziehungsweise Verfahren und die Berechnung der Summe und Überträge unter Ausnutzung der Vorsortierung, lässt sich der Schaltungsaufwand gegenüber Addierern nach dem Stand der Technik stark vermindern. Dies ist insbesondere von großem Vorteil wenn mehrere erfindungsgemäße Addierer in Folge geschaltet werden.
-
Da zum Beispiel im Vergleich zu Sieben-Bit Addierern nach dem Stand der Technik weniger steuerbare Strecken benötigt werden, weist ein erfindungsgemäßer Addierer eine besonders hohe Schaltgeschwindigkeit auf und hat eine geringe Leistungsaufnahme.
-
In einer bevorzugten Ausführungsform des erfindungsgemäßen Addierers entspricht die Anzahl von Eingängen der Anzahl der zu addierenden Bits und die Anzahl von Ausgängen ist so gewählt, dass die Parität und der Übertrag der Addition vollständig darstellbar sind. Insbesondere weist der erfindungsgemäße Addierer vorteilhafterweise bei sechs zu addierenden Bits zumindest sechs Eingänge und zumindest drei Ausgänge auf.
-
In einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Addierers liegt an einem ersten Ausgang ein Summenbit der Wertigkeit w an, und an einem zweiten und dritten Ausgang Übertragsbits der Wertigkeit 2w und 4w. Durch die Wahl der Wertigkeiten 2w und 4w an den zweiten und dritten Ausgängen wird der Darstellungsraum für den Übertrag der Addition vollständig ausgenutzt.
-
In noch einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Addierers ist ein Ausgang zur Ausgabe eines Summenbits der Wertigkeit w vorgesehen, und zweite, dritte und vierte Ausgänge zur Ausgabe von Übertragsbits der Wertigkeit 2w.
-
Vorteilhafterweise lässt sich durch die Ausgabe des Übertrags in Form von drei gleichwertigen Übertragsbits der Wertigkeit 2w eine besonders effiziente Sortierung der Übertragsbits erreichen. Dies ermöglicht es, den Übertrag an weitere Addierer gemäß der Erfindung zu führen und so eine weitere Addition unter Ausnutzung der Vorsortierung durchzuführen.
-
Bei einer bevorzugten Vorsortierung sind die zu addierenden Bits immer derart vorsortiert, dass zumindest an zwei benachbarten Eingängen von drei benachbarten Eingängen des Addierers dieselben logischen Pegel anliegen. Durch diese bevorzugte Vorsortierung können auch die drei Übertragsbits aus einer erfindungsgemäßen Addition niedrigerer Wertigkeit, die derartig sortiert vorliegen, vorteilhaft dem Addierer zugeführt werden.
-
In einer besonders bevorzugten Ausführungsform des Addierers weist der Addierer drei erste Eingänge, drei zweite Eingänge und einen dritten Eingang auf. Die zu addierenden Bits liegen an den drei ersten und drei zweiten Eingängen immer derart vorsortiert vor, dass zumindest an zwei benachbarten Eingängen von den ersten drei und den zweiten drei Eingängen dieselben logischen Pegel anliegen. Ein siebtes zu addierendes Bit liegt dann an dem dritten Eingang an.
-
Durch diese besonders bevorzugte Ausführungsform des erfindungsgemäßen Addierers kann der Schaltungsaufwand auf maximal fünf gesteuerte Strecken von steuerbaren Schaltern in Reihe zwischen einem der Ausgänge und einem Versorgungsanschluss erreicht werden. Diese gesteuerten Strecken bilden lediglich zwei logische Gatter. Dadurch ist die Signallaufzeit gegenüber Sieben-Bit-Addierern nach dem Stand der Technik, die zumindest sechs logische Gatter zwischen einem Ausgang und einem Versorgungsschluss aufweisen, erheblich kürzer. Außerdem zeichnet sich diese bevorzugte Ausführungsform des erfindungsgemäßen Addierers durch seine geringe Leistungsaufnahme aus. Vorteilhaft ist weiterhin, dass der Addierer als Carry-Save-Addierer ausgebildet sein kann.
-
In einer bevorzugten Weiterbildung der Erfindung ist eine Addiereinrichtung zum Addieren von zumindest sechs Bits derselben Wertigkeit w vorgesehen, die zumindest einen ersten erfindungsgemäßen Addierer und einen ersten Sortierer aufweist, der dem Addierer vorgeschaltet ist, wobei der Sortierer die Vorsortierung der zu addierenden Bits vornimmt.
-
Dies hat den Vorteil, dass auch eingangsseitig nicht vorsortierte zu addierende Bits von der erfindungsgemäßen Addierereinrichtung schnell und ohne großen Schaltungsaufwand erfindungsgemäß addiert werden können.
-
In einer besonders bevorzugten Weiterbildung der Addiereinrichtung, sind zwei Sortierer vorgesehen, die jeweils drei Eingänge und drei Ausgänge aufweisen und sechs Eingängen des Addierers vorgeschaltet sind. Dabei nehmen die Sortierer die Vorsortierung der zu addierenden Bits vor. Vorteilhafterweise können drei Übertragsbits derselben Wertigkeit 2w so an einen Sortierer der beiden Sortierer geführt werden. Dies ermöglicht den Einsatz der erfindungsgemäßen Addiereinrichtung auch in Kombination mit konventionellen Addierern, die Übertragsbits bereitstellen.
-
In einer weiteren bevorzugten Weiterbildung der Addiereinrichtung sind weitere Addierer zum Addieren von Bits der Wertigkeit von Vielfachen von 2w vorgesehen, die einander in Kaskade geschaltet sind. Dabei sind die drei 2w-wertigen Übertragsausgänge des ersten Addierers an Eingänge des zweiten Addierers gekoppelt, der eine 2w-wertige Addierung ausführt. Vorteilhafterweise sind die Addierer Bestandteil einer integrierten Schaltung. Durch die kaskadierte Ausführungsform der erfindungsgemäßen Addiereinrichtung wird die vorteilige geringe Schaltzeit und niedrige Leistungsaufnahme der Addierer besonders effizient genutzt.
-
Bei einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens zum Addieren von mindestens sechs gleichwertigen Bits werden die zu addierenden Bits derart vorsortiert, dass drei erste Bits zu einer ersten Gruppe zusammengefasst werden, drei weitere Bits zu einer zweiten Gruppe zusammengefasst werden und die acht Kombinationen – beziehungsweise Zustände – von Bits aus jeder Gruppe, die dieselbe Summe ergeben, vier Untergruppen zugeordnet.
-
Die drei Bits einer jeden Gruppe können acht unterschiedliche Kombinationen aufweisen. Jede Kombination wird einer Untergruppe zugeordnet, wobei jede Kombination in derselben Untergruppe dasselbe Additionsergebnis liefert. Das heißt, dass nur vier Untergruppen für die erfindungsgemäße Addition relevant sind. Daher wird bei einer derart vorteilhaften Vorsortierung die Addition vereinfacht. Darüber hinaus kann eine von 27 = 128 „konventionellen Zuständen” auf 32 „erfindungsgemäße Zustände” verkürzte Additionstabelle auf Basis der Untergruppen angegeben werden.
-
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
-
Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen beschrieben. Die Figuren zeigen:
-
1: eine Sortiertabelle für einen erfindungsgemäßen Sortierer,
-
2: eine erfindungsgemäße Additionstabelle,
-
3: ein Blockschaltbild der erfindungsgemäßen Addiereinrichtung,
-
4: ein Blockschaltbild eines erfindungsgemäßen Sortierers,
-
5a–c: eine bevorzugte Ausführungsform der Sortierschaltung,
-
6: ein Blockschaltbild des erfindungsgemäßen Addierers, und
-
7a–d: eine bevorzugte Ausführungsform der Summenschaltung und der Übertragsbitschaltungen des Addierers.
-
In der 1 ist das Sortieren von drei gleichwertigen Bits AQ', BQ', CQ', beschrieben. Die drei Bits AQ', BQ', CQ', können in acht Kombinationen bzw. Zuständen Z0'–Z7' vorliegen. Die Aufgabe eines erfindungsgemäßen Sortierers ist es, diese drei Bits für eine effiziente Addition geeignet zu sortieren. Da bei einer Addition nur die Anzahl der gesetzten Bits relevant ist, nicht aber deren Position an den Eingängen eines Addierers, können die acht Kombinationen Z0'–Z7' auf nur vier Relevante, für eine Summenbildung äquivalente Kombinationen Z0–Z3 abgebildet werden. So wird die Anzahl der möglichen Zustände für drei zu addierende Bits von acht auf vier reduziert.
-
Aufgabe eines Sortierers ist es die eingangsseitig unsortierten Bits AQ', BQ', CQ', ausgangsseitig als sortierte Bits AQ, BQ, CQ, bereit zu stellen. Anschaulich gesprochen werden in der Tabelle aus 1 die eingangsseitig gesetzten Bits AQ', BQ', CQ', durch den Sortiervorgang „nach links” geschoben und nicht gesetzte Bits „nach rechts”. Beispielsweise wird der Zustand Z3', bei dem AQ' = 0, BQ' = 1 und CQ' = 1 in den sortierten Zustand Z2 mit AQ = 1, BQ = 1 und CQ = 0 überführt. Entsprechend können die übrigen Kombinationen Z0'–Z7' sortiert werden. Dadurch, dass in der Folge zur weiteren Addition nur die sortierten Bits AQ, BQ, CQ, verwendet werden, ist es möglich eine auf die Sortierung angepasste Additionstabelle zu entwerfen, bei der die Anzahl der Kombinationen aus den zu addierenden Bits stark reduziert ist.
-
Die 2 zeigt eine erfindungsgemäße Additionstabelle zur Addition von sieben w-wertigen, vorsortierten Eingangsbits AQ, BQ, CQ, XQ, YQ, ZQ, NQ. Die zu addierenden Bits AQ, BQ, CQ, XQ, YQ, ZQ, NQ sind gemäß der in 1 dargestellten Sortiertabelle in zwei Dreiergruppen die aus AQ, BQ, CQ und XQ, YQ, ZQ bestehen, vorsortiert. Die Spalten C2Q, C1Q und C0Q enthalten 2w-wertige Übertragsbits. Anstelle einer konventionellen Kodierung des Übertrags in zwei 2w- und 4w-wertige Übertragsbits, ist ein Format mit drei 2w-wertigen Übertragsbits gewählt. Somit ist der Übertrag kompatibel mit den Dreiergruppen aus Eingangsbits einer höherwertigen Addition. Das w-wertige Summenbit wird mit SQ bezeichnet.
-
In jeder Zeile der Tabelle aus 2 entspricht ein Zustand den sieben w-wertigen zu addierenden Bits AQ, BQ, CQ, XQ, YQ, ZQ, NQ sowie dem entsprechende Additionsergebnis SQ, C0Q, C1Q, C2Q. Nach der Additionstabelle liegen auch die 2w-wertigen Übertragsbits C0Q, C1Q, C2Q in vorsortierter Form vor, d. h. gesetzte Übertragsbits stehen links und Nichtgesetzte rechts. Da sowohl die drei ersten zu addierenden Bits AQ, BQ, CQ und die drei zweiten zu addierenden Bits XQ, YQ, ZQ in vorsortierter Darstellung vorliegen, sind für die Addition nur 32 Zustände beziehungsweise Kombinationen zu berücksichtigen. Bei nicht vorsortierten zu addierenden sieben Bits müssten 27 = 128 Kombinationen von Eingangsbits berücksichtigt werden.
-
Das Sortierschema, nach dem die drei ersten zu addierenden w-wertigen Bits AQ, BQ, CQ, die drei zweiten zu addierenden w-wertigen Bits XQ, YQ, ZQ, und die Übertragsbits C0Q, C1Q und C2Q sortiert sind, lässt sich auch derart beschreiben, dass an mindestens zwei benachbarten Bits in den Dreiergruppen von Bits AQ, BQ, CQ; XQ, YQ, ZQ; C0Q, C1Q, C2Q dieselben logischen Zustände vorliegen.
-
Durch die Reduzierung der möglichen Kombinationen von zu addierenden w-wertigen Eingangsbits AQ, BQ, CQ, XQ, YQ, ZQ, NQ sind in einer schaltungstechnischen Umsetzung der Additionstabelle aus 2 in einem kritischen Pfad, das heißt zwischen einem Eingang und einem Ausgang, an dem die Übertragsbits C0Q, C1Q, C2Q oder das Summenbit SQ anliegen, nur maximal fünf Transistoren, beziehungsweise fünf gesteuerte Strecken von steuerbaren Schaltern, in Reihe angeordnet.
-
Die 3 zeigt ein Blockschaltbild der erfindungsgemäßen Addiereinrichtung 2 zum Addieren von sieben gleichwertigen Bits der Wertigkeit w AQ', BQ', CQ', XQ', YQ', ZQ', NQ, wobei erste sechs zu addierende w-wertige Bits AQ' BQ' CQ' XQ' YQ' ZQ' von einem Sortierer 3 erfindungsgemäß vorsortiert werden.
-
Der Sortierer 3 weist zwei Sortierer 4, 5 mit jeweils drei Eingängen 111–116 zur Entgegennahme von jeweils drei der zu addierenden Bits AQ', BQ', CQ'; XQ', YQ', ZQ' auf und liefert an den Ausgängen 117–122 sortierte Bits, wobei erste drei Ausgänge 117, 118, 119 Bestandteile des ersten Sortierers 4 sind und die ersten drei vorsortierten Bits AQ, BQ, CQ liefern. Die zweiten drei Ausgänge 120, 121, 122 sind Bestandteile des zweiten Sortierers 5 und liefern die zweiten drei vorsortierten Bits XQ, YQ, ZQ.
-
Die Ausgänge 117–122 der Sortierer 4, 5 sind mit den Eingängen 101–106 des Addierers gekoppelt. Die erfindungsgemäß vorsortierten zu addierenden Bits AQ, BQ, CQ, XQ, YQ, ZQ, NQ liegen an den Eingängen 101–107 eines erfindungsgemäßen Addierers 1 an, der an vier Ausgängen 11–14 das Summenbit der Addition SQ sowie drei 2w-wertige Übertragsbits C0Q, C1Q, C2Q liefert.
-
An den Ausgängen 12–14 für die Übertragsbits C0Q, C1Q, C2Q sind die Übertragsbits bereits gemäß der Additionstabelle nach 2 sortiert.
-
Die 4 zeigt ein Blockschaltbild eines erfindungsgemäßen Sortierers 4. Der Sortierer weist drei Eingänge 111, 112, 113 auf, an denen drei nicht sortierte Bits AQ', BQ', CQ' aus den sieben zu addierenden Bits anliegen. An den drei Ausgängen 117, 118, 119 des Sortierers 4 liegen die sortierten drei zu addierenden Bits AQ, BQ, CQ an. Der Sortierer 4 weist drei Schaltungsblöcke 4-1, 4-2, 4-3 auf, die jeweils drei Eingänge 111', 112', 113'; 111'', 112'', 113''; 111''', 112''', 113''' aufweisen und mit den Eingängen 111, 112, 113 des Sortierers 4 gekoppelt sind, so dass an jedem Schaltungsblock 4-1, 4-2, 4-3 die drei nicht sortierten, zu addierenden Bits AQ', BQ', CQ' anliegen. Jeder der Schaltungsblöcke 4-1, 4-2, 4-3 besitzt einen Ausgang 117', 118'', 119''', wobei der Ausgang 117' des ersten Schaltungsblockes 4-1 das erste sortierte Bit AQ an den Ausgang des Sortierers liefert, der zweite Ausgang 118'' des zweiten Schaltungsblockes 4-2 das zweite sortierte Bit BQ an den Ausgang 118 des Sortierers 4 liefert und der dritte Ausgang 119''' des dritten Schaltungsblockes 4-3 das dritte sortierte Bit CQ an den Ausgang 119 des Sortierers 4 liefert.
-
Eine bevorzugte Ausführungsform des ersten Schaltungsblocks 4-1 des Sortierers ist in der 5a dargestellt; der zweite Schaltungsblock 4-2 des Sortierers 4 in der 5b, und der dritte Schaltungsblock 4-3 des Sortierers 4 ist in der 5c dargestellt. Die drei Schaltungsblöcke 4-1, 4-2, 4-3 des Sortierers 4 weisen eine Anzahl von steuerbaren Schaltern und logischen Inverterstufen auf, die gemäß der Schaltungen in den 5a–c miteinander verschaltet sind.
-
Die 6 zeigt ein Blockschaltbild des erfindungsgemäßen Addierers 1 mit sieben Eingängen 101–107, an denen die vorsortierten, zu addierenden sieben Bits AQ, BQ, CQ, XQ, YQ, ZQ, NQ anliegen, mit einem Ausgang 11 zur Ausgabe des Summenbits SQ und drei Ausgängen 12, 13, 14 zur Ausgabe der Übertragsbits C0Q, C1Q, C2Q. Der erfindungsgemäße Addierer 1 weist ferner vier Schaltungsblöcke 1-1, 1-2, 1-3, 1-4 auf, die jeweils an die sieben Eingänge 101–107 gekoppelt sind, so dass an jedem Schaltungsblock die sieben sortierten zu addierenden Bits AQ, BQ, CQ, XQ, YQ, ZQ, NQ anliegen. Der erste Schaltungsblock 1-1 liefert das Summenbit SQ an den Ausgang 11 des Addierers. Der zweite Schaltungsblock 1-2 liefert das erste Übertragsbit C0Q an den Ausgang 14, der dritte Schaltungsblock 1-3 das zweite Übertragsbit C1Q an den Ausgang 13 und der vierte Schaltungsblock das dritte Übertragsbit C2Q an den Ausgang 12 des Addierers 1. Bevorzugte Ausführungsformen der Schaltungsblöcke 1-1, 1-2, 1-3, 1-4 des Addierers sind in den 7a–d dargestellt.
-
Die Schaltungsanordnungen 1-1, 1-2, 1-3, 1-4 der Schaltungsblöcke des Addierers 1 weisen eine Vielzahl von steuerbaren Strecken und Inverterstufen auf, die gemäß der in den 7a–d gezeigten Schaltungen miteinander verschaltet sind. Dabei bezeichnen die Bezugszeichen A, B, C, N, X, Y, Z, S, C0, C1, C2 die invertierten Signale entsprechend der Bezugsziffern AQ, BQ, CQ, NQ, XQ, YQ, ZQ, SQ, C0Q, C1Q, C2Q. Es wird verstanden, dass die invertierten Signale durch Zwischenschalten von Inverterstufen erzeugt werden. Bei der schaltungstechnischen Realisierung des erfindungsgemäßen Addierers 1 nach den 7a–d sind maximal fünf steuerbare Strecken zwischen einem der Ausgänge 11–14 und einem Versorgungsanschluss VDD, VSS vorhanden. Durch diese besonders geringe Anzahl von gesteuerten Strecken von steuerbaren Schaltern ist die bevorzugte Ausführungsform des erfindungsgemäßen Addierers 1 besonders schnell und weist einen niedrigen Stromverbrauch auf.
-
Obgleich die vorliegende Erfindung vorstehend anhand einer besonderen Ausführungsform beschrieben wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
-
So sei die Erfindung nicht auf den in den vorstehenden Figuren dargestellten speziellen Schaltungsaufbau der Sortierschaltung oder des Addierers beschränkt. Vielmehr kann eben diese Schaltungsanordnung modifiziert werden, ohne dass vom grundlegenden Prinzip der Erfindung abgewichen wird. Insbesondere sind andere schaltungstechnische Realisierungen der Additionstabelle nach 2 denkbar.
