DE68928370T2

DE68928370T2 - Logikschaltung mit Uebertragungsgesteuerten Addierer

Info

Publication number: DE68928370T2
Application number: DE68928370T
Authority: DE
Inventors: Gensuke Goto; Hajime Kubosawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-25
Filing date: 1989-03-24
Publication date: 1998-02-05
Anticipated expiration: 2009-03-25
Also published as: EP0334768A3; EP0334768B1; DE68928370D1; JPH01244531A; KR890015511A; KR920004108B1; EP0334768A2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft im allgemeinen eine Logikschaltung mit Übertraqsselektionsaddierern, und im besonderen eine Logikschaltung, die zweistufige Übertragsselektionsaddierer enthält, die mehrere Bits, wie z. B. 32, 64 und 80 Bits, gleichzeitig parallel verarbeiten können.
In herkömmlichen Mehrbit-Parallelvolladdierern wird jede von zwei ganzen Zahlen, die zu verarbeiten sind, in eine Vielzahl von Einheiten geteilt, die jeweils aus einer vorbestimmten Anzahl von Stellen bestehen. Dann erfolgt zwischen den entsprechenden Einheiten eine Addieroperation, und die Operationsresultate, die für jede Einheit erhalten werden, werden kombiniert. Dieses Operationsverfahren soll die Operationsgeschwindigkeit erhöhen.
Es ist ein Übertragsselektionsaddierer als Mehrbit-Parallelvolladdierer bekannt. FIG. 1 zeigt einen herkömmlichen 16-Bit-Übertragsselektionsaddierer (siehe japanische Patentschrift, die unter der Nr. 57-147754 veröffentlicht wurde). Unter Bezugnahme auf diese Figur enthält der gezeigte 16- Bit-Übertragsselektionsaddierer vier 4-Bit-Längen-Teiladdierer CSA, vier Sätze von Multiplexern MPX mit zwei Eingängen und vier Übertragsselektoren CS. A und B sind Binärzahlen, die jeweils mit M Stellen dargestellt sind, welche Binärzahlen A und B beim Erhalten der arithmetischen Summe ein erster Summand bzw. ein zweiter Summand sind. Jede der Binärzahlen A und B hat eine Informationsmenge, die 16 Bits entspricht, wenn M 16 ist. Jede der 16-Bit-Binärzahlen A und B ist in vier Abschnitte geteilt (im folgenden wird jeder Abschnitt als Teilbitsatz bezeichnet), A3 - A0, B3 - B0, A15 - A12, B15 - B12, die den entsprechenden 4-Bit- Teiladdierern CSA zugeführt werden. Jedes Bit, das in jedem der Teilbitsätze enthalten ist, nimmt '0' oder '1' an.
C&submin;&sub1; ist ein echtes Übertragssignal, das von der Stelle unmittelbar unter der Stelle niedrigster Ordnung von 16 Stellen zugeführt wird. C3&sup0;, C7&sup0;, C11&sup0; und C15&sup0; sind Übertragssignale, die zu Stellen höherer Ordnung ausgebreitet werden, wenn das echte Übertragssignal C&submin;&sub1; '0' ist. C3¹, C7¹, C11¹ und C15¹ sind Übertragssignale, die zu Stellen höherer Ordnung ausgebreitet werden, wenn das echte Übertragssignal C&submin;&sub1; '1' ist. S0 - S15 bilden ein Summenausgangssignal S (= A + B).
FIG. 2A bis 2C sind Ansichten eines herkömmlichen Übertragsaddierers des Manchester-Typs. FIG. 2A zeigt einen 32- Bit-Volladdierer, der positive/negative Logikblöcke A und B enthält, die jeweils einen Volladdierer umfassen, der sich auf vier Bits beläuft. FIG. 2B zeigt eine Übertrags-Bypass- Schaltung, die in dem Logikblock von FIG. 2A verwendet wird. Die gezeigte Übertrags-Bypass-Schaltung enthält Inverter und Transfergates TG und gibt ein Übertragssignal Cj aus, indem ein echtes Übertragssignal CIN, das von der Stelle niedrigerer Ordnung zugeführt wird, an immer vier Bits vorbeigeführt wird. Transfergates können aus komplementären Metall-Oxid- Halbleiter-(CMOS)-Transistoren gebildet sein, die jeweils eine Gatelänge haben, die gleich oder kleiner als 1,5 [µm] ist.
FIG. 2C zeigt einen Volladdierer mit positiver Logik von 4-Bit-Volladdierern, die in dem Logikblock von FIG. 2A verwendet werden. Wenn eine Kombination von Eingangsdaten Ai und Bi (Ai, Bi) (0, 1) oder (1, 0) ist, wird der Volladdierer in einem Wartezustand gehalten, bei dem er auf die Zuführung des echten Übertragssignals Ci-1 wartet, das von dem Bit niedrigerer Ordnung ausgebreitet wird. In dem Fall, wenn alle vier Kombinationen von Ai und Bi in dem 4-Bit- Volladdierer (0, 1) oder (1, 0) sind, wird es durch Vorbeiführen des echten Übertragssignals CIN durch die Bypass- Schaltung von FIG. 2B möglich, einen kritischen Weg zu verkürzen, bei dem das echte Übertragssignal (Cj = CIN) durch alle Transfergates ausgebreitet wird, die sich auf 4 Bits belaufen. Zusätzlich sind Bypass-Schaltungen BP1 und BP2 (FIG. 2A) für zwei 12-Bit-Abschnitte vorgesehen, von denen jeder aus drei Blöcken besteht, die jeweils 4 Bits als eine Einheit haben. Dadurch ist es möglich, das Übertragssignal Cj mit hohen Geschwindigkeiten auszubreiten.
FIG. 3A bis 3C zeigen einen herkömmlichen zweistufigen 32-Bit-Addierer mit Übertragsvorausberechnung, der auch als einer der Mehrbit-Parallelvolladdierer bekannt ist. Unter Bezugnahme auf FIG. 3A ist ein Block, der mit ULB bezeichnet. ist, eine Übertragsausbreitungs-/-erzeugungseinheit und ist ein Block, der mit BCLA bezeichnet ist, eine 4-Bit-Längen- Blockeinheit zur Übertragsvorausberechnung. Der gezeigte Addierer enthält auch 8-Bit-Längen-Einheiten zur Übertragsvorausberechnung (CLA-Einheiten) 2 und eine 32-Bit-Längen- Summeneinheit 3. Jede der Binärzahlen A und B wird mit 32 Stellen dargestellt, so daß A = A0 - A31 und B = B0 - B31 ist. Pi (=P0 - P31) ist ein Übertragsausbreitungssignal, und. Gi (=G0 - G31) ist ein Übertragserzeugungssignal. Das Übertragsausbreitungssignal Pi ist definiert als Pi = Ai Bi, und das Übertragserzeugungssignal Gi ist definiert als Gi = Ai Bi. Si (=S0 - S31) ist eine Stelle des Summenausgangssignals (S = A + B).
FIG. 3B zeigt die Struktur der 4-Bit-Längen-Blockeinheit zur Übertragsvorausberechnung BCLA bezüglich einer Einheit, die aus dem nullten Bit bis dritten Bit besteht. Die Blockeinheit zur Übertragsvorausberechnung BCLA enthält, wie gezeigt, Logikgatter, wie z. B. UND-Gatter, ODER-Gatter, und empfängt Übertragsausbreitungssignale P0 - P3 für das nullte Bit (die nullte Stelle) bis dritte Bit (dritte Stelle), Übertragserzeugungssignale G0 - G3 für das nullte Bit bis dritte Bit und das echte Übertragssignal C&submin;&sub1;, das von der Stelle ausgebreitet wird, die eine Stelle niedriger als die Stelle niedrigster Ordnung des gezeigten Blocks ist. Dann erzeugt die Einheit zur Übertragsvorausberechnung BCLA aus diesen Eingangssignalen ein Blockübertragsvorausberechnungsausbreitungssignal P0*, ein Blockübertragsvorausberechnungserzeugungssignal G0* und echte Übertragssignale C0, C1 und C2.
FIG. 3C zeigt die Struktur der 8-Bit-Längen-CLA-Einheit. Die gezeigte CLA-Einheit empfängt Blockübertragsvorausberechnungsausbreitungssignale P0* bis P7* bezüglich der nullten bis siebten Bits, die Blockübertragsvorausberechnungserzeugungssignale G0* - G7* bezüglich der nullten bis siebten Bits und das echte Übertragssignal C&submin;&sub1;, das von der Stelle ausgebreitet wird, die eine Stelle niedriger als die Stelle niedrigster Ordnung der gezeigten CLA-Einheit ist. Dann erzeugt die CLA-Einheit aus diesen Eingangssignalen echte Übertragssignale C3, C7, C11, ..., C27 und C31 für immer vier Stellen. Die CLA-Einheit besteht aus UND-Gattern (oder NAND-Gattern) mit 2 bis 9 Eingängen und aus ODER- Gattern (oder NOR-Gattern) mit 2 bis 9 Eingängen. Bei einer tatsächlichen Schaltungskonfiguration der CLA-Einheit ist ein Logikgatter, das 5 Eingänge oder mehr hat, wie ein UND- Gatter mit 9 Eingängen, in Kombination mit Gattern konfiguriert, die kleinere Anzahlen von Eingängen haben. Zum Beispiel ist ein UND-Gatter mit 9 Eingängen mit vier UND-Gattern mit 3 Eingängen (oder drei NAND-Gattern mit 3 Eingängen und einem NOR-Gatter mit 3 Eingängen) konstruiert.
Der oben erwähnte Übertragsselektionsaddierer benötigt bei einer Zunahme von auf einmal zu verarbeitenden Stellen eine extrem große Anzahl von Strukturelementen, da die Übertragsselektoren CS bei der Zunahme von Verarbeitungsstellen eine Anzahl von Elementen enthalten müssen, die mehr als linear erhöht ist. Des weiteren muß der Addierer mehr Elemente als das Zweifache derer des Addierers mit durchlaufendem Übertrag enthalten, um zwei Sätze von Signalen Si(1) Si(0) und das echte Summensignal Si zu erzeugen. Zusätzlich verursacht der herkömmliche Übertragsselektionsaddierer eine beträchtlich große Verzögerung der Verarbeitungszeit.
Der oben erwähnte Übertragsaddierer des Manchester-Type; kann, verglichen mit dem Übertragsselektionsaddierer, aus einer kleinen Anzahl von Strukturelementen konstruiert sein. Jedoch existieren die folgenden Nachteile. Dieser Typ enthält, wie zuvor beschrieben, Transfergates, die bei vier Stufen oder mehr direkt kaskadiert sind, wobei jedes von ihnen aus CMOS-Transistoren gebildet ist. In diesem Fall wird eine Signalwellenform kontrastlos, was aus dem Serienwiderstand von CMOS-Transistoren sowie aus der Übergangskapazität zwischen deren Source und Drain resultiert. Aus diesen Gründen ist die Verarbeitungsgeschwindigkeit nicht so hoch. Als Resultat wird ungeachtet einer reduzierten Anzahl von Strukturelementen eine große Menge an Energie verbraucht.
Der oben erwähnte zweistufige 32-Bit-Addierer mit Übertragsvorausberechnung benötigt eine große Anzahl von Logikgattern, wodurch eine Verlängerung der Zeit herbeigeführt wird, die benötigt wird, um das Übertragssignal auszubreiten. Zusätzlich nimmt die Verarbeitungsgeschwindigkeit mit einer Erhöhung der Eingangsauffächerungsanzahl ab. Ferner dauert es aus dem folgenden Grund extrem lange, um das Operationsresultat zu erhalten. Und zwar werden die Übertragssignale C0 - C31 bezüglich aller Stellen durch BCLA T CLA T BCLA ausgebreitet, nachdem die Übertragserzeugungssignale Gi und die Übertragsausbreitungssignale Pi auf die Schaltung angewendet sind. Danach erfolgt die signalverarbeitung durch die 32-Bit-Längen-Summeneinheit 3, und dann wird das Summenausgangssignal Si (= S0 - S31) erhalten.
Eine Verbesserung der Übertragssignalverarbeitung ist in der japanischen offengelegten Patentveröffentlichung Nr. 57-147754 vorgeschlagen worden. Die vorgeschlagene Verbesserung ist in FIG. 4 gezeigt. Die gezeigte Verbesserung ist ein 44-Bit-Addierer. Das Merkmal der Verbesserung besteht darin, daß die Anzahl von Stellen, die in Teiladdierern CSAi (i = 1 bis 8) zu verarbeiten sind, hin zu Stellen höherer Ordnung zunimmt, oder mit anderen Worten, mit einer Vergrößerung von 'i' zunimmt. Zum Beispiel umfaßt der Teiladdierer CSA1 einen einzelnen Addierer AD, dem Stellen A0 und B0 zugeführt werden, und der Übertragsselektionsaddierer CSA8 umfaßt 8 Addierer, denen entsprechende Stellen A36, B36 bis A43, B43 zugeführt werden.
Die Übertragssignale C0¹ und C0&sup0; werden von dem Teiladdierer CSA1 mit einer Verzögerungszeit von 1D ausgegeben, nachdem die Übertragsausbreitungs- und -erzeugungssignale Pi und Gi erzeugt sind. 'D' ist eine Einheitsverzögerungszeit, die ein Signal benötigt, um durch ein Transfergate hindurchzutreten. Auf diese Weise werden die Übertragssignale von dem Teiladdierer CSA1 mit einer Verzögerungszeit von iD ausgegeben. Das echte Übertragssignal C0 wird mit einer Gesamtverzögerungszeit von 2D bestimmt. Das heißt, die Übertragssignale C0¹ und C0&sup0; werden bezüglich des Falles im voraus berechnet, bei dem das echte Übertragssignal CIN '1' ist, das von der Stelle zugeführt wird, die eine Stelle niedriger als die Stelle niedrigster Ordnung ist, und bezüglich des Falles, bei dem das echte Übertragssignal CIN '0' ist. Es wird eine Verzögerungszeit von 1D benätigt, um diese Berechnung auszuführen. Dann selektiert ein Multiplexer MPX5 bezüglich der nullten Stelle eines der Übertragssignale C0¹ und C0&sup0; auf der Basis des Wertes ('1' oder '0') des echten Übertragssignals CIN. Für diese Selektion wird eine Verzögerungszeit von 1D benötigt. Als Resultat beträgt die Gesamtverzögerungszeit, um das echte Übertragssignal C0 bezüglich der nullten Stelle zu erhalten, 2D. Das so erhaltene echte Übertragssignal C0 wird einem Multiplexer MPX5 zugeführt, der dem Teiladdierer CSA2 zugeordnet ist. Die Übertragssignale C2¹ und C2&sup0; werden von dem Teiladdierer CSA2 mit einer Gesamtverzögerungszeit von 2D ausgegeben. Zu dieser Zeit wird das echte Übertragssignal C0 bestimmt, wie zuvor beschrieben. Deshalb selektiert der Multiplexer MPX5, der dem Teiladdierer CSA2 zugeordnet ist, entweder das Übertragssignal C2¹ oder C2&sup0; auf der Basis des Wertes des echten Übertragssignals C0. Auf diese Weise wird das Übertragssignal sequentiell bestimmt. Es wird eine Verzögerungszeit von 10D benötigt, um das echte Übertragssignal C43 bezüglich der Stelle höchster Ordnung zu erhalten. Diese Verzögerungszeit entspricht einer Gesamtzeit, die erforderlich ist, um das Summierungsresultat zu erhalten.
Die oben erwähnte Verbesserung bietet eine relativ hohe Geschwindigkeit. Da jedoch die Anzahl von zu verarbeitenden Stellen größer wird, nimmt eine Zeit, die erforderlich ist, um das Operationsresultat zu erhalten, drastisch zu.
Aus EP-A-O 123 921 ist auch eine Schaltungsanordnung zur beschleunigten Übertragsbildung in einer Addierervorrichtung bekannt. Die Übertragsdurchsatzzeit gemäß dieser Technik wird verkürzt, indem zwei alternative Überträge, gruppenweise, aus den Summen der Operanden in ersten Verknüpfungslogikeinheiten gebildet werden, wobei die Überträge des tatsächlichen Resultats von ihnen und von einer Entscheidungslogikeinheit als Funktion der Überträge der anderen Gruppen selektiert werden. Diese Resultatsüberträge werden zweiten Verknüpfungslogikeinheiten zugeführt, auf deren Eingänge die zu kombinierenden Operanden angewendet werden. Unter der Steuerung der Resultatsüberträge werden die Operanden gruppenweise miteinander kombiniert, oder es wird das Endresultat von zwei alternativen Zwischenresultaten selektiert.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist deshalb eine allgemeine Aufgabe der vorliegenden Erfindung, eine neue und nützliche Logikschaltung vorzusehen, die Übertragsselektionsaddierer hat, bei denen die oben erwähnten Nachteile eliminiert sind.
Ein spezifischeres Ziel der vorliegenden Erfindung ist es, eine Logikschaltung vorzusehen, die Übertragsselektionsaddierer hat, die das Operationsresultat mit höheren Geschwindigkeiten ausgeben können.
Ein anderes Ziel der vorliegenden Erfindung ist es, eine Logikschaltung vorzusehen, die Übertragsselektionsaddierer hat, die schnell arbeiten können, selbst wenn die Anzahl von zu verarbeitenden Stellen erhöht ist.
Die obigen Ziele der vorliegenden Erfindung können durch eine Operationsschaltung erreicht werden, die N Teiladdierer umfaßt, die für immer n Bits, n < M; N ≥ M/n, vorgesehen sind, wobei jeder ein Paar von provisorischen Übertragssignalen Cns-1(1) und Cns-1(0) bezüglich des s-ten Teiladdierers ab dem Teiladdierer bezüglich der Stelle niedrigster Ordnung erzeugt und echte Summensignale Fj erzeugt, die sich auf n Bits belaufen, welchegepaarten provisorischen Übertragssignale unter der Annahme eines ersten Falles berechnet werden, bei dem der Übertrag einer Stelle niedrigerer Ordnung '1' ist, und eines zweiten Falles bei dem der Übertrag der Stelle '0' ist; und ein Mittel zum Erzeugen von echten Übertragssignalen Ck und Cns-1 bezüglich der Teiladdierer. Das obige Mittel umfaßt ein erstes und ein zweites Mittel. Das erste Mittel selektiert eines der gepaarten provisorischen Übertragssignale Cns-1(1) und Cns- 1(0), die von dem s-ten Teiladdierer zugeführt wurden, in Abhängigkeit von dem Wert des echten Übertragssignals C(s- 1)n-1, das von dem (s-1)-ten Teiladdierer zugeführt wurde. Das selektierte der provisorischen Übertragssignale ist das echte Übertragssignal Cns-1, das von dem s-ten Teiladdierer auszubreiten ist. Das zweite Mittel erzeugt ein Paar von provisorischen Übertragssignalen Ck*(1) und Ck*(0), k = n(s + 1) - 1, n(s + 2) - 1, ..., n(s + l) - 1, unter Bezugnahme auf gepaarte provisorische Übertragssignale Cr(1) oder Cr*(1); r = k - n = ns - 1, und Cr(0) oder Cr*(0); r = k - n = ns - 1, die um n Stellen niedriger als die zu erzeugenden sind. Das zweite Mittel erzeugt gleichzeitig l echte Übertragssignale Ck, indem entweder das provisorische Übertragssignal Ck*(1) oder Ck*(0) ausgewählt wird, in Abhängigkeit von dem echten Übertragssignal C(s-1)n-1 bezüglich einer Stelle, die eine Stelle niedriger als die Stelle niedrigster Ordnung des s-ten Teiladdierers ist.
Die obigen Ziele der vorliegenden Erfindung können auch durch eine Operationsschaltung zur M-Bit-Parallelvolladdition erreicht werden, die N Teiladdierer umfaßt, die für immer n Bits, n < M; N ≥ M/n, vorgesehen sind, wobei jeder ein Paar von provisorischen Übertragssignalen Cns-1(1) und Cns-1(0) bezüglich des s-ten Teiladdierers ab dem Teiladdierer bezüglich der Stelle niedrigster Ordnung erzeugt und ein Paar von provisorischen Summensignalen Fj(1) und Fj(0) erzeugt, die sich jeweils auf n Bits belaufen; welche gepaarten provisorischen Übertragssignale und welche gepaarten provisorischen Summensignale unter der Annahme eines ersten Falles berechnet werden, bei dem der Übertrag einer Stelle niedrigerer Ordnung '1' ist, und eines zweiten Falles, bei dem der Übertrag der Stelle '0' ist; und ein Mittel zum Erzeugen von echten Übertragssignalen Ck und Cns-1 und von echten Summensignalen Fj bezüglich der Teiladdierer. Das obige Mittel umfaßt ein erstes Mittel und ein zweites Mittel. Das erste Mittel selektiert eines der gepaarten provisorischen Übertragssignale Cns-1(1) und Cns-1(0) und selektiert eines der gepaarten provisorischen Summensignale Fj(1) und Fj(0), die von dem s-ten Teiladdierer zugeführt wurden, in Abhängigkeit von dem Wert des echten Übertragssignals das von dem (s-1)-ten Teiladdierer zugeführt wurde, wobei das selektierte der provisorischen Übertragssignale das echte Übertragssignal Cns-1 ist, das von dem s- ten Teiladdierer auszubreiten ist, das selektierte der provisorischen Summensignale das echte Summensignal, das sich auf n Bits beläuft, bezüglich des s-ten Teiladdierers ist. Das zweite Mittel erzeugt ein Paar von provisorischen Übertragssignalen Ck*(1) und Ck*(0), k = n(s + 1) - 1, n(s + 2) - 1, ..., n(s + l) - 1, unter Bezugnahme auf gepaarte provisorische Übertragssignale Cr(1) oder Cr*(1); r = k - n = ns - 1, und Cr(0) oder Cr*(0); r = k - n = ns - 1, die um n Stellen niedriger als die zu erzeugenden sind, und zum gleichzeitigen Erzeugen von l echten Übertragssignalen Ck und echten Summensignalen Fj, die sich auf nl Stellen belaufen, indem entweder das provisorische Übertragssignal Ck*(1) oder Ck*(0) selektiert wird. Dann selektiert das zweite Mittel entweder die provisorischen Summensignale Fj(1) oder Fj(0), in Abhängigkeit von dem echten Übertragssignal C(s- 1)n-1 bezüglich einer Stelle, die eine Stelle niedriger als die Stelle niedrigster Ordnung des s-ten Teiladdierers ist.
Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

FIG. 1 ist ein Blockdiagramm eines herkömmlichen 16- Bit-Übertragsselektionsaddierers;
FIG. 2A bis 2C sind Ansichten, die einen herkömmlichen Übertragsaddierer des Manchester-Typs zeigen;
FIG. 3A bis 3C sind Ansichten, die einen herkömmlichen zweistufigen 32 -Bit-Längen-Addierer mit Übertragsvorausberechnung zeigen;
FIG. 4 ist ein Blockdiagramm noch eines anderen Beispiels herkömmlicher Mehrbit-Parallelvolladdierer;
FIG. 5 ist ein Blockdiagrmm einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
FIG. 6A und 6B sind Ansichten, die einen Teiladdierer zeigen, der in der Ausführungsform von FIG. 5 verwendet wird;
FIG. 7A und 7B sind Ansichten, die einen Selektor zeigen, der Transfergates enthält, die in der Ausführungsform von FIG. 5 verwendet werden;
FIG. 8 ist ein Schaltungsdiagramm, das eine Kette von Transfergates und einen Inverter zeigt;
FIG. 9A und 9B sind Ansichten, die einen ersten Multiplexer zeigen, der in der Ausführungsform von FIG. 5 verwendet wird;
FIG. 10A und 10B sind Ansichten, die einen zweiten Multiplexer zeigen, der in der Ausführungsform von FIG. 5 verwendet wird;
FIG. 11 ist ein Blockdiagramm einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
FIG. 12A bis 12D sind Ansichten, die einen Teiladdierer zeigen, der in der Ausführungsform von FIG. 11 verwendet wird;
FIG. 13 ist ein Blockdiagramm, das die zweite Ausführungsform zusammen mit einer Übertragsausbreitungs-/-erzeugungsschaltung zeigt;
FIG. 14A und 14B sind Ansichten, die einen ersten Multiplexer zeigen, der in der Ausführungsform von FIG. 11 verwendet wird;
FIG. 15A und 15B sind Ansichten, die einen zweiten Multiplexer zeigen, der in der Ausführungsform von FIG. 11 verwendet wird.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Es erfolgt eine Beschreibung einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
FIG. 5 ist ein Blockdiagramm einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Die erste Ausführungsform ist ein 44-Bit-Addierer und enthält Teil-Übertragsaddierer 11 bis 21, die mit CSAM bezeichnet sind, erste Multiplexer 22 bis 25, die mit MPX4M bezeichnet sind, und zweite Multiplexer 26 bis 31, die mit MPX3M bezeichnet sind.
Jeder der Teiladdierer 11 bis 21 ist ein 4-Bit-Längen- Teiladdierer. Der Teiladdierer 11 ist mit CSA0 bezeichnet, und die übrigen Teiladdierer 12 bis 21 sind mit CSAM bezeichnet. Das Übertragssignal CIN, das von der Stelle ausgebreitet wird, die eine Stelle niedriger als die Stelle niedrigster Ordnung ist, wird dem Übertragsselektionsaddierer 11 zugeführt, der das echte Übertragssignal C3 und echte Summensignale F0 bis F3 bezüglich des Teiladdierers 11 ausgibt. Das echte Übertragssignal C3 wird dem Multiplexer 22 und dem Teiladdierer 12 zugeführt. Es sei erwähnt, daß eine Verzögerungszeit von 4D benötigt wird, um das echte Übertragssignal C3 zu erhalten.
Der Teiladdierer 12 gibt Übertragssignale C7(1) und C7(0) mit einer Verzögerungszeit von 4D aus. Die Signale Cj(1) und Cj(0) (j = 0 - 43) sind provisorische Übertragssignale, die dann auf der Basis des Wertes des echten Übertragssignals, das von einer Stelle niedrigerer Ordnung ausgebreitet wird, einer Selektion unterzogen werden und danach zu Stellen höherer Ordnung ausgebreitet werden. Das provisorische Übertragssignal C7(1) ist ein Übertragssignal, das erhalten wird, wenn angenommen wird, daß das echte Übertragssignal C3 '1' ist, und das provisorische Übertragssignal C7(0) ist ein Übertragssignal, das erhalten wird, wenn angenommen wird, daß das echte Übertragssignal C3 '0' ist. Die provisorischen Übertragssignale C7(1) und C7(0) werden dem Multiplexer 22 zugeführt, der eines der provisorischen Übertragssignale C7(1) und C7(0) auf der Basis des Wertes des echten Übertragssignals C3 selektiert. Da eine Verzögerungszeit von 1D benötigt wird, um solch eine Selektion vorzunehmen, wird das echte Übertragssignal C7 mit einer Gesamtverzögerungszeit von 5D bestimmt. Andererseits werden echte Summensignale F4 bis F7 bezüglich der vierten Stelle bis siebten Stelle von dem Teiladdierer 12 mit einer Gesamtverzögerungszeit von 6D ausgegeben. Das heißt, es wird eine Verzögerungszeit von 2D benötigt, um die echten Summensignale F4 bis F7 zu erhalten, nachdem ihm das echte Übertragssignal C3 zugeführt ist. Das echte Übertragssignal C7 wird dem Multiplexer 23 und dem Teiladdierer 13 zugeführt. Es sei erwähnt, daß das echte Übertragssignal C7 auch dem Multiplexer 26 zugeführt wird.
Der Multiplexer 23 arbeitet auf dieselbe Weise wie der Multiplexer 22. Der Teiladdierer 13 arbeitet auf dieselbe Weise wie der Teiladdierer 12 und gibt provisorische Übertragssignale C11(1) und C11(0) mit einer Gesamtverzögerungszeit von 4D aus. Der Teiladdierer 13 erzeugt auch echte Summensignale F8 bis F11 mit einer Gesamtverzögerungszeit von 7D. Der Multiplexer 23 selektiert eines der provisorischen Übertragssignale C11(1) und C11(0) auf der Basis des Wertes des echten Übertragssignals C7, das von dem Multiplexer 22 zugeführt wurde. Das provisorische Übertragssignal, das durch den Multiplexer 23 selektiert wird, ist das echte Übertragssignal C11 und wird dem Teiladdierer 14 zugeführt.
Es sei erwähnt, daß die provisorischen Übertragssignale C11(1) und C11(0) auch zu dem Multiplexer 26 geführt (ausgebreitet) werden, dem provisorische Übertragssignale C15(1) und C15(0) zugeführt werden, die von dem Teiladdierer 14 mit einer Verzögerungszeit von 4D kommen. Dadurch sollen in Frage kommende Elemente für den Wert des echten Übertragssignals C15, das nach oben auszubreiten ist, unter Verwendung der provisorischen Übertragssignale C11(1) und C11(0), die von dem Teiladdierer 13 zugeführt werden, bevor das echte Übertragssignal C11 bestimmt ist, berechnet werden und soll sofort der Wert des echten Übertragssignals C15 bestimmt werden, wenn das echte Übertragssignal C7 bestimmt ist, das von dem Teiladdierer 12 ausgebreitet wurde.
Der Multiplexer 26 erzeugt ein Paar von provisorischen Signalen C15*(1) und C15*(0) mit einer Gesamtverzögerungszeit von 5D unter Verwendung der oben erwähnten provisorischen Übertragssignale. Es sei erwähnt, daß Cj*(1) und Cj*(0) provisorische Signale sind, die durch die Multiplexer erzeugt werden. Es sei angemerkt, daß eine Gesamtverzögerungszeit von 5D benötigt wird, um die provisorischen Übertragssignale C15*(1) und C15*(0) zu erhalten. Deshalb bestimmt der Multiplexer 26 das echte Übertragssignal C15 mit einer Gesamtverzögerungszeit von 6D auf der Basis des Wertes des echten Übertragsselektionssignals C7.
Das echte Übertragssignal C15 wird dem Teiladdierer 15 und den Multiplexern 24, 27 und 28 zugeführt. Der Teiladdierer 15 arbeitet auf dieselbe Weise wie die Teiladdierer 12, 13 und 14, und der Multiplexer 24 arbeitet auf dieselbe Weise wie die Multiplexer 22 und 23. Dem Multiplexer 27 werden provisorische Übertragssignale C19(1) und C19(0) zugeführt, die von dem Teiladdierer 15 geliefert werden, und provisorische Übertragssignale C23(1) und C23(0), die von dem Teiladdierer 16 zugeführt werden. Dann erzeugt der Multiplexer 27 ein Paar von provisorischen Übertragssignalen C23*(1) und C23*(0) aus den zugeführten selektierten Übertragssignalen C19(1), C19(0), C23(1) und C23(0). Es wird eine Gesamtverzögerung von 5D benötigt, um ein Paar von provisorischen Übertragssignalen C23*(1) und C23*(0) zu erhalten. Dann bestimmt der Multiplexer 27 das echte Übertragssignal C23 mit einer Gesamtverzögerungszeit von 7D auf der Basis des Wertes des echten Übertragssignals C15, das mit einer Gesamtverzögerungszeit von 6D erzeugt wird.
Es sei erwähnt, daß die provisorischen Übertragssignale C23*(1) und C23*(0), die durch den Multiplexer 27 erzeugt werden, dem Multiplexer 28 zugeführt werden. Dies bedeutet, daß die provisorischen Übertragssignale C19(1) und C19(0) provisorisch bis zu der siebenundzwanzigsten Stelle ausgebreitet werden. Dann erzeugt der Multiplexer 28 ein Paar von provisorischen Übertragssignalen C27*(1) und C27*(0) aus den provisorischen Übertragssignalen C23*(1) und C23*(0), die von dem Multiplexer 27 zugeführt werden, und den provisorischen Übertragssignalen C27(1) und C27(0), die von dem Teiladdierer 17 zugeführt werden. Es wird eine Gesamtverzögerungszeit von 6D benötigt, um die provisorischen Übertragsselektionssignale C27*(1) und C27*(0) zu erhalten. Denn es wird eine Gesamtverzögerungszeit von 5D benötigt, um die provisorischen Übertragssignale C23*(1) und C23*(0) zu erhalten, und es wird eine Verzögerungszeit von 1D benötigt, um die provisorischen Übertragsselektionssignale C27*(1) und C27*(0) zu erzeugen (zu selektieren), nachdem die provisorischen Übertragssignale C23*(1) und C23*(0) erzeugt sind. Dann bestimmt der Multiplexer 28 das echte Übertragssignal C27, wenn ihm das echte Übertragssignal C15 zugeführt ist. Um diese Bestimmung (Selektion) vorzunehmen, wird eine Verzögerungszeit von 1D benötigt. Das so bestimmte echte Übertragssignal C27 wird dem Teiladdierer 18, den Multiplexern 25, 29, 30 und 31 zugeführt. Es sollte erkannt werden, daß dann, wenn das echte Übertragssignal C15 bestimmt ist, die echten Übertragssignale C19, C23 und C27 sofort bestimmt werden.
Die Multiplexer 25, 29 und 30 arbeiten auf dieselbe Weise wie die zuvor erwähnten Multiplexer 24, 27 bzw. 28. Der Multiplexer 29 erzeugt ein Paar von provisorischen Übertragssignalen C35*(1) und C35*(0) aus provisorischen Übertragssignalen C31(1) und C31(0), die von dem Teiladdierer 18 zugeführt werden, und aus provisorischen Übertragssignalen C35(1) und C35(0), die von dem Teiladdierer 19 zugeführt werden. Dann wird das echte übertragssignal C35 durch den Multiplexer 29 mit einer Gesamtverzögerungszeit von 8D bestimmt. Die provisorischen Übertragsselektionssignale C35*(1) und C35*(0) werden dem Multiplexer 30 zugeführt, dem provisorische Übertragssignale C39(1) und C39(0) von dem Teiladdierer 20 zugeführt werden. Dann erzeugt der Multiplexer 30 ein Paar von provisorischen Übertragssignalen C39*(1) und C39*(0), in Abhängigkeit von dem Wert der Eingangsübertragssignale C35*(1), C35*(0), C39(1) und C39(0). Dann bestimmt der Multiplexer 30 das echte Übertragssignal C39 auf der Basis des Wertes des echten Übertragssignals C27. Es wird eine Gesamtzeit von 8D benötigt, um das echte Übertragssignal C39 zu erhalten. Die provisorischen Übertragssignale C39*(1) und C39*(0) werden dem Multiplexer 31 zugeführt, dem provisorische Übertragssignale C43(1) und C43(0) zugeführt werden. Dann erzeugt der Multiplexer 31 ein Paar von provisorischen Übertragssignalen C43*(1) und C43*(0) aus den Eingangsübertragungssignalen C39*(1), C39*(0), C43(1) und C43(0). Die provisorischen Übertragssignale C43*(1) und C43*(0) werden in der Ausführungsform nicht nach oben ausgebreitet. Dann wird das echte Übertragssignal C43 mit einer Gesamtverzögerungszeit von 8D auf der Basis des Wertes des echten Übertragssignals C27 bestimmt, das von dem Multiplexer 28 zugeführt wird.
Die obige Operation bezüglich der Multiplexer (MPX4M) kann in allgemeiner Form wie folgt beschrieben werden. Teiladdierer sind für immer n Bits angeordnet. Ein Paar von provisorischen Übertragssignalen Cns-1(1) und Cns-1(0) (auch dargestellt als Ck*(1) und Ck*(0)) wird um m Stellen (m = nl; l ist eine positive ganze Zahl) zu Stellen höherer Ordnung ausgebreitet, bevor das echte Übertragssignal C(s- 1)n-1, das von der Stelle ausgebreitet wird, die eine Stelle niedriger als die Stelle niedrigster Ordnung in dem s-ten Teiladdierer ist, der von dem Teiladdierer bezüglich der Stelle niedrigster Ordnung um s aufwärts positioniert ist, den s-ten Teiladdierer erreicht. Dadurch wird ein Paar von provisorischen Übertragssignalen Ck*(1) und Ck*(0) (k = n(s + 1) - 1, n(s + 2) - 1, ..., n(s + l) - 1) erzeugt. Danach werden, wenn das echte Übertragssignal C(s-1)n-1 bezüglich der Stelle bestimmt ist, die eine Stelle niedriger als der s-te Teiladdierer ist, zur gleichen Zeit l + 1 echte Übertragssignale Ck, Cns-1 selektiert und bestimmt.
Tabelle 1 zeigt die Beziehung zwischen der höchsten Stelle, die zu verarbeiten ist (MSB; dem höchstwertigen Bit), und der entsprechenden Verzögerungszeit des Summensignals, das dem MSB zugeordnet ist und durch den herkömmlichen Addierer von FIG. 4 und die erste Ausführungsform der vorliegenden Erfindung erhalten wird. Tabelle 1
Unter Bezugnahme auf FIG. 6A und 6B erfolgt eine Beschreibung der Struktur für den Teiladdierer 12. Die Beschreibung bezüglich der Struktur von FIG. 6A und 6B gilt auch für die anderen Teiladdierer 13 bis 21.
Unter Bezugnahme auf FIG. 6A empfängt der Teiladdierer 12 die Übertragsausbreitungssignale P4 bis P7 bezüglich der vierten bis siebten Stelle, die Übertragserzeugungssignale G4 bis G7 diesbezüglich und das echte Übertragssignal C3, das von dem Teiladdierer 11 zugeführt wird, und erzeugt dann die echten Summensignale F4 bis F7 und die provisorischen Übertragssignale C7(1) und C7(0). Die Übertragsausbreitungssignale P4 bis P7 sind durch eine Formel definiert, daß Pj = Aj Bj ist (j = 4 bis 7 in diesem Fall). Die Übertragserzeugungssignale G4 bis G7 sind durch eine Formel definiert, so daß Gj = Aj Bj ist (j = 4 bis 7 in diesem Fall). Die Signale bis sind invertierte Übertragsausbreitungssignale, die durch Invertieren der Übertragsausbreitungssignale P4 bis P7 erhalten werden. Die Signale bis sind invertierte Übertragserzeugungssignale, die durch Invertieren der Übertragserzeugungssignale G4 bis G7 erhalten werden. Die Signale Cj,1 und Cj,0 sind Übertragssignale die von einer Kette aus einem Transfergate und einem Inverter bezüglich einer Stelle erzeugt und ausgebreitet werden, die ein Bit niedriger als jede Stelle ist. Die Signale und sind invertierte Übertragssignale, die von einer Kette aus einem Transfergate und einem Inverter bezüglich einer Stelle erzeugt und ausgebreitet werden, die ein Bit niedriger als jede Stelle ist.
Der Teiladdierer 12 enthält Transfergates TG1 bis TG13 und Inverter INV0 bis INV21, die ihnen zugeordnet sind. Jedes der Transfergates TGL bis TG13 besteht aus einem Paar von Transfergates und fungiert als Selektor, wie in FIG. 7A und 7B gezeigt. Im folgenden verkörpert ein Transfergate TGi (i = 1, 2, ...) einen Selektor, der aus einem Paar von Transfergates besteht. Die Ausgaben des Paares von Transfergates bilden ein verdrahtetes ODER. Der Selektor SEL selektiert eine der zwei Eingaben A und B, in Abhängigkeit von dem Wert des Steuersignals C. Wenn C = 1 ist, ist die Ausgabe D gleich A, und wenn C = 0 ist, ist die Ausgabe D andererseits B. Die Transfergates TG1 bis TG3 und die bezüglichen Inverter INV0 bis INV7 bilden einen Schaltungsabschnitt, der das provisorische Übertragssignal C7(1) erzeugt, das zu dem Multiplexer 22 (FIG. 5) auszubreiten ist. Es sei erwähnt, daß ein Übertragssignal Cj durch die folgende Formel erhalten wird: Cj = Gj + Cj-1 Pj.
Die Transfergates TG4 bis TG10 und die bezüglichen Inverter INV8 bis INV15 bilden einen Schaltungsabschnitt, der die echten Summensignale F4 bis F7 erzeugt. Die Kombination eines Transfergates TG und eines Inverters INV bildet, wie in FIG. 8 gezeigt, eine exklusive ODER-Schaltung. Das heißt, ein echtes Summensignal Fj wird wie folgt dargestellt: Fj(1) = Pj Cj-1,1. Zum Beispiel wird das echte Summensignal F4 durch das Transfergate TG4 und den Inverter INV9 erzeugt. Dem Transfergate TG4 wird das Übertragsausbreitungssignal P4 und das invertierte Übertragsausbreitungssignal zugeführt, und es wird durch das echte Übertragssignal CIN und das invertierte Signal gesteuert. Das invertierte echte Übertragssignal ist ein Signal, das durch Invertieren des echten Übertragssignals C3 durch den Inverter INV20 erhalten wird, und das echte Übertragssignal CIN ist ein Signal, das durch Invertieren des invertierten echten Übertragssignals durch den Inverter 21 erhalten wird. Das echte Summensignal F5 wird durch die Kombination der Transfergates TG5 und TG6 und der Inverter INV10 und INV11 erzeugt. Dem Transfergate TG5 werden die Übertragssignale CIN und das invertierte Übertragssignal zugeführt. Das Transfergate TG5 selektiert eines des invertierten Übertragssignals , das von einem NOR-Gatter NOR zugeführt wird, und des invertierten Übertragssignals , das von dem Inverter INV16 zugeführt wird. Ein selektiertes Übertragssignal wird einem Verbindungspunkt des Transfergates TG6 und auch Steueranschlüssen von ihm durch den Inverter INV10 zugeführt. Das Transfergate TG6 selektiert entweder das Übertragsausbreitungssignal P5 oder das invertierte Übertragsausbreitungssignal . Aus dem Obigen ist ersichtlich, daß das echte Summensignal F5 mit einer Verzögerungszeit von 2D bestimmt wird, die für die Selektion in den Transfergates TG5 und TG6 erforderlich ist, nachdem das echte Übertragssignal C3 bestimmt ist. Das selektierte Signal durchläuft den Inverter INV11, dessen Ausgabe das echte Summensignal F5 ist. Die echten Summensignale F6 und F7 werden auf dieselbe Weise wie das echte Summensignal F5 erzeugt.
Die Transfergates TG11 bis TG13 und die bezüglichen Inverter INV16 bis INV19 bilden einen Schaltungsabschnitt, der das provisorische Übertragssignal C7(0) erzeugt, das dem Multiplexer 22 (FIG. 5) zuzuführen ist. Die obige Struktur des Teiladdierers 12 wird auf jeden der anderen Teiladdierer 13 bis 21 angewendet.
FIG. 9A und 9B zeigen ein Beispiel der Struktur für den Multiplexer (MPX4M) 25 bezüglich des Teiladdierers 18. Die gezeigte Struktur kann auf jeden der Multiplexer desselben Typs 22 bis 24 angewendet werden. Der Multiplexer 25 selektiert eines der provisorischen übertragssignale C31(1) und C31(0), die von dem Teiladdierer 18 zugeführt werden, in Abhängigkeit von dem Wert des echten Übertragssignals C27, das von dem Multiplexer 28 zugeführt wird. Wie in FIG. 9B gezeigt, besteht der Multiplexer 25 aus einem Transfergate TG14 und den Invertern INV22 bis INV26.
FIG. 10A und 10B zeigen ein Beispiel der Struktur für den Multiplexer (MPX3M) 28 bezüglich des Teiladdierers 17. Die gezeigte Struktur kann auf jeden der Multiplexer desselben Typs 26, 27, 29, 30 und 31 angewendet werden. Der Multiplexer 28 hat einen ersten Schaltungsabschnitt, der bezüglich jedes der provisorischen Übertragssignale C23*(1) und C23*(0) vorgesehen ist, und funktioniert, um entweder das provisorische Übertragssignal C27(0) oder C27(1) im voraus zu selektieren, indem auf Werte von '1' und '0' der provisorischen Übertragssignale C23*(1) und C23*(0) Bezug genommen wird. Die selektierten Übertragssignale bezüglich der provisorischen Übertragssignale C23*(1) und C23*(0) werden als provisorische Übertragssignale C27*(1) und C27*(0) ausgegeben.
Ferner hat der Multiplexer 28 einen zweiten Schaltungsabschnitt, der funktioniert, um das echte Übertragssignal C27 zu bestimmen, indem eines der Übertragssignale selektiert wird, die von den Transfergates TG15 und TG16 zugeführt werden, auf der Basis des Wertes ('1' oder '0') des echten Übertragssignals C15, das von dem Multiplexer 26 (FIG. 5) ausgebreitet wird, wenn das echte Übertragssignal C15 bestimmt ist. Das echte Übertragssignal C15 ist ein Signal, das von einem Teiladdierer (in diesem Fall Teiladdierer 14), der hin zu Stellen niedrigerer Ordnung von dem betreffenden Teiladdierer (Teiladdierer 17) aus entfernt angeordnet ist, mit einem Betrag verschoben wird, der zwei oder mehr Teiladdierern entspricht. Auf diese Weise bilden die ersten und zweiten Schaltungsabschnitte hinsichtlich der Operation eine zweistufige Schaltung.
Unter Bezugnahme auf FIG. 10B enthält die obige erste Schaltung die Transfergates TG15 und TG16 und die Inverter INV27, INV28, INV30 und INV31. Dem Transfergate TG15 werden die Übertragssignale C27(1) und C27(0) zugeführt. Das Transfergate TG15 selektiert eines der Übertragssignale C27(1) und C27(0), in Abhängigkeit von dem Wert des provisorischen Übertragssignals C23*(1). Das Transfergate TGL6 selektiert eines der provisorischen Übertragssignale C27(1) und C27(0), in Abhängigkeit von dem Wert des provisorischen Übertragssignals C23*(0). Das selektierte Übertragssignal von dem Transfergate TG15 durchläuft die Inverter INV29 und INV35 und wird als provisorisches Übertragssignal C27*(1) ausgegeben. Das selektierte Übertragssignal von dem Transfergate TG16 durchläuft die Inverter INV32 und INV37 und wird als provisorisches Übertragssignal C27*(0) ausgegeben. Der zweite Schaltungsabschnitt enthält ein Transfergate TG17 und die Inverter INV33, INV34 und INV36. Das Transfergate TG17 selektiert eines der Übertragssignale, die die Transfergates TG15 und TG16 durchlaufen, in Abhängigkeit von dem Wert des echten Übertragssignals C15. Das selektierte Übertragssignal durchläuft den Inverter INV36 und wird als echtes Übertragssignal C27 ausgegeben. Das heißt, das selektierte Übertragssignal ist im wesentlichen das provisorische Signal C27*(1) oder C27*(0).
Unter Bezugnahme auf FIG. 11 erfolgt eine Beschreibung einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf FIG. 11 enthält die zweite Ausführungsform Teiladdierer 11 und 32 bis 41, erste Multiplexer 42 bis 45 und zweite Multiplexer 46 bis 51. Jeder der Teiladdierer 11 und 32 bis 41 ist ein 4-Bit-Längen-übertragsselektionsaddierer. Der Teiladdierer 11 ist derselbe wie der Teiladdierer 11, der in FIG. 5 gezeigt ist. Die Teiladdierer 32 bis 41 haben dieselbe Struktur. Das wesentliche Merkmal der zweiten Ausführungsform besteht darin, daß provisorische Summensignale Fj(1) und Fj(0) (j = 0 - 43 in der Ausführungsform) in den Teiladdierern 32 bis 41 erzeugt werden und dann entsprechenden Multiplexern 42 bis 51 zugeführt werden. Das heißt, ein Paar von provisorischen Summensignalen Fj(1) und Fj(0) wird bezüglich jeder Stelle im voraus berechnet, und echte Summensignale werden bestimmt, indem eines der gepaarten provisorischen Summensignale auf der Basis des Wertes des echten Übertragssignals, das von einer Stelle niedrigerer Ordnung ausgebreitet wird, selektiert wird. Die Übertragsverarbeitung der zweiten Ausführungsform ist dieselbe wie jene der ersten Ausführungsform, außer daß die echten Übertragssignale Cj (j = 3, 7, 11, 15, 19, 23, 27, 31, 35, 39) nicht den entsprechenden Teiladdierern 32 bis 41 zugeführt werden.
Der Teiladdierer 32 erzeugt zwei Sätze von provisorischen Summensignalen F4(1) bis F7(1) und F4(0) bis F7(0) mit einer Verzögerungszeit von 4D zusammen mit den provisorischen Übertragssignalen C7(1) und C7(0). Die so erzeugten Signale werden dem Multiplexer 42 zugeführt, der einen der Sätze der provisorischen Summensignale F4(1) bis F7(1) und F4(0) bis F7(0) auf der Basis des Wertes des echten Übertragssignals C3, das von dem Teiladdierer 11 ausgebreitet wird, selektiert. Der selektierte Satz von provisorischen Summensignalen wird als echte Summensignale F4 bis F7 ausgegeben. Dabei wird das echte Übertragssignal C7 bestimmt.
Der Teiladdierer 33 erzeugt zwei Sätze von provisorischen Summensignalen F8(1) bis F11(1) und F8(0) bis F11(9) zusammen mit den provisorischen Übertragssignalen C11(1) und C11(0). Die so erzeugten Signale werden dem Multiplexer 43 zugeführt, der einen der Sätze der provisorischen Summensignale F8(1) - F11(1) und F8(0) - F11(0) auf der Basis des Wertes des echten übertragssignals C7 selektiert, das von dem Multiplexer 42 ausgebreitet wird. Der selektierte Satz von provisorischen Summensignalen wird als echte Summensignale F8 bis F11 ausgegeben. Dabei wird das echte Übertragssignal C11 bestimmt.
Der Teiladdierer 34 erzeugt zwei Sätze von provisorischen Summensignalen F12(1) bis F15(1) und F12(0) bis F15(0) zusammen mit den provisorischen Übertragssignalen C15(1) und C15(0). Die so erzeugten Signale werden dem Multiplexer 46 zugeführt, der einen der Sätze der provisorischen Summensignale F12(1) - F15(1) und F12(0) - F15(0) auf der Basis des Wertes des echten Übertragssignals C7 selektiert, das von dem Multiplexer 42 ausgebreitet wird. Der selektierte Satz von provisorischen Summensignalen wird als echte Summensignale F12 bis F15 ausgegeben. Dabei wird das echte Übertragssignal C15 bestimmt. Vor Bestimmen der echten Summensignale F11 bis F15 erzeugt der Multiplexer 46 auch das obige Paar von provisorischen Übertragssignalen C15*(1) und C15*(0) auf der Basis der Werte von gepaarten provisorischen Übertragssignalen C11(1), C11(0) und C15(1), C15(0).
Aus dem Obigen ist ersichtlich, daß die Multiplexer 42 bis 51 konstruiert werden können, indem eine Funktion zum Selektieren von provisorischen Summensignalen zu den Multiplexern 22 bis 31 hinzugefügt wird.
Die obige, in FIG. 11 gezeigte Struktur kann wie folgt dargestellt werden. Teiladdierer sind für immer n Bits angeordnet. Es wird bewirkt, daß sich ein Paar von provisorischen Übertragssignalen Cns-1(1) und Cns-1(0) (auch dargestellt als Ck*(1) und Ck*(0)) um m Stellen (m = nl; l ist eine positive ganze Zahl) hin zu Stellen höherer Ordnung ausbreitet, bevor das echte Übertragssignal C(s-1)n-1, das von der Stelle ausgebreitet wurde, die eine Stelle niedriger als die Stelle niedrigster Ordnung in dem s-ten Teiladdierer ist, der um s von dem Teiladdierer bezüglich der Stelle niedrigster Ordnung aufwärts positioniert ist, den s-ten Teiladdierer erreicht. Dadurch wird ein Paar von provisorischen Übertragssignalen Ck*(1) und Ck*(0) (k = n(s + 1) - 1, n(s + 2) - 1, ..., n(s + ) - 1) erzeugt. Wenn danach das echte Übertragssignal C(s-1)n-1 bezüglich der Stelle, die eine Stelle niedriger als der s-te Teiladdierer ist, bestimmt ist, werden l + 1 echte Übertragssignale Ck, Cns-1 und echte Summensignale Fj, die sich auf m + n Stellen belaufen, gleichzeitig selektiert und bestimmt.
Tabelle 2 zeigt die Beziehung zwischen der höchsten Stelle, die zu verarbeiten ist (MSB; dem höchstwertigen Bit) und der entsprechenden Verzögerungszeit des Summensignals, das dem MSB zugeordnet ist und durch den herkömmlichen Addierer von FIG. 4 und die zweite Ausführungsform der vorliegenden Erfindung erhalten wird. Tabelle 2
Gemäß der zweiten Ausführungsform wird 1D oder 2D weniger als im Fall der ersten Ausführungsform benötigt, um das echte Summensignal bezüglich jeder Stelle zu erhalten. Deshalb ist die zweite Ausführungsform für Anwendungen besser geeignet, bei denen ausdrücklich eine Verarbeitung mit extrem hoher Geschwindigkeit gefordert wird. Andererseits kann die erste Ausführungsform aus einer Anzahl von Strukturelementen konstruiert werden, die kleiner als jene für die zweite Ausführungsform ist, da die erste Ausfüh rungsforrn nicht konstruiert ist, um das provisorische Summensignal für jede Stelle zu erzeugen. Deshalb kann die erste Ausführungsform kleiner und weniger teuer sein.
FIG. 12A bis 12D sind Ansichten, die ein Beispiel der Struktur für den Teiladdierer 11 zeigen. Es sei erwähnt, daß in FIG. 11 angenommen wird, daß das echte Übertragssignal CIN der Einfachheit halber, wie bei der ersten Ausführungsform, '0' ist. Das heißt, auf den Addierer von FIG. 11 wird kein Übertragssignal angewendet. In diesem Fall kann der Teiladdierer 11 nur aus der Struktur von FIG. 12C gebildet sein. Wenn jedoch der Teiladdierer 11 konstruiert ist, um das echte Übertragssignal CIN von der Stelle niedrigerer Ordnung tatsächlich zu empfangen, wird die Struktur von FIG. 12A bis 12D zum Konstruieren des Teiladdierers 11 verwendet. Natürlich wird die gesamte Struktur, die in FIG. 12A bis 12D gezeigt ist, auf die Teiladdierer 32 bis 41 verwendet wie sie ist. Unter Bezugnahme auf FIG. 12A empfängt der Teiladdierer 11 die Übertragsausbreitungssignale P0 bis P3 und die Übertragserzeugungssignale G0 bis G3 und erzeugt die provisorischen Summensignale F0(1) bis F3(1), F0(0) bis F3(0) und die provisorischen Übertragssignale C3(1) und C3(0). Das Obige gilt für den in FIG. 5 gezeigten Teiladdierer 11.
FIG. 12B zeigt einen Schaltungsabschnitt, der die provisorischen Summensignale F0(1) bis F3(1) und das provisorische Übertragssignal C3(1) erzeugt, die erhalten werden, wenn das Übertragssignal '1' ist, das von der Stelle (j = - 1) ausgebreitet wird, die ein Bit niedriger als der Teiladdierer 11 ist. Der gezeigte Schaltungsabschnitt besteht aus exklusiven ODER-Gattern XOR1 bis XOR3, den Invertern INV41 bis INV52 und den Transfergates TG21 bis TG24. Das provisorische Summensignal F0(1) wird am Ausgang eines Inverters INV45 erhalten, auf den das Übertragsausbreitungssignal P0 angewendet wird. Die provisorischen Summensignale F1(1) bis F3(1) werden jeweilig von den exklusiven ODER-Gattern XOR1 bis XOR3 ausgegeben. Jedes der exklusiven ODER-Gatter XOR1 bis XOR3 empfängt, wie in FIG. 12D gezeigt, das Übertragsausbreitungssignal Pj und das invertierte Übertragsausbreitungssignal und das Übertragssignal Cj-1,1 und das invertierte Übertragssignal
und erzeugt das provisorische Summensignal Fj(1) (= Pj Cj-1,1). Solch eine Operation gilt für andere exklusive ODER-Gatter, die im folgenden beschrieben sind.
Das provisorische Übertragssignal C3(1) wird durch einen Schaltungsabschnitt erzeugt, der aus den Transfergates TG21 bis TG24 und den bezüglichen Invertern INV45 bis INV52 besteht. Das Transfergate TG21 selektiert eines von dem Übertragsausbreitungssignal P0 und einem Wert '1', in Abhängigkeit von den Werten des Übertragsausbreitungssignals P0 und des invertierten Übertragsausbreitungssignals . Das selektierte Signal wird als Übertragssignal C0,1 dem Transfergate TG22 und dem Inverter INV41 zugeführt. Das Transfergate TG22 selektiert eines des Übertragssignals C0,1 und des Übertragserzeugungssignals G1, in Abhängigkeit von den Werten des übertragsausbreitungssignals P1 und des invertierten Übertragsausbreitungssignals . Das selektierte Signal ist das Übertragssignal C1,1, das dem Transfergate TG23, dem Inverter INV43 und dem exklusiven ODER-Gatter XOR2 zugeführt wird. Das Übertragserzeugungssignal G2 wird dem Inverter INV48 zugeführt. Das Ausgangssignal des Transfergates TG23 ist das invertierte Übertragssignal , das dem Transfergate TG24, dem Inverter INV44 und dem exklusiven ODER-Gatter XOR3 zugeführt wird. Das Übertragserzeugungssignal G3 wird dem Transfergate TG24 durch den Inverter INV50 zugeführt. Das Ausgangssignal des Transfergates TG24 ist das invertierte Übertragssignal , das dem Inverter INV52 zugeführt wird. Die Ausgabe des Inverters INV52 ist das provisorische Übertragssignal C3(1), das ein in Frage kommender Wert ist, der zu dem Multiplexer 42 (FIG. 11) auszubreiten ist.
Unter Bezugnahme auf FIG. 12C ist das provisorische Summensignal F0(0) das Übertragsausbreitungssignal P0. Die provisorischen Summensignale F1(0) bis F3(0) werden jeweilig von den exklusiven ODER-Gattern XOR4 bis XOR6 ausgegeben. Das provisorische Übertragssignal C3(0) wird durch einen Schaltungsabschnitt erzeugt, der aus den Transfergates TG25 bis TG27 besteht und den Invertern INV56 bis INV58 zugeordnet ist. Dem Transtergate TG25 wird das Übertragserzeugungssignal G0 durch den Inverter INV56 und das Übertragserzeugungssignal G1 durch den Inverter 57 zugeführt, und es selektiert eines der zwei Eingangssignale, in Abhängigkeit von den Werten des Übertragsausbreitungssignals P1 und des invertierten Übertragsausbreitungssignals . Das selektierte Signal, d. h., das invertierte Übertragssignal wird dem Transfergate TG26, dem Inverter INV54 und dem exklusiven ODER-Gatter XOR5 zugeführt. Dem Transfergate TG26 wird auch das invertierte Übertragserzeugungssignal zugeführt, und es selektiert eines der zwei Eingangssignale. Das selektierte Signal ist das invertierte Übertragssignal , das dann dem Transfergate TG27, dem Inverter INV55 und dem exklusiven ODER-Gatter XOR6 zugeführt wird. Das invertierte Übertragserzeugungssignal wird dem Transfergate TG27 zugeführt, das eines der zwei Eingangssignale selektiert, in Abhängigkeit von den Werten des Übertragsausbreitungssignals P3 und des invertierten Übertragsausbreitungssignals . Das selektierte Signal, d. h., das invertierte Übertragssignal wird dem Inverter INV58 zugeführt, der das provisorische Übertragssignal C3(0) ausgibt.
FIG. 13 ist ein Blockdiagramm einer 64-Bit-Längen- Arithmetik-Logik-Einheit, die auf der obigen zweiten Ausführungsform basiert. In dieser Figur wird angenommen, daß der Teiladdierer bezüglich der Stelle niedrigster Ordnung immer das provisorische Übertragssignal C3(0) ausgibt. Wie in FIG. 13 gezeigt, sind einige Multiplexer (MPX3, MPX4) und Teiladdierer zu der Struktur von FIG. 11 hinzugefügt, um 64 Bits zu verarbeiten. Ferner sind in FIG. 13 Übertragsausbreitungs-/-erzeugungseinheiten ULB gezeigt. Jede der Übertragsausbreitungs-/-erzeugungseinheiten ULB hat Funktionen zum Erzeugen eines Bits Ai (i = 0, 1, 2, ..., 63; A0 - A63) der i-ten Stelle einer 64-Bit-Binärziffer A, eines Bits Bi (B0 - B63) der i-ten Stelle einer 64-Bit-Binärziffer B, von Funktionsselektionssignalen bis , Übertragsausbreitungssignalen P0 bis P63 und Übertragserzeugungssignalen G0 bis G63. Eine geeignete bekannte Schaltung kann zum Bilden der Übertragsausbreitungs-/-erzeugungseinheiten ULB verwendet werden.
FIG. 14A und 14B zeigen ein Beispiel der Struktur für den Multiplexer (MPX3) 48, der in FIG. 11 gezeigt ist. Die gezeigte Struktur wird auf jeden der anderen Multiplexer desselben Typs 46, 47, 49, 50 und 51 angewendet. Der Multiplexer 48 kann, zusätzlich zu den Funktionen des in FIG. 10A und 10B gezeigten Multiplexers 28, durch Hinzufügen einer Funktion zum Selektieren eines von zwei Sätzen von provisorischen Summensignalen F24(1) - F27(1) und F24(0) - F27(0) konstruiert sein.
Der Multiplexer 48 hat einen ersten Schaltungsabschnitt, der bezüglich jedes der provisorischen Übertragssignale C23*(1) und C23*(0) vorgesehen ist und funktioniert, um eines der provisorischen Übertragssignale C27(0) und C27(1) im voraus zu selektieren, indem auf Werte von '1' und '0' der provisorischen Übertragssignale C23*(1) und C23*(0) Bezug genommen wird. Die selektierten Übertragssignale bezüglich der provisorischen Übertragssignale C23*(1) und C23*(0) werden als die provisorischen Übertragssignale C27*(1) bzw. C27*(0) ausgegeben. Ferner hat der Multiplexer 48 einen zweiten Schaltungsabschnitt, der funktioniert, um das echte Übertragssignal C27 zu bestimmen, indem eines der Übertragssignale, die bezüglich der provisorischen Übertragssignale C23*(1) und C23*(0) erhalten werden, auf der Basis eines Wertes '1' oder '0' des echten Übertragssignals C15 selektiert wird, das von dem Multiplexer 46 (FIG. 11) ausgebreitet wird, wenn das echte Übertragssignal C15 bestimmt ist. Das echte Übertragssignal C15 ist ein Signal, das von einem Teiladdierer (in diesem Fall von dem Teiladdierer 34), der hin zu Stellen niedrigerer Ordnung von dem betreffenden Teiladdierer (Teiladdierer 37) aus entfernt angeordnet ist, um einen Betrag verschoben wird, der zwei oder mehreren Teiladdierern entspricht. Auf diese Weise bilden die ersten und zweiten Schaltungsabschnitte eine zweistufige Schaltung hinsichtlich der Operation.
Unter Bezugnahme auf FIG. 14B enthält die obige erste Schaltung die Transfergates TG31 bis TG40 und die Inverter INV61 bis INV76 und INV78. Die Transfergates TG31 bis TG35 werden durch Ausgangssignale von Invertern INV61 und INV62 gesteuert. Die Transfergates TG36 bis TG40 werden durch Ausgangssignale von Invertern INV74 und INV75 gesteuert. Die Transfergates TG41 bis TG45 werden durch Inverter INV73 und INV83 gesteuert. Den Invertern INV61, INV74 und INV73 werden die provisorischen Übertragssignale C23*(1), C23*(0) bzw. das echte Übertragssignal C15 zugeführt.
Die Transfergates TG31 und TG41 selektieren entweder die provisorischen Übertragssignale C27(1) oder C27(0) und entsprechen den Transfergates TG15 und TG16, die in FIG. 10B gezeigt sind. Die Inverter INV63 und INV64 entsprechen den Invertern INV29 und INV32, die in FIG. 10B gezeigt sind. Ein Schaltungsabschnitt, der aus den Transfergates TG32 und TG37 und den Invertern INV65 und INV66 besteht, ist bezüglich jedes der provisorischen Übertragssignale C23*(1) und C23*(0) vorgesehen, um eines der provisorischen Summensignale F27(1) und F27(0) zu selektieren. Auf dieselbe Weise sind die Transfergates TG33 und TG38 und die Inverter INV67 und INV68 bezüglich der provisorischen Summensignale F26(1) und F27(0) vorgesehen. Die Transfergates TG34 und TG39 und die Inverter INV69 und INV70 sind bezüglich der provisorischen Summensignale F25(1) und F25(0) vorgesehen. Die Transfergates TG35 und TG40 und die Inverter INV71 und INV72 sind bezüglich der provisorischen Summensignale F24(1) und F24(0) vorgesehen.
Der Multiplexer 48 enthält auch einen zweiten Schaltungsabschnitt, der die Transfergates TG41 bis TG4S und die Inverter INV77, INV79, INV80, INV81 und INV82 umfaßt. Das Transfergate TG42 selektiert eines der provisorischen Summensignale, die von den Invertern INV65 und INV66 zugeführt werden. Das selektierte Signal durchläuft den Inverter 79, der das echte Summensignal F27 ausgibt. Das Transfergate TG43 selektiert eines der provisorischen Summensignale, die von den Invertern INV67 und INV68 zugeführt werden. Das selektierte Signal durchläuft den Inverter 80, der das echte Summensignal F26 ausgibt. Das Transfergate TG44 selektiert eines der provisorischen Summensignale, die von den Invertern INV69 und INV70 zugeführt werden. Das selektierte Signal durchläuft den Inverter 81, der das echte Summensignal F25 ausgibt. Das Transfergate TG45 selektiert eines der provisorischen Summensignale, die von den Invertern INV71 und INV72 zugeführt werden. Das selektierte Signal durchläuft den Inverter 82, der ein echtes Summensignal F24 ausgibt.
FIG. 15A und 15B zeigen ein Beispiel der Struktur für den Multiplexer (MPX4) 45. Die gezeigte Struktur wird auf jeden der anderen Multiplexer desselben Typs 42 bis 44 angewendet. Der Multiplexer 45 hat Funktionen zum Selektieren eines der provisorischen Übertragssignale C31(1) und C31(0) und zum Selektieren eines von zwei Sätzen von provisorischen Summensignalen F28(1) bis F31(1) und F28(0) bis F31(0), auf der Basis eines Wertes '1' oder '0' des echten Übertragssignals C27.
Unter Bezugnahme auf FIG. 15B enthält der Multiplexer 45 die Transfergates TG50 bis TG54 und die Inverter INV83 bis INV99. Das Transfergate TG50 entspricht dem in FIG. 9B gezeigten Transfergate TG14. Die Inverter INV83, INV84 und INV95 entsprechen den Invertern INV22, INV23 bzw. INV26, die in FIG. 9B gezeigt sind. Die Inverter INV93 und INV94 entsprechen den Invertern INV24 bzw. INV25, die in FIG. 9B gezeigt sind. Die Ausgangssignale der Inverter INV93 und INV94 werden den Transfergates TG50 bis TG54 zugeführt. Ein Schaltungsabschnitt, der mit dem Schaltungsabschnitt identisch ist, der aus dem Transfergate TG50 und den Invertern INV83, INV84 und INV95 besteht, ist für jedes der Paare von provisorischen Summensignalen F31(1), F31(0); F30(1), F30(0); F29(1), F29(0); und F28(1), F28(0) vorgesehen. Das heißt, das Transfergate TG51 und die Inverter INV85, INV86 und INV96 sind bezüglich der provisorischen Summensignale F31(1) und F31(0) vorgesehen. Das Transfergate TG52 und die Inverter INV87, INV88 und INV97 sind bezüglich der provisorischen Signale F30(1) und F30(0) vorgesehen. Das Transfergate TG53 und die Inverter INV89, INV90 und INV98 sind bezüglich der provisorischen Signale F29(1) und F29(0) vorgesehen. Das Transfergate TG54 und die Inverter INV91, INV92 und INV99 sind bezüglich der provisorischen Summensignale F29(1) und F29(0) vorgesehen.
Bei der Operation der zweiten Ausführungsform gibt der Multiplexer 42 bezüglich der vierten bis siebten Stellen die echten Summensignale F4 bis F7 und die echten Übertragssignale C7 zur selben Zeit aus. Das echte Übertragssignal C7 wird dem Multiplexer 43 zugeführt, der die echten Summensignale F8 bis F11 bestimmt, und auch dem Multiplexer 46, der die echten Summensignale F12 bis F15 bestimmt. Vor der Zuführung des echten Übertragssignals C7 erzeugt der Multiplexer 46 schon die provisorischen Übertragssignale C15*(1) und C15*(0) unter Verwendung der provisorischen Übertragssignale C11(1) und C11(0), die von dem Teiladdierer 33 ausgebreitet werden, und der provisorischen übertragssignale C15(1) und C15(0), die von dem Teiladdierer 34 zugeführt werden. Wenn dann das echte Übertragssignal C7 den Multiplexern 43 und 46 zugeführt wird, werden die echten Übertragssignale Cli und C15 gleichzeitig bestimmt und.werden zur selben Zeit auch die echten Summensignale F8 bis F11 und F12 bis F15 bestimmt.

Claims

1. Operationsschaltung zur M-Bit-Parallelvolladdition, mit N Teiladdierern (11 - 21), die für immer n Bits, n < M; N ≥ M/n, vorgesehen sind, und einem Mittel (22 - 31) zum Erzeugen von echten Übertragssignalen Ck und Cns-1 bezüglich der Teiladdierer,

bei der jeder der Teiladdierer ein Paar von provisorischen Übertragssignalen Cns-1(1) und Cns-1(0) bezüglich des s-ten Teiladdierers ab dem Teiladdierer bezüglich der Stelle niedrigster Ordnung erzeugt, wobei s = 1 bis N ist, und echte Summensignale Fj erzeugt, die sich auf n Bits belaufen, wobei die gepaarten provisorischen Übertragssignale unter der Annahme eines ersten Falles berechnet werden, bei dem der Übertrag einer Stelle niedrigerer Ordnung '1' ist, und eines zweiten Falles, bei dem der Übertrag der Stelle '0' ist, und

das Mittel ein erstes Mittel (22 - 25) umfaßt, zum Selektieren eines von gepaarten provisorischen Übertragssignalen Cns-1(1) und Cns-1(0), die von dem s-ten Teiladdierer zugeführt werden, in Abhängigkeit von dem Wert des echten Übertragssignals C(s-1)n-1, das von dem (s-1)-ten Teiladdierer zugeführt wird, welches selektierte der provisorischen Übertragssignale das echte Übertragssignal Cns-1 ist, das von dem s-ten Teiladdierer auszubreiten ist, und

ein zweites Mittel (26 - 31) zum Erzeugen eines Paares von provisorischen Übertragssignalen Ck*(1) und Ck*(0), k = n(s + 1) - 1, n(s + 2) - 1, ..., n(s + l) - 1, unter Bezugnahme auf gepaarte provisorische Übertragssignale Cr(1) oder Cr*(1); r = k - n = ns - 1, und Cr(0) oder Cr*(0); r = k - n = ns - 1, die um n Stellen niedriger als die zu erzeugenden sind, und zum Erzeugen von l echten Übertragssignalen Ck zu derselben Zeit, indem entweder das provisorische Übertragssignal Ck*(1) oder Ck*(0) selektiert wird, in Abhängigkeit von dem echtenübertragssignal C(s-1)n-1 bezüglich einer Stelle, die eine Stelle niedriger als die Stelle niedrigster Ordnung des s-ten Teiladdierers ist.

2. Operationsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Teiladdierer ein 4-Bit-Teiladdierer ist, n 4 ist, und das erste Mittel erste und zweite Multiplexer (22, 23) umfaßt, die den zweiten bzw. dritten Teiladdierern (12, 13) zugeordnet sind, welches zweite Mittel einen ersten Multiplexer (26) umfaßt, der dem vierten Teiladdierer (14) zugeordnet ist,

daß der erste Multiplexer (22) eines von einem Paar von provisorischen Übertragssignalen C7(1) und C7(0) bezüglich der siebten Stelle selektiert, in Abhängigkeit von dem Wert des echten Übertragssignals C3, das von dem ersten Teiladdierer (11) ausgebreitet wird, wodurch ein echtes Übertragssignal C7 bezüglich der siebten Stelle erzeugt wird, welches dem zweiten Multiplexer (23) des ersten Mittels und dem ersten Multiplexer (26) des zweiten Mittels zugeführt wird,

daß der erste Multiplexer (23) eines von einem Paar von provisorischen Übertragssignalen C11(1) und C11(0) bezüglich der elften Stelle selektiert, in Abhängigkeit von dem Wert des echten Übertragssignals, der von dem echten Übertragssignal C7 bezüglich der siebten Stelle ausgebreitet wird, und

daß der erste Multiplexer (26) des zweiten Mittels ein Paar von provisorischen Übertragssignalen C15*(1) und C15*(0) unter Verwendung eines Paares von provisorischen Übertragssignalen C11(1) und C11(0) erzeugt, die von dem dritten Teiladdierer (13) ausgebreitet werden, und eines Paares von provisorischen Übertragssignalen C15(1) und C15(0), die von dem vierten Teiladdierer (14) ausgebreitet werden, und ein echtes Übertragssignal C15 erzeugt, wenn das echte Übertragssignal C7 des zweiten Teiladdierers (12) erzeugt ist.

3. Operationsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das erste Mittel einen dritten Multiplexer (24) umfaßt und das zweite Mittel zweite und dritte Multiplexer (27, 28) umfaßt und ein Paar von provisorischen Übertragssignalen C19(1) und C19(0), die von dem fünften Teiladdierer (15) zugeführt werden, dem dritten Multiplexer (24) des ersten Mittels und dem zweiten Multiplexer (27) des zweiten Mittels zugeführt wird,

daß der zweite Multiplexer (27) des zweiten Mittels ein Paar von provisorischen Übertragssignalen C23*(1) und C23*(0) aus den gepaarten provisorischen Übertragssignalen C19(1) und C19(0) und einem Paar von provisorischen Übertragssignalen C23(1) und C23(0), die von dem sechsten Teiladdierer (16) zugeführt werden, erzeugt, welche gepaarten provisorischen Übertragssignale C23*(1) und C23*(0) dem dritten Multiplexer (28) des zweiten Mittels zugeführt werden, der ein Paar von provisorischen Übertragssignalen C27*(1) und C27*(0) erzeugt, und

daß dann, wenn das echte Übertragssignal C15 erzeugt ist, der dritte Multiplexer (24) des ersten Mittels ein echtes Übertragssignal C19 bezüglich des fünften Teiladdierers erzeugt, die zweiten und dritten Multiplexer (27, 28) des zweiten Mittels echte Übertragssignale C23 und C27 bezüglich der sechsten bzw. siebten Teiladdierer (16, 17) erzeugen.

4. Operationsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Mittel einen Selektor (TG14) umfaßt, der entweder das provisorische Übertragssignal Cns-1(1) oder Cns-1(0) selektiert, und einen Inverter (INV26), durch den das selektierte provisorische Übertragssignal hindurchtritt, und dadurch gekennzeichnet, daß der Inverter das echte Übertragssignal Cns-1 ausgibt.

5. Operationsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß der Selektor ein Transfergate umfaßt.

6. Operationsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Mittel einen ersten Selektor (TG15) umfaßt, der entweder das provisorische Übertragssignal Ck(1) oder Ck(0) selektiert, in Abhängigkeit von dem Wert des provisorischen Übertragssignals Cr(1) oder Cr*(1); wobei r = k - n = ns - 1 ist;

einen zweiten Selektor (TG16) der entweder das provisorische Übertragssignal Ck(1) oder Ck(0) selektiert, in Abhängigkeit von dem Wert des provisorischen Übertragssignals Cns-1(0) oder Ck*(0); wobei k = ns - 1 ist;

erste und zweite Inverter (INV29, INV32), durch die selektierte provisorische Übertragssignale hindurchtreten, die von den ersten bzw. zweiten Selektoren zugeführt werden;

einen dritten Selektor (TG17), der eines der Signale selektiert, die von den ersten und zweiten Invertern zugeführt werden;

und einen dritten Inverter (INV36), durch den das Übertragssignal hindurchtritt, das von dem dritten Selektor zugeführt wird, wobei das Ausgangssignal des dritten Selektors das echte Übertragssignal Ck ist.

7. Operationsschaltung nach Anspruch 6, dadurch gekennzeichnet, daß das zweite Mittel ferner vierte und fünfte Inverter (INV35, INV37) umfaßt, die mit den ersten bzw. zweiten Invertern (INV29, INV32) verbunden sind, und Ausgangssignale der vierten und fünften Inverter die provisorischen Übertragssignale Ck*(1) und Ck*(0) sind.

8. Operationsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der N Teiladdierer (11 - 21) ein Echtsummenerzeugungsmittel umfaßt, zum Erzeugen der echten Summensignale Fj, die sich auf n Bits belaufen, welches Echtsummenerzeugungsmittel Transfergates (TG4 - TG10) und Inverter (INV8 - INV15, INV20, INV21) enthält, und ferner ein Erzeugungsmittel von provisorischen Übertragssignalen umfaßt, zum Erzeugen des Paares von provisorischen Übertragssignalen Cns-1(1) und Cns-1(0), welches Erzeugungsmittel von provisorischen Übertragssignalen Transfergates (TG1 - TG3, TG11 - TG13) und Inverter (INV1 - INV7, INV16 - INV19) enthält.

9. Operationsschaltung nach irgendeinem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß l so festgelegt ist, um hin zu der höchsten Stelle zuzunehmen.

10. Operationsschaltung zur M-Bit-Parallelvolladdition, mit N Teiladdierern (11, 32 - 41), die für immer n Bits, n < M; N ≥ M/n, vorgesehen sind, und einem Mittel (42 - 51) zum Erzeugen von echten Übertragssignalen Ck und Cns-1 und von echten Summensignalen Fj bezüglich der Teiladdierer,

bei der jeder der Teiladdierer ein Paar von provisorischen Übertragssignalen Cns-1(1) und Cns-1(0) bezüglich des s-ten Teiladdierers ab dem Teiladdierer bezüglich der Stelle niedrigster Ordnung erzeugt, wobei s = 1 bis N ist, und ein Paar von provisorischen Summensignalen Fj(1) und Fj(0) erzeugt, die sich jeweils auf n Bits belaufen, wobei die gepaarten provisorischen Übertragssignale und die gepaarten provisorischen Summensignale unter der Annahme eines ersten Falles berechnet werden, bei dem der Übertrag einer Stelle niedrigerer Ordnung '1' ist, und eines zweiten Falles, bei dem der Übertrag der Stelle '0' ist, und

das Mittel ein erstes Mittel (42 - 45) umfaßt, zum Selektieren eines von gepaarten provisorischen Übertragssignalen Cns-1(1) und Cns-1(0) und zum Selektieren eines von gepaarten provisorischen Summensignalen Fj(1) und Fj(0), die von dem s-ten Teiladdierer zugeführt werden, in Abhängigkeit von dem Wert des echten Übertragssignals C(s-1)n-1, das von dem (s-1)-ten Teiladdierer zugeführt wird, welches selektierte der provisorischen Übertragssignale das echte Übertragssignal Cns-1 ist, das von dem s-ten Teiladdierer auszubreiten ist, welches selektierte der provisorischen Summensignale das echte Summensignal, das sich auf n Bits beläuft, bezüglich des s-ten Teiladdierers ist, und

ein zweites Mittel (46 - 51) zum Erzeugen eines Paares von provisorischen Übertragssignalen Ck*(1) und Ck*(0), k = n(s + 1) - 1, n(s + 2) - 1, ..., n(s + l) - 1, unter Bezugnahme auf gepaarte provisorische Übertragssignale Cr(1) oder Cr*(1); r = k - n = ns - 1, und Cr(0) oder Cr*(0); r = k - n = ns - 1, die um n Stellen niedriger als die zu erzeugenden sind, und zum gleichzeitigen Erzeugen von l echten Übertragssignalen Ck und echten Summensignalen Fj, die sich auf nl Stellen belaufen, indem entweder das provisorische Übertragssignal Ck*(1) oder Ck*(0) selektiert wird, und indem entweder das provisorische Summensignal Fj(1) oder Fj(0) selektiert wird, in Abhängigkeit von dem echten Übertragssignal C(s-1)n-1 bezüglich einer Stelle, die eine Stelle niedriger als die Stelle niedrigster Ordnung des s-ten Teiladdierers ist.

11. Operationsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß jeder der Teiladdierer ein 4-Bit-Teiladdierer ist, n = 4 ist und das erste Mittel erste und zweite Multiplexer (42, 43) umfaßt, die den zweiten bzw. dritten Teiladdierern (32, 33) zugeordnet sind, welches zweite Mittel einen ersten Multiplexer (46) umfaßt, der dem vierten Teiladdierer (34) zugeordnet ist,

daß der erste Multiplexer (42) eines von einem Paar von provisorischen Übertragssignalen C7(1) und C7(0) selektiert und eines von einem Paar von provisorischen Summensignalen Fj(1) und Fj(0), j = 4 - 7, bezüglich der vierten bis siebten Stellen selektiert, in Abhängigkeit von dem Wert des echten Übertragssignals C3, das von dem ersten Teiladdierer (11) ausgebreitet wird, wodurch ein echtes Übertragssignal C7 bezüglich der siebten Stelle erzeugt wird, das dem zweiten Multiplexer (43) des ersten Mittels und dem ersten Multiplexer (46) des zweiten Mittels zugeführt wird, und das echte Summensignal Fj, j = 4 - 7, erzeugt wird,

daß der zweite Multiplexer (43) eines von einem Paar von provisorischen Übertragssignalen C11(1) und C11(0) selektiert und eines von einem Paar von provisorischen Summensignalen Fj(1) und Fj(0), j = 8 - 11, bezüglich der achten bis elften Stellen selektiert, in Abhängigkeit von dem Wert des echten Übertragssignals C7 bezüglich der siebten Stelle, und

daß der erste Multiplexer (46) des zweiten Mittels ein Paar von provisorischen Übertragssignalen C15*(1) und C15*(0) erzeugt, unter Verwendung eines Paares von provisorischen Übertragssignalen C11(1) und C11(0), die von dem dritten Teiladdierer (33) ausgebreitet werden, und eines Paares von provisorischen Übertragssignalen C15(1) und C15(0), die von dem vierten Teiladdierer (34) ausgebreitet werden, und ein echtes Übertragssignal C15 erzeugt, wenn das echte Übertragssignal C7 des zweiten Teiladdierers (32) erzeugt ist, und das echte Summensignal Fj, wobei j = 12 - 15 ist.

12. Operationsschaltung nach Anspruch 11, dadurch gekennzeichnet, daß das erste Mittel einen dritten Multiplexer (44) umfaßt und das zweite Mittel zweite und dritte Multiplexer (47, 48) umfaßt und ein Paar von provisorischen Übertragssignalen C19(1) und C19(0), das von dem fünften Teiladdierer (35) zugeführt wird, dem dritten Multiplexer (44) des ersten Mittels und dem zweiten Multiplexer (47) des zweiten Mittels zugeführt wird,

daß der zweite Multiplexer (47) des zweiten Mittels ein Paar von provisorischen Übertragssignalen C23*(1) und C23*(0) aus den gepaarten provisorischen Übertragssignalen C19(1) und C19(0) und einem Paar von provisorischen Übertragssignalen C23(1) und C23(0), die von dem sechsten Teiladdierer (16) zugeführt werden, erzeugt, welche gepaarten provisorischen Übertragssignale C23*(1) und C23*(0) dem dritten Multiplexer (48) des zweiten Mittels zugeführt werden, der ein Paar von provisorischen Übertragssignalen C27*(1) und C27*(0) erzeugt, und

daß dann, wenn das echte Übertragssignal C15 erzeugt ist, der dritte Multiplexer (44) des ersten Mittels ein echtes Übertragssignal C19 und echtes Summensignal Fj, j = 16 - 19, bezüglich des fünften Teiladdierers erzeugt, der zweite Multiplexer (47) des zweiten Mittels echte Übertragssignale C23 und ein echtes Summensignal Fj, j = 20 - 23, bezüglich des sechsten Teiladdierers (36) erzeugt und der dritte Multiplexer (48) des zweiten Mittels ein echtes Übertragssignal C27 und ein echtes Summensignal Fj, j = 24 - 27, bezüglich des siebten Teiladdierers (37) erzeugt.

13. Operationsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß das zweite Mittel ein erstes Selektormittel (TG31, INV63, INV76) umfaßt, zum Selektieren entweder des provisorischen Übertragssignals Ck(1) oder Ck(0), in Abhängigkeit von dem Wert des provisorischen Übertragssignals Cr(1) oder Cr*(1), r = k - n = ns - 1, wobei das selektierte provisorische Signal das provisorische Übertragssignal Ck*(1) ist;

ein zweites Selektormittel (TG36, INV64, INV78) zum Selektieren entweder des provisorischen Übertragssignals Ck(1) oder Ck(0), in Abhängigkeit von dem Wert des provisorischen Übertragssignals Cr(0) oder Cr*(0); r = k - n = ns - 1, wobei das selektierte provisorische Signal das provisorische Übertragssignal Ck*(0) ist;

ein drittes Selektormittel (TG32 - TG35, INV65, INV67, INV69, INV71) zum Selektieren entweder des provisorischen Summensignals Fj(1) oder Fj(0), in Abhängigkeit von dem Wert des provisorischen Übertragssignals Cr(1) oder Cr*(1); r = k - n = ns - 1;

ein viertes Selektormittel (TG37 - TG40, INV66, INV68, INV70, INV72) zum Selektieren entweder des provisorischen Summensignals Fj(1) oder Fj(0), in Abhängigkeit von dem Wert des provisorischen Übertragssignals Cr(0) oder Cr*(0); r = k - n = ns - 1;

ein fünftes Selektormittel (TG41, INV77) zum Selektieren eines von Signalen, die von den ersten und zweiten Selektormitteln zugeführt werden, in Abhängigkeit von dem echten Übertragssignal C(s-1)n-1, wodurch das echte Übertragssignal Ck erzeugt wird, und

ein sechstes Selektormittel (TG42 - TG45, INV79 - INV82) zum Selektieren eines von Signalen, die von den dritten und vierten Selektormitteln zugeführt werden, in Abhängigkeit von dem echten Übertragssignal C(s-1)n-1, wodurch das echte Summensignal Fj erzeugt wird.

14. Operationsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß das erste Mittel ein erstes Selektormittel (TG50, INV83, INV84, INV95) umfaßt, zum Selektieren entweder des provisorischen Übertragssignals Cns-1(1) oder Cns-1(0), in Abhängigkeit von dem Wert des echten Übertragssignals C(s-1)n-1, wodurch das echte Übertragssignal Cns-1 erzeugt wird; und

ein zweites Selektormittel (TG51 - TG54, INV85 - INV92, INV96 - INV99) zum Selektieren entweder des provisorischen Summensignals Fj(1) oder Fj(0), in Abhängigkeit von dem Wert des echten Übertragssignals C(s-1)n-1, wodurch das echte Summensignal Fj erzeugt wird.

15. Operationsschaltung nach irgendeinem der Ansprüche 10 bis 14, dadurch gekennzeichnet, daß jedes der ersten bis sechsten Selektormittel Transfergates und Inverter umfaßt.

16. Operationsschaltung nach Anspruch 14, dadurch gekennzeichnet, daß jedes der ersten und zweiten Selektormittel Transfergates und Inverter umfaßt.

17. Operationsschaltung nach irgendeinem der Ansprüche 10 bis 16, dadurch gekennzeichnet, daß l so festgelegt ist, um hin zu der höchsten Stelle zuzunehmen.