DE3610875A1

DE3610875A1 - Subtrahierer in komplementaerer metalloxid-halbleitertechnologie

Info

Publication number: DE3610875A1
Application number: DE19863610875
Authority: DE
Inventors: Dennis A. Dracut Mass. Henlin
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1985-04-01
Filing date: 1986-04-01
Publication date: 1986-12-11
Also published as: JPH0477931B2; GB8606481D0; GB2173328B; GB2173328A; JPS61229122A; US4709346A

Description

Patentanwälte Zt

Dorner + Hufnagel
Ortnitstraße 20
8000 München 81

München, den 1. April 1986/M

RAYTHEON COMPANY, 141 Spring Street, Lexington, MA 02173, Vereinigte Staaten von Amerika

Subtrahierer in komplementärer Metalloxid-Halbleitertechnologie

Die Erfindung betrifft allgemein die komplementäre Metalloxid-Halbleitertechnologie in Anwendung auf an Halbleiterchips vorgesehenen integrierten Schaltungen äußerst hohen Integrationsgrades (VLSI-Technik), und insbesondere einen bhären Subtrahierer in CMOS-Technik.

V'/ !Die am häufigsten verwendete Methode zur Durchführung einer Subtraktion zweier Binärzahlen (A-B) sieht vor, den Subtrahenden (B) zu invertieren und dann zum Minuenden (A) in einem binären Addierer zu addieren, wobei das Eingangsübertragssig- ;nal auf den logischen Wert Eins gestellt wird. Wenn die Binärzahlen, welche verarbeitet werden, N-stellige Zahlen sind, worin N eine ganze Zahl größer als Eins ist, so sind N+l Inverter und binäre Addierstufen erforderlich. Jede Invertierstufe ;nimmt auf dem Halbleiterchip Raum ein, verbraucht Leistung und verlangsamt die Arbeitsgeschwindigkeit. Weiter wird die Kompliziertheit de-s-.Aufbaus jeder binären Addierstufe erhöht, um sichergehen zu können, daß das Eingangsübertragssignal auf einen logischen Wert Eins gestellt ist, wenn die Subtraktion durchgeführt wird. Schließlich ist festzustellen, daß die

- 1

-ir.

N+l binäre Addierstufe benötigt wird, um die Subtraktion der Verwendung der "Zweierkomplemenf-Arithmetik an den beiden N-ntol"Ligen Zahlen vorzunehmen, um eine Vorzeicheninformation der gebildeten Differenz zu gewinnen.

Mit Vorstehendem ergibt sich die durch die Erfindung zu lösende Aufgabe, eine binäre Differenzbildungszelle für die CMOS-Technologie zu schaffen, bei der eine zusätzliche Stufe zur Berücksichtigung eines Vorzeichenbits nicht erforderlich ist. Dabei soll eine binäre Differenzbildungszelle in CMOS-Technik so ausgebildet sein, daß die Geschwindigkeit der Subtraktion zweier binärer Zahlen erhöht wird.

Diese Aufgabe wird erfindungsgemäß durch die im anliegenden Anspruch 1 angegebenen Merkmale gelöst.

Im allgemeinen ist erfindungsgemäß ein N-stufiger Subtrahierer vorgesehen, dessen jede Stufe eine binäre Differenzbildungsstufe in CMOS-Technik ist, welche einen Ausgang in der sogenannten Zweierkomplementform erzeugt, welcher die Differenz (A-B) darstellt, worin A der Minuend und B der Subtrahend einander entsprechender Bits in zwei binären Zahlen ist, welche verarbeitet werden. Jede binäre Zelle verarbeitet drei Eingänge, nämlich die Signale A^, B^ und X^ (, worin A^ und B^ zwei binäre Digits sind und X^ ein Eingangsübertragssignal ist), um ein Ausgangsdifferenzsignal D^ und ein Ausgangsübertragssignal X-^₊I zu erhalten, wobei, wenn N Differenzbildungszellen miteinander kombiniert werden, ein N-stelliger Subtrahierer aufgebaut wird.

Nachfolgend wird ein Ausführungsbeispiel anhand der Zeichnung näher beschrieben. Es stellen dar:

Fig. 1 ein schematisches Schaltbild einer binären Differenzbildungszelle in CMOS-Technik entsprechend der hier angegebenen Art und

Fig. 2 eine schematische Abbildung zur

¹ Verdeutlichung der Art und Weise

der Kombination von N binären Differenzbildungszellen zum Aufbau

¹ eines N-stelligen Subtrahierers.

Zunächst sei auf Figur 1 Bezug genommen. Dort ist eine binäre Differenzbildungszelle 10 in CMOS-Technik der vorliegend angegebenen Art dargestellt und nimmt als Eingangssignale die •vorerwähnten Signale A^, B^ und X^ auf, um das Differenzsignal D^ sowie ein Ausgangsübertragssignal X^ als Ausgangssignale zu erzeugen. Die Wahrheitstabelle für die binäre Differenzbildungszelle 10 ist in der nachfolgenden Tabelle 1 festgehalten:

Tabelle 1

^Ai	^Bi	Xi	^Di	^xi+l
0		0	0	0
^; ο	0	1	1	1
0	1	0	1	1
0	1	1	0	1
1	0	0	1	0
1	0	1	0	0
1	1	0	0	0
1	1	1	1	1

Aus der Wahrheitstabelle bzw. der Tabelle 1 entnimmt der Fachmann, daß der Differenzausgang D^ der binären Differenzbildungszelle 10 durch folgende Bool'sche Gleichung angeschrieben werden kann. i

^Di -

(D

Das Ausgangsübertragssignal X^₊^ der binären Differenzbildungsstufe 10 läßt sich folgendermaßen ausdrücken:

⁼ (^AiC^^Bi) ^xi ^{+ A}i ^Bi (2)

Der Fachmann erkennt nun, daß dann, wenn das Eingangsübertrags-¹ signal X- von Gleichung (1) durch ein Eingangsübertragssignal Cj_ ersetzt würde, die Gleichung (1) die logische Summe A^, B^ und C^ enthielte. Der Ausgangsübertragsausdruck Xj+i der durch Gleichung (2) bestimmt ist, ist jedoch ganz wesentlich verschieden von der Gleichung, welche den Ausgangsübertrags-Signalausdruck C^^m eines Volladdierers bestimmt. An anderer Stelle ist ein Volladdierer hoher Arbeitsgeschwindigkeit in CMOS-Technik angegeben, wobei das Ausgangsübertrags-Ausgangssignal des vollen Addierers durch folgenden Ausdruck bestimmt ist. '.

⁰OUT ⁼ <^Ai ®^Bi> ^ci ^{+ A}i ^Bi ⁽³⁾ :

Es folgt hieraus, daß die apparative Verwirklichung des Ausganges für das Ausgangsübertrags-Ausgangssignal gemäß Gleichung (2) wesentlich verschieden von der Verwirklichung des Augangs- _; Übertragssignalausdruckes entsprechend Gleichung (3) ist.

Bevor mit einer detaillierten Beschreibung der Wirkungsweise der binären CMOS-Differenzbildungszelle 10 fortgefahren wird, sei festgestellt, daß das Gerät teilweise aus Übertragungsgattern aufgebaut ist, was eine Verbindungsweise von MOS-Transistoren darstellt, welche in einer CMOS-Logikschaltung , einzigartig ist. Im allgemeinen ist das Übertragungsgatter in der Weise wirksam, daß es das Signal an seinem Eingangsanschluß zum Ausgangsanschluß durchläßt, wenn der n-Kanalanschluß den _f logischen Wert 1 annimmt und der p-Kanalanschluß den logischen i Wert 0 annimmt. Wenn umgekehrt der n-Kanalanschluß den logi- : sehen Wert Null und der p-Kanalanschluß den logischen Wert Eins¹ annimmt, so befindet sich das Übertragungsgatter im Ausschaltzustand und es findet keine Signaldurchleitung durch das Schalt- ^! gerät statt.

Die Inverter Ii und I₂ sind zusammen mit den Übertragungsgattern T"l und T₂ als EXCLÜSIV-ODER-Schaltelement wirksam, welches einen Ausgang der Gestalt A^ + B^ liefert, welcher nachfolgend als das P-Signal bezeichnet wird. Der Inverter Ig liefert dann das EXCLUSIV-WEDER-Ausgangssignal entsprechend dem Ausdruck Ä"j_" + B^, welches nachfolgend als das P-Signal bezeichnet wird. Die Signale P und Ψ dienen ihrerseits zur Steuerung der überi tragungsgatter Tg, T^ und T₅. Man erkennt, daß die übertragungs- ; gatter Tg und T^ zusammen mit dem Inverter 4 insgesamt ein EXCLUSIV-ODER-Schaltelement darstellen, welches das Ausgangsdifferenzsignal D^ bildet. Wenn also das P-Signal eine logische JO ist, wodurch angezeigt wird, daß die Eingangssignale A^ und , B^ gleich waren, also beide entweder eine 0 oder 1 waren, so ist das Übertragungsgatter T^ gesperrt, das Übertragungsgatter Tg ist eingeschaltet und das Eingangsübertragssignal X^ ist das Ausgangsdifferenzsignal D^. Wenn andererseits das P-Signal den logischen Wert Eins hat, wodurch angezeigt wird, daß die Eingangssignale A^ und B^ ungleich sind, so ist das Übertragungsgatter Tg gesperrt, das Übertragungsgatter T^ ist eingeschaltet und das Eingangsübertragssignal ist nach Invertierung in den Inverter I^ das Ausgangsdifferenzsignal D^.

Das Ausgangsübertragungssignal X^₊, wird durch das Übertragungsgatter T₅, die p-Kanal-Feldeffekttransistoren Pl und P2 und die n-Kanal-Feldeffekttransistoren N3 und N4 gebildet. Der p-Kanal-Feldeffekttransistor Pl und der n-Kanal-Feldeffekttransistor N4 werden beide durch das Eingangssignal A^ geschaltet, während der p-Kanal-Feldeffekttransistor P2 und der n-Kanal-Feldef fekttransistor N3 durch das invertierte B.--Ein-

^± j

gangssignal, nämlich Β_Ί· geschaltet werden, das vom Ausgang j des Inverters I₂ bezogen wird. Die p-Kanal-Feldeffekttransistoren Pl und P2 erzeugen das Ausgangsübertragssignal, wenn die Eingangssignale A^ und B^ sich auf dem logischen Wert 0 bzw. 1 befinden. Wenn also das logische Eingangssignal A^ den Wert 0 hat, wird der n-Kanal-Feldeffekttransistor N4 ausgeschaltet und der p-Kanal-Feldeffekttransistor wird einge-

•3-

schaltet. Hat das Eingangssignal Bj^ den logischen Wert 1, so wird der Inverter I₂ wirksam und liefert ein logisches Signal des Wertes 0 an die Steueranschlüsse der Feldeffekttransistoren N3 und P2, so daß diese Schaltgeräte ausgeschaltet bzw. eingeschaltet werden. Wenn die p-Kanal-Feldeffekttransistoren Pl und P2 eingeschaltet und die n-Kanal-Feldeffekttransistoren N3 und N4 ausgeschaltet sind, so erscheint ein Ausgangsübertragssignal X-^₊I mit dem logischen Wert 1. Aus Vorhergehendem entnimmt man, daß die n-Kanal-Feldeffekttransistoren N3 und N4 die Wirkung haben, das Ausgangsübertragssignal zu beseitigen (d. h. eine logische 0 als das Ausgangsübertragssignal Xi₊₁ zu liefern), wenn die Eingangssignale A^ und B^ die logischen Werte 1 bzw. 0 haben.

Wenn schließlich die Eingangssignale A^ und B^ beide entweder den logischen Wert 0 oder den logischen Wert 1 haben, sind weder die p-Kanal-Feldeffekttransistoren Pl und P2 noch die n-Kanal-Feldeffekttransistoren N3 und N4 beide gleichzeitig ,eingeschaltet oder ausgeschaltet und daher wird das Eingangs-Übertragssignal X₁ über das übertragungsgatter T₅ als Ausgangsübertragssignal X^₊I weitergegeben.

Aus der Wahrheitstabelle gemäß der zuvor angegebenen Tabelle

sowie aus der obigen Erläuterung der Wirkungsweise der binären j

Differenzbildungszelle 10 in CMOS-Technik erkennt man nun, daß j

dann, wenn die Eingangssignale Ai und Bi jeweils die Bits des Minuenden und des Subtrahenden darstellen und wenn Ai = 0 und

Bi = 1 gilt, ein Ausgangsübertragssignal Xi₊₁ zu den Bits der ;

nächsthöheren numerischen Wertigkeit hinzukommt. Beim Subtra- ,

hieren mehrstelliger Zahlen ist daher jeweils das Übertrags- j

bit X^ von der unmittelbar vorhergehenden Stufe mit zu berück- '

sichtigen. ;

Es sei nun Figur 2 näher betrachtet. Die beschriebene binäre ! Differenzbildungszelle 10 in CMOS-Technik kann N-fach wieder- | holt in Kaskade geschaltet werden, wie in Figur 2 dargestellt

0875

ist, um einen N-Bit-Subtrahierer 20 aufzubauen. Es sei bemerkt, daß der N-Bit-Subtrahierer 20 die Subtraktion von zwei N-stelli- < gen Zahlen mit insgesamt N Stufen oder Zellen durchführen kann, i im Unterschied zu der sogenannten Zweierkomplementarithmetik, j bei der N + 1 Stufen erforderlich sind, deren zusätzliche Stufe ^! das Vorzeichen Bit liefert. Vorliegend ist die Vorzeichenbitinformation durch das Ausgangsübertragssignal der N-ten gegeben. ; Um die Wirkungsweise des N-Bit-Subtrahierers 20 zu verdeut- ; liehen, sei der Fall betrachtet, bei dem der Minuend A Sieben ι sei, der Subtrahend B Fünf sei und das niedrigstwertige Ein-I gangsübertragssignal X₀ auf Null gestellt ist. Der Minuend A i ist das vierstellige Zahlwort (Olli) und der Subtrahend B ist I ein vierstelliges Zahlwort (0101). Aus Tabelle 1 erkennt man, daß D = (0010) und X_Nn ⁼ °' ^was bedeutet, daß die Differenz i Zwei ist und daß man kein Ausgangsübertragssignal erhält. Wenn j andererseits der Minuend A Fünf wäre (0101) und der Subtrahend B wäre Sieben (Olli) und das niederigstwertige Eingangsübertragssignal Xq wäre auf Null gestellt, dann ergibt sich aus : Tabelle 1 die Differenz D = 1110 und das Ausgangsübertragssignal Xjg₊i = If was als die Aussage interpretiert werden kann, daß die Differenz negativ ist. Wenn dies der Fall ist, so erkennt man, daß die Differenz D = 1110 tatsächlich das söge- ;

nannte Zweierkomplement von -2 ist. ι

Claims

Patentansprüche *

1. Subtrahierer in komplementärer Metalloxid-Halbleitertechnik
mit einer Anzahl von N Stufen in Kaskade geschalteter binärer
Addierer zur Durchführung von Subtraktionen unter Verwendung
der Zweierkomplementarithmetik bei der Differenzbildung zwischen zwei N-stelligen binären Zahlen, wobei mit den niedrigstwertigen Bits der beiden Binärzahlen begonnen wird und jede
Stufe die jeweiligen Eingangsbits A^ und B^ sowie ein Eingangsübertragssignal X^ aufzunehmen vermag und das Differenzsignal D^ sowie ein Ausgangsübertragssignal X^₊₁ abgibt,
dadurch gekennzeichnet, daß jede der N Stufen folgende Merkmale enthält:

a) eine erste EXCLUSIV-ODER-Schaltung (I₁, I₂,
T₁, T₂), welche die Eingangsbitsignale A^
und B^ aufnimmt und ein Signal erzeugt,
welches durch den Bool'sehen Ausdruck

A j

zu beschreiben ist, wobei die EXCLUSIV-ODER- |

Schaltung einen ersten (I₁) und einen zweiten

Inverter (I₂) enthält, denen jeweils die ι

Eingangsbitsignale A^ und Bj_ zuführbar sind

und welche als Ausgangssignale die Signale j

A^ und B^ abgeben;

b) einen dritten Inverter (I₃)/ der vom Ausgang j der ersten EXCLUSIV-ODER-Schaltung beauf- I schlagt ist, um das Ausgangssignal eines ι EXCLUSIV-WEDER-Schaltungsteiles zu erzeugen, I wobei dieses Signal durch den Bool'sehen \ Ausdruck A^ © B^ beschreibbar ist;

c) eine zweite EXCLUSIV-ODER-Schaltung (I₄, T₃,
T₄), welche das Ausgangssignal der ersten
EXCLUSIV-ODER-Schaltung, das Ausgangssignal
des dritten Inverters und das Eingangsüber-

— T —

tragssignal X₁ aufnimmt und das Differenzsignal D₁ abgibt und

d) eine Schaltung (T₅, Pl, P2, N3, N4), welcher das Eingangsübertragssignal X₁, die Ausgangssignale des ersten EXCLUSIV-ODER-Schaltungsteiles, des dritten Inverters, das Eingangsbitsignal A₁, und das Ausgangssignal B₁ des zweiten Inverters zuführbar sind, um ein Ausgangsübertragssignal zu erzeugen, welches durch den Bool¹sehen Ausdruck f{A_i φ B₁) X₁ + A₁B₁T beschreibbar ist.

2. Subtrahierer nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung zur Erzeugung des Ausgangsübertragssignales folgende Bestandteile aufweist:

a) ein Paar von p-Kanal-Feldeffekttransistoren (Pl, P2) und ein Paar von n-Kanal-Feldeffekttransistoren (N3, N4), welche in Serie zwischen eine Spannungsquelle und Erde geschaltet sind und welche durch das Eingangsbitsignal A₁ sowie das Ausgangssignal IU₁ des zweiten Inverters steuerbar sind, um das Ausgangsübertragssignal X₁₊^ abzugeben, wenn der logische Wert der Eingangsbitsignale A₁ und B₁ unterschiedlich ist, wobei das Paar der p-Kanal-Feldeffekttransistoren leitet, wenn A₁ = 0 und B₁ = 1, so daß das Ausgangsübertragssignal X^+i = 1 erhalten wird, während das Paar n-Kanal-Feldef fekttransistoren leitet, wenn das Eingangsbitsignal A₁ = 1 und das Eingangsbitsignal B₁ = 0, um das Ausgangsübertragssignal X₁₊^ = zu erzeugen und

b) ein Übertragungsgatter (Tg)/ welches vom j

Ausgang der ersten EXCLUSIV-ODER-Schaltung ^!

und vom Ausgang des dritten Inverters J

steuerbar ist und vom Eingangsübertrags- '

signal X^ beaufschlagt ist, um letzteres als \

Ausgangsübertragssignal abzugeben, wenn die ; Eingangsbitsignale A^ und B^ gleich sind.