JPS61229122A - ２進減算器 - Google Patents
２進減算器Info
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- JPS61229122A JPS61229122A JP61075398A JP7539886A JPS61229122A JP S61229122 A JPS61229122 A JP S61229122A JP 61075398 A JP61075398 A JP 61075398A JP 7539886 A JP7539886 A JP 7539886A JP S61229122 A JPS61229122 A JP S61229122A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、一般には半導体チップ上に形成されるＣＭＯ
Ｓ大規模集積（ＶＬＳＩ）回路に関し、更に詳細には０
ＭＯ８２進減算セルに関する０（背景技術） ２つの２進数の減算（Ａ−Ｂ）を行う最も一般的方法は
、減数（Ｂ）を反転しそれを２進加算器で被減数（Ａ）
に加え、キャリイ・イン入力は論理レベル１に設定する
ものである。処理される２進数がＮビットの数（ここで
、「Ｎ」は１よりも大きい整数である）であるとき、Ｎ
＋１個のインバータ及び２進加算器段が必要になる。各
インバータ段は半導体チップ上の空間を使用し、電力を
消費し、そして動作を遅延させる。更に、減算が実行さ
れているとき、キャリイ・イン入力が論理レベル１にあ
ることを保証するために、各２進加算器段の設計が複雑
になる。そして、２の補数演算を利用して２つのＮビッ
ト数の減算をし、差の符号情報を供給するのにＮ＋１個
の２進加算器段が必要になる。
Ｓ大規模集積（ＶＬＳＩ）回路に関し、更に詳細には０
ＭＯ８２進減算セルに関する０（背景技術） ２つの２進数の減算（Ａ−Ｂ）を行う最も一般的方法は
、減数（Ｂ）を反転しそれを２進加算器で被減数（Ａ）
に加え、キャリイ・イン入力は論理レベル１に設定する
ものである。処理される２進数がＮビットの数（ここで
、「Ｎ」は１よりも大きい整数である）であるとき、Ｎ
＋１個のインバータ及び２進加算器段が必要になる。各
インバータ段は半導体チップ上の空間を使用し、電力を
消費し、そして動作を遅延させる。更に、減算が実行さ
れているとき、キャリイ・イン入力が論理レベル１にあ
ることを保証するために、各２進加算器段の設計が複雑
になる。そして、２の補数演算を利用して２つのＮビッ
ト数の減算をし、差の符号情報を供給するのにＮ＋１個
の２進加算器段が必要になる。
（目 的）
前述の背景技術に鑑み、本発明の第１の目的は、付加段
が符号ビットを処理する必要のないＣＭＯＳｚ進減算（
差）セルを提供することである。
が符号ビットを処理する必要のないＣＭＯＳｚ進減算（
差）セルを提供することである。
本発明の他の目的は、２つの２進数の減算速度を上昇さ
せた０ＭＯ８２進差セルを提供することである。
せた０ＭＯ８２進差セルを提供することである。
（発明の概要）
本発明の前記目的及び他の目的は、Ｎ攻城算器によって
達成され、その各段は差（Ａ−Ｂ）を表わす出力を２の
補数の形式で発生する０ＭＯ８２進セルで、Ａ及びＢは
処理される２つの２進数の対応するビットの夫々被減数
及び減数である。各２進セルは、３つの入力Ａｉ 、ｆ
３ｉ及びＸｉ（ここでＡｉ及びＢ＜は２つの２進ビツト
でＸｉはボロウ入力信号である）を受けて動作して、差
出力Ｄ＜及びボロウ出力Ｘｉ＋１を供給し、Ｎ個のセル
が組合されるときＮビット減算器を形成する。
達成され、その各段は差（Ａ−Ｂ）を表わす出力を２の
補数の形式で発生する０ＭＯ８２進セルで、Ａ及びＢは
処理される２つの２進数の対応するビットの夫々被減数
及び減数である。各２進セルは、３つの入力Ａｉ 、ｆ
３ｉ及びＸｉ（ここでＡｉ及びＢ＜は２つの２進ビツト
でＸｉはボロウ入力信号である）を受けて動作して、差
出力Ｄ＜及びボロウ出力Ｘｉ＋１を供給し、Ｎ個のセル
が組合されるときＮビット減算器を形成する。
（実施例の説明）
本発明を以下実施例に従って詳細に説明する。
第１図を参照すると、本発明による０ＭＯ３２進差セル
１０が示され、該セルはｈｉ、Ｂｉ及びＸｉ入力信号を
受け、差Ｄｉ及びボロウ拳アウトｘｉ＋ｔ 出力信号を
供給する。２進差セル１０の真理値表を表１に示す。
１０が示され、該セルはｈｉ、Ｂｉ及びＸｉ入力信号を
受け、差Ｄｉ及びボロウ拳アウトｘｉ＋ｔ 出力信号を
供給する。２進差セル１０の真理値表を表１に示す。
表 １
表１の真理値表から２進差セル１０の差出力Ｄｉは次の
プール式によって記述することができることは画業者に
は明らかである。
プール式によって記述することができることは画業者に
は明らかである。
Ｄｉ＝Ａｉ（９Ｂｉ■ｘｉ （１）２進差セ
ルｌＯのポロウ・アウト出力Ｘｉ＋ｔは次のように表わ
すことができる。
ルｌＯのポロウ・アウト出力Ｘｉ＋ｔは次のように表わ
すことができる。
式（１）のポロウ・イン人力Ｘｉをキャリイ・イン入力
Ｃ４で置換すると、式（１）はＡｉ 、 Ｂｉ及びＣｉ
の勅を示すことになる。しかし、式（２）によって表わ
されるボロウ・アウト環Ｘｉ＋１は、全加算器のキャリ
イ・アウト出力ＣＯＵＴを表わす式と実質上具なる。本
願と同一の出願人に譲渡され、昭和６０年９月１０日に
出願された特願昭６０−２００４１５号「全訓算器回路
」には、高速ＣＭＯＳ全加算器が開示され、その全加算
器のキャリイ・アウト出力ＣＯＵＴは次の様に表わされ
る０ ＣｏｏＴ＝（ＡｉｅＢｉ）Ｃｉ＋ＡｉＢｉ （３）
従って、式（２）によって表わされるボロウ拳アウト出
力の遂行は式（３）によって表わされるキャリイ・アウ
ト出力の遂行とは本質的に異なる。
Ｃ４で置換すると、式（１）はＡｉ 、 Ｂｉ及びＣｉ
の勅を示すことになる。しかし、式（２）によって表わ
されるボロウ・アウト環Ｘｉ＋１は、全加算器のキャリ
イ・アウト出力ＣＯＵＴを表わす式と実質上具なる。本
願と同一の出願人に譲渡され、昭和６０年９月１０日に
出願された特願昭６０−２００４１５号「全訓算器回路
」には、高速ＣＭＯＳ全加算器が開示され、その全加算
器のキャリイ・アウト出力ＣＯＵＴは次の様に表わされ
る０ ＣｏｏＴ＝（ＡｉｅＢｉ）Ｃｉ＋ＡｉＢｉ （３）
従って、式（２）によって表わされるボロウ拳アウト出
力の遂行は式（３）によって表わされるキャリイ・アウ
ト出力の遂行とは本質的に異なる。
０ＭＯ８２進差セル１０の動作の詳細を述べる前に、そ
のセルの一部は、０ＭＯ８論理に独特のＭＯＳ）ランジ
スタの接続態様を表わすトランスミッション・ゲートか
ら組立てられることが注目される。一般に、トランスミ
ッション・ゲートは、ｎチャンネル端子が論理レベル１
でｐチャンネル端子が論理レベルＯのとき、入力端子の
信号を出力端子に通過させる。それとは逆に、？Ｌチャ
ンネル端子が論理レベルＯでｐチャンネル端子が論理レ
ベル１のとキ、トランスミッション・ゲートはＯＦＦ状
態にされ信号は伝達されない０インバータＩｆ及び■２
は、トランスミッション・ゲー）Ｔｔ及びＴ２と共に１
排他的ＯＲゲートを形成し、以後Ｐ信号と称すＡｉ■Ｂ
ｉ出力を供給する。インバータエ３は、以後Ｐ信号と称
す排他的ＮＯＲ出力Ａｉ６９Ｂｉを供給する。そのＰ及
びＰ信号はトランスミッション・ゲートＴ３゜Ｔ４及び
Ｔ５を制御するのに使用される。トランスミッション脅
ゲートＴ３及びＴ４は、インバータエ４と共に差出力Ｄ
＜を発生する排他的ＯＲゲートを形成することが理解さ
れる。こうして、Ｐ信号が論理レベルＯであるとき（Ａ
ｓ及びＢ＜入力が同一、即ち、論理レベルＯ又は１であ
ることヲ示ス）、トランスミッション・ゲートＴ４はＯ
ＦＦで、トランスミッション・ゲートＴ３はＯＮとなり
、ポロウ・イン人力Ｘｉは差出力Ｄｆｆｌとなる。それ
とは逆に、Ｐ信号が論理レベル１（Ａｉ及びＢｚ大入力
異なることを示す）のとき、トランスミッション・ゲー
トＴ３はＯＦＦ、）ランスミッション・ゲートＴ４はＯ
Ｎとなり、ポロウ拳イン信号はインバータエ４で反転さ
れた後差出力ＩＯとなる。
のセルの一部は、０ＭＯ８論理に独特のＭＯＳ）ランジ
スタの接続態様を表わすトランスミッション・ゲートか
ら組立てられることが注目される。一般に、トランスミ
ッション・ゲートは、ｎチャンネル端子が論理レベル１
でｐチャンネル端子が論理レベルＯのとき、入力端子の
信号を出力端子に通過させる。それとは逆に、？Ｌチャ
ンネル端子が論理レベルＯでｐチャンネル端子が論理レ
ベル１のとキ、トランスミッション・ゲートはＯＦＦ状
態にされ信号は伝達されない０インバータＩｆ及び■２
は、トランスミッション・ゲー）Ｔｔ及びＴ２と共に１
排他的ＯＲゲートを形成し、以後Ｐ信号と称すＡｉ■Ｂ
ｉ出力を供給する。インバータエ３は、以後Ｐ信号と称
す排他的ＮＯＲ出力Ａｉ６９Ｂｉを供給する。そのＰ及
びＰ信号はトランスミッション・ゲートＴ３゜Ｔ４及び
Ｔ５を制御するのに使用される。トランスミッション脅
ゲートＴ３及びＴ４は、インバータエ４と共に差出力Ｄ
＜を発生する排他的ＯＲゲートを形成することが理解さ
れる。こうして、Ｐ信号が論理レベルＯであるとき（Ａ
ｓ及びＢ＜入力が同一、即ち、論理レベルＯ又は１であ
ることヲ示ス）、トランスミッション・ゲートＴ４はＯ
ＦＦで、トランスミッション・ゲートＴ３はＯＮとなり
、ポロウ・イン人力Ｘｉは差出力Ｄｆｆｌとなる。それ
とは逆に、Ｐ信号が論理レベル１（Ａｉ及びＢｚ大入力
異なることを示す）のとき、トランスミッション・ゲー
トＴ３はＯＦＦ、）ランスミッション・ゲートＴ４はＯ
Ｎとなり、ポロウ拳イン信号はインバータエ４で反転さ
れた後差出力ＩＯとなる。
ボロウ・アウト出力Ｘｉ＋１は、トランスミッション・
ゲートＴ５、ｐチャンネル電界効果トランジスタ（ＦＥ
Ｔ）ＰＩ及びＰ２、ｎチャンネルＦＥＴＮ３及びＮ４に
よって形成される。ｐチャンネ＃ＦＥＴ Ｐｌ及びｎチ
ャンネルＦＥＴ Ｎ４は、Ａｉ大入力よってゲートされ
、ｐチャンネルＦＥＴＰ２及びｎチャンネルＦＥＴＮ３
はインバータエ２の出力即ちＢｉ大入力反転Ｂｉによっ
てゲートされる。Ａｉ及びＢｉ大入力夫々論理レベルＯ
及び１のとき、ｐチャンネルＦＥＴＰＩ及びＰ２はボロ
ウ出力を発生する。こうして、Ａｉが論理レベルＯで、
ｎチャンネルＦＥＴＮ４がＯＦＦにゲートされ、ｐチャ
ンネルＦＥＴＰＩがＯＮにゲートされ、そしてｆ３ｉが
論理レベル１のとき、インバータエ２はｎチャンネルＦ
ＥＴＮ３及びｐチャンネルＦＥＴＰ２のゲート端子に論
理レベル０を供給して夫々ＯＦＦ及びＯＮにする。ｐチ
ャンネルＦＥＴ Ｐｌ及びＰ２がＯＮでｎチャンネルＦ
ＥＴＮ３及びＮ４がＯＦＦのとき、論理レベル１がポロ
ウ・アウト出力Ｘｊ＋ｔ として与えられる。従って、
ｎチャンネルＦＥＴＮ３及びＮ４は、Ａｉ及びＢｉ大入
力夫々論理レベル１及びＯのとき、ボロウ・アウト出力
を阻止（即ち、論理レベルＯをボロウ・アウト出力Ｘｉ
＋１ として供給）することが理解される。
ゲートＴ５、ｐチャンネル電界効果トランジスタ（ＦＥ
Ｔ）ＰＩ及びＰ２、ｎチャンネルＦＥＴＮ３及びＮ４に
よって形成される。ｐチャンネ＃ＦＥＴ Ｐｌ及びｎチ
ャンネルＦＥＴ Ｎ４は、Ａｉ大入力よってゲートされ
、ｐチャンネルＦＥＴＰ２及びｎチャンネルＦＥＴＮ３
はインバータエ２の出力即ちＢｉ大入力反転Ｂｉによっ
てゲートされる。Ａｉ及びＢｉ大入力夫々論理レベルＯ
及び１のとき、ｐチャンネルＦＥＴＰＩ及びＰ２はボロ
ウ出力を発生する。こうして、Ａｉが論理レベルＯで、
ｎチャンネルＦＥＴＮ４がＯＦＦにゲートされ、ｐチャ
ンネルＦＥＴＰＩがＯＮにゲートされ、そしてｆ３ｉが
論理レベル１のとき、インバータエ２はｎチャンネルＦ
ＥＴＮ３及びｐチャンネルＦＥＴＰ２のゲート端子に論
理レベル０を供給して夫々ＯＦＦ及びＯＮにする。ｐチ
ャンネルＦＥＴ Ｐｌ及びＰ２がＯＮでｎチャンネルＦ
ＥＴＮ３及びＮ４がＯＦＦのとき、論理レベル１がポロ
ウ・アウト出力Ｘｊ＋ｔ として与えられる。従って、
ｎチャンネルＦＥＴＮ３及びＮ４は、Ａｉ及びＢｉ大入
力夫々論理レベル１及びＯのとき、ボロウ・アウト出力
を阻止（即ち、論理レベルＯをボロウ・アウト出力Ｘｉ
＋１ として供給）することが理解される。
最後に、Ａｉ及びｆ３ｉＡｉが共に論理レベルＯ又は１
のとき、ｐチャンネルＦＥＴＰＩ及びＰ２とｎチャンネ
ルＦＥＴＮ３及びＮ４とは共に同時にＯＮ又はＯＦＦと
なり、それによってボロウ・イン人力Ｘｉがトランスミ
ッション・ゲートＴ５を介してボロウ・アウト出力Ｘｉ
＋１として与えられる。
のとき、ｐチャンネルＦＥＴＰＩ及びＰ２とｎチャンネ
ルＦＥＴＮ３及びＮ４とは共に同時にＯＮ又はＯＦＦと
なり、それによってボロウ・イン人力Ｘｉがトランスミ
ッション・ゲートＴ５を介してボロウ・アウト出力Ｘｉ
＋１として与えられる。
表１に示される真理値表及び０ＭＯ８２進差セル１０の
動作の前記記載から、Ａｉ及びＢｉが夫夫被減数及び減
数であり、Ａｉ＝０．Ｂｉ＝１であるとき、次に高位の
ビットに対するボロウ・アウトＸｉ＋１が生じることは
当業者には明らかである。故に、マルチビット数の減算
において、直ぐ前の段からのポロウ・アウトＸｉを考慮
しなければならない。
動作の前記記載から、Ａｉ及びＢｉが夫夫被減数及び減
数であり、Ａｉ＝０．Ｂｉ＝１であるとき、次に高位の
ビットに対するボロウ・アウトＸｉ＋１が生じることは
当業者には明らかである。故に、マルチビット数の減算
において、直ぐ前の段からのポロウ・アウトＸｉを考慮
しなければならない。
ここで第２図を参照すると、ＣＭＯＳ’２進差セル１０
が８回カスケード（反復）接続されてＮビット減算器２
０を形成することができることが示される。ここで、Ｎ
ビット減算器２０は、符号ビットを供給するための付加
段を加えてＮ＋１段が必要になる２の補数演算と異なり
、合計Ｎ段（セル）で２つのＮビット数の減算が達成さ
れることが注目される。符号ビット情報はＮ番目の段の
ボロウ・アウト出力によって供給される。Ｎビット加算
器２０の動作を例示するため、被減数Ａが７、減数Ｂが
５、そして最下位のポロウ・インＸｏが０にセットされ
ている場合を考える。被減数Ａは４ビツト・ワード（０
１１１、）で減数Ｂは４ビツト・ワード（０１０１）で
表わされる。表１から、ｐ＝（００１０）でＸＮ＋１＝
Ｏとなり、これは差が２でボロウ・アウト出力はないこ
とを意味する。
が８回カスケード（反復）接続されてＮビット減算器２
０を形成することができることが示される。ここで、Ｎ
ビット減算器２０は、符号ビットを供給するための付加
段を加えてＮ＋１段が必要になる２の補数演算と異なり
、合計Ｎ段（セル）で２つのＮビット数の減算が達成さ
れることが注目される。符号ビット情報はＮ番目の段の
ボロウ・アウト出力によって供給される。Ｎビット加算
器２０の動作を例示するため、被減数Ａが７、減数Ｂが
５、そして最下位のポロウ・インＸｏが０にセットされ
ている場合を考える。被減数Ａは４ビツト・ワード（０
１１１、）で減数Ｂは４ビツト・ワード（０１０１）で
表わされる。表１から、ｐ＝（００１０）でＸＮ＋１＝
Ｏとなり、これは差が２でボロウ・アウト出力はないこ
とを意味する。
それに対し、もし被減数Ａが５ （０１０１） で減
数Ｂが７（０１１１）であり、最下位ボロウ・インＸｏ
がＯにセットされていると、そのときは、表１から、差
Ｄ＝１１１０でボロウ・アウト出力ＸＮ＋ｌ：１となり
、差が負であることを示す。その場合、差Ｄ＝１１１０
は−２の２の補数である。
数Ｂが７（０１１１）であり、最下位ボロウ・インＸｏ
がＯにセットされていると、そのときは、表１から、差
Ｄ＝１１１０でボロウ・アウト出力ＸＮ＋ｌ：１となり
、差が負であることを示す。その場合、差Ｄ＝１１１０
は−２の２の補数である。
以上、本発明を実施例に従って説明したが、本発明の範
囲内で多くの変更が可能であることは当業者には明らか
である。
囲内で多くの変更が可能であることは当業者には明らか
である。
第１図は本発明によるＣＭＯＳ２進差セルの回路図であ
り、第２図は第１図の２進差セルをＮ個結合してＮビッ
ト減算器を形成し得ることを示す図である。 特許出願人 レイセオン・カンパニー（外５名）
り、第２図は第１図の２進差セルをＮ個結合してＮビッ
ト減算器を形成し得ることを示す図である。 特許出願人 レイセオン・カンパニー（外５名）
Claims (2)
- （１）２つのＮビット数の差を計算するディジタル減算
器において、２つのＮビット２進数の最下位ビットから
開始する２の補数演算を利用することにより減算を行う
Ｎ段のカスケード接続された２進加算器であって、各段
が対応するビットＡｉ、Ｂｉ及びキャリイ・イン信号Ｘ
ｉを受けて差信号Ｄｉ及びキャリイ・アウト信号Ｘｉ＋
１を発生するＣＭＯＳ回路で組立てられ、前記各段が （ａ）対応するＡｉ及びＢｉビットに応答して、プール
式Ａｉ■Ｂｉで表わされる信号を発生する第１の排他的
ＯＲゲート、マトリックスであって、夫々＠Ａｉ＠及び
＠Ｂｉ＠ビットに応答してＡｔ及びＢｉ信号を発生する
第１及び第２インバータから成る入力部を含むマトリッ
クスと、 （ｂ）第１の排他的ＯＲゲート・マトリックスの出力に
応答して、プール式＠Ａｉ■Ｂｉ＠で表わされる排他的
ＮＯＲ信号を発生する第３のインバータと、 （ｃ）第１の排他的ＯＲゲート・マトリックス及び第３
インバータの出力とキャリイ・イン信号Ｘｉとに応答し
て、差信号Ｄｉを発生する第２の排他的ＯＲゲート・マ
トリックスと、（ｄ）キャリイ・イン信号Ｘｉ、第１の
排他的ＯＲゲート及び第３インバータの出力、そして第
２インバータの出力＠Ｂｉ＠に応答して、プール式〔（
＠Ａｉ■Ｂｉ＠）Ｘｉ＋＠Ａｉ＠Ｂｉ〕によって表わさ
れるキャリイ・アウト信号を発生するキャリイ・アウト
発生装置と、 から構成される２進減算器。 - （２）前記キャリイ・アウト発生装置が、 （ａ）電源及びグランド間に直列に接続される一対のｐ
チャンネルＦＥＴ及び一対のｎチャンネルＦＥＴであっ
て、ビットＡｉ及び第２インバータの出力＠Ｂｉ＠によ
って制御され、ビットＡｉ、Ｂｉの論理レベルが異なる
ときキャリイ・アウト信号Ｘ＿ｉ＿＋＿１を発生し、Ａ
ｉ＝０及びＢｉ＝１のとき一対のｐチャンネルＦＥＴが
導通してＸ＿ｉ＿＋＿１＝１を発生し、Ａｉ＝１及びＢ
ｉ＝０のとき一対のｎチャンネルＦＥＴが導通してＸ＿
ｉ＿＋＿１＝０を発生する一対のｐチャンネルＦＥＴ及
び一対のｎチャンネルＦＥＴと、 （ｂ）第１の排他的ＯＲゲート・マトリックスの出力及
び第３インバータの出力によって制御され、キャリイ・
イン信号Ｘｉに応答して、Ａｉ＝ＢｉのときＸ＿ｉ＿＋
＿１＝Ｘｉを発生するトランスミッション・ゲートと、 から成る特許請求の範囲第１項記載の２進減算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US718412 | 1985-04-01 | ||
| US06/718,412 US4709346A (en) | 1985-04-01 | 1985-04-01 | CMOS subtractor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229122A true JPS61229122A (ja) | 1986-10-13 |
| JPH0477931B2 JPH0477931B2 (ja) | 1992-12-09 |
Family
ID=24886010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075398A Granted JPS61229122A (ja) | 1985-04-01 | 1986-04-01 | ２進減算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4709346A (ja) |
| JP (1) | JPS61229122A (ja) |
| DE (1) | DE3610875A1 (ja) |
| GB (1) | GB2173328B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235637A (ja) * | 1986-04-04 | 1987-10-15 | Matsushita Electric Ind Co Ltd | 減算セル |
| JPS63118934A (ja) * | 1986-11-07 | 1988-05-23 | Matsushita Electric Ind Co Ltd | 減算セル |
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|---|---|---|---|---|
| JPS63124133A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 全加算回路 |
| FR2612660B1 (fr) * | 1987-03-18 | 1990-10-19 | Hmida Hedi | Dispositif de calcul binaire |
| IT1210765B (it) * | 1987-05-27 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Unita logico aritmetica in tecnologia c mos |
| JPH04283829A (ja) * | 1991-03-13 | 1992-10-08 | Nec Corp | 全加算器 |
| JP2636749B2 (ja) * | 1994-09-08 | 1997-07-30 | 日本電気株式会社 | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
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