DE2017132B2

DE2017132B2 - Binärer Parallel-Addierer

Info

Publication number: DE2017132B2
Application number: DE2017132A
Authority: DE
Inventors: Lawrence George Temple City Calif. Hanson (V.St.A.)
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1969-07-22
Filing date: 1970-04-10
Publication date: 1979-06-07
Also published as: JPS5729738B1; DE2017132C3; BE750435A; DE2017132A1; FR2055238A5; GB1280392A; US3697735A; CA933662A

Description

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Die Erfindung betrifft einen binären Parallel-Addierer mit mehreren Unteraddierern, von denen jeder mit einer vorbestimmten Anzahl von Bitstellen eines ersten und eines· zweiten Summanden-Registers von je 2m tu Bitstellen Größe sowk mit einem Ausgang einer Übertragsschaltung verbunden ist, welche eingangsseitig an die Summa.idenregister angeschlossen ist, und aus mehreren, parallel !-"schaltete logische Verknüpfungsglieder aufwcisende.i .Stufen besteht. s^ri

In der US-Patentschrift 28 79 001 ist ein Binäraddierer beschrieben, der in den Datenverarbeitungsanlagen SEAC und DYSEAC eingesetzt worden ist. Die Bildung des Übertrags geschieht in mehreren Stufen, die durch Phasentaktsignale nacheinander beaufschlagt werden -to und nur eine begrenzte Anzahl von Verknüpfungsgliedern enthalten. In vielen Fällen stehen jedoch Phasentaktimpulse, die Bruchteile ^J~r Taktperiode definieren, nicht zur Verfugung. In der !.!"""-Patentschrift 34 40 412 ist ein Binäraddierer beschrieben, bei dem -n einzelne Dekoderabschnitte zur Bildung des Übertrags für die höheren Bitstellen gleichzeitig mit der Summenbildung verwendet werden. Bei diesem Addierer hängt die Erzeugungszeit für die Übertragsignale von der ßiistelleab, für die der Übertrag zu bilden ist, so duß die ίο zur Summenbildung erforderliche Zeit mit größer werdenden Summanden zunimmt.

In dem Aufsatz High-Speed Arithmetic in Binary Computers, veröffentlicht in den Proceedings of the IRE, 1961, Seite 67-71 ist ein Binäraddierer beschrie- « ben, bei dem der Übertrag in mehreren Stufen gleichzeitig mit der Addition gebildet wird, wob^i innerhalb jeder Stufe die zur Übertragsbildung erforderliche Zeit von der Anzahl der Bitstellen der verwendeten Unleraddierer abhängt. Während dieser Mi Nachteil durch entsprechend kleine Ausbildung der Unteraddierer ausgeglichen werden kann, wird für die Bildung des von Stufe zu Stufe weitergegebenen externen Übertrags insgesamt eine größere Zeit benötigt, so daß die Additionsgeschwindigkeit von der t>5 Bildungszeit des externen Übertragsignals begrenzt wird.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, einen binären Paralleladdierer mit bitstellenunabhängiger Addierzeit zu schaffen, bei dem durch Abkürzen der zur Bildung des externen Übertrags benötigten Zeit diese möglichst weitgehend an die für die Bildung des internen Übertrags in jedem Unteraddierer benötigte Zeit angeglichen ist.

Diese Aufgabe löst ein binärer Parallel-Addierer gemäß Patentanspruch 1. Damit ist die Bildungszeit für den externen Obertrag gleich der für den Durchlauf durch vier Verküpfungsgiieder benötigten Zeit und ist unabhängig von der Anzahl der Bitstellen der Summandenregister. Ferner liegt in jedem Unteraddierer das erforderliche Obertragbit aus den niedrigeren Bitstellen zur gleichen Zeit wie der im Unteraddierer selbst gebildete interne Übertrag vor. Der erfindungsgemäße Addierer arbeitet nur mit logischen Verknüpfungsgliedern ohne speichernde oder verzögernde Baugruppen, so daß sich die größtmögliche Zeitverzögerung zur Bildung der Binärsumme einschließlich des Übertrags für alle Bits auf 12 Nanosekunden beschränkt. Der erfindungsgemäße Addierer kann baukastenartig aufgebaut sein und für je vier Bilstel' ii kann jeweils ein Unleraddierer vorgesehen sein. Die ÜLerfragsschaltung besteht aus drei kaskadenartigen Stufen, von denen die dritte Stufe die Übertragssignale jedem Unteraddierer gleichzeitig zur Verfügung stellt. Die drei Stufen der Übertragsschaltung und die Unteraddierer sind so miteinander verknüpft, daß sich nicht mehr als vier Verknüpfungsglieder in Kaskade zwischen dem Eingang und dem Ausgang der Übertragschaltung ergeben und keine rückstellende Elemente die l'bertragungszeit verzögern. Um ohne Umkehrstufen auszukommen, sind in der Übertragsschuitung zweckmäßig zwei parallel geschaltete Teile vorgesehen, von der eine der logisch wahren und der andere der logisch falschen Schaltungslogik zugeordnet ist.

Ein Ausführungsbeispid der Erfindung wird nachstehend mit Bezug auf die Zeichnungen beschrieben. Es zeigt

Fig. I ein Blockdiagramm des erfindungsgemäßen Addierers mit der dreistufigen Übertragschaltung,

Fig.2 die Schaltung eines spezieilen Kleinstellenaddierirs,

Fig.3 die Schaltung eines Abschnittes der ersten Stufe aus der Übertragschaltung,

Fig.4 die Schaltung eines Abschnittes aus der zweiten Stufe der Übertragschaltung.

F i g. 5 die Schaltung der dritten Stufe der Übertragschaltung,

F i g. 6 die Schaltung eines Unteraddierers, und

Fig. 7 das Blockschaltbild zur Erläuterung der Funktionsweise eines Unteraddierers.

Aus Fig. 1 ist das Saukastenprinzip des erfindungsgemäßen Addierers zu erkennen. Das Eingangsregister 10 nhimt den ersten Summand über die mit A bezeichnen parallelen Eingangsleitungen bei Vorliegen eines Taktimpr.lses CP auf. In einer bevorzugten Ausführungsform der Erfindung bestehen die Operanden aus 48 Bits. Ein ähnliches zweites Eingangsregister 12 speichert die binären Bits des über die parallelen Eingangsleitungen BB aufgenommenen zweiten Summanden. Em einzelnes Flip-Flop 14 speichert die über die Eingatigsleitung Q_n aufgenommene Übertrag-Information. Die Ausgangssignalpegel aus den Registern 10 und 12 sowie dem Übertrag-Flip-Flop 14 werden auf eine Übertrag-Logik 16 und ein Addierwerk 18 gegeben. Das Addierwerk 18 verknüpft den Ausgang der Übertraglogik 16 mit der Information aus den

Registern 10 und 12 und liefert die binäre Summe, die in einem Ausgangsregister 20 gespeichert wird. Das Ausgangsregister 20 gibt die Summe über achtundvierzig Bits auf den Leitungen CCund einen Übertragsausgang auf der Leitung C, ab. Das Addierwerk 18 besteht > aus 12 Unteraddierern 0— 11,die voneinander unabhängig sind. Die Unteraddierer sind gleichartig im Aufbau und nehmen jeweils 4 Bits des ersten Summanden aus dem Eiiigangsregister 10 sowie 4 Bits des zweiten Summanden aus dem Eingangsregister 12 auf. Außer- κι dem empfängt jeder Unteraddierer sein eigenes I iberlragssignal aus dem Ausgang der Übertraglogik 16.

Die Übcrtraglogik 16 umfaßt eine dreistufige Torkaskade, deren Abstufungen als erste, /weite und dritte Stufe bezeichnet werden. Die erste Stufe der ι > Übertragkaskade besteht aus 23 untereinander gleichen Abschnitten, bezeichnet mit 1-23. leder dieser Abschnitte empfängt zwei Bitstellen sowohl vom ersten wie vom /weiten Summanden. Weiterhin enchüii die erste Stufe der Übertragkaskade 16 eine spezielle _>n Anfangsstellenschaltung 22. die auf das Anfangsbit an der kleinsten Stelle des ersten und zweiten Summanden sowie auf den Übertrageingang anspricht und das Bit an der kleinsten Stelle in der Summe im Ausgangsregister 20 setzt. Diese Anfangsstellenschaltung bzw. dieser r> Kleinstcllenaddicrcr 2? gibt Signalpegcl auch in die /weite und dritte Stufe der Übertragkaskade 16.

Nach F i g. 2 umfaßt der Übertragteil des Kleinstellenaddicrers 22 zwei Gnippen von drei UN D-Toren, die mit 24, 26, 28, 30, 32 und 34 bezeichnet sind. Die erste im Gruppe dieser drei Tore stellt eine Wahrheitslogik und die /weite Gruppe dieser drei Tore stellt die doppelte Ialschlogik dar. Die Wahrheitstore 24. 26 unJ 28 nehmen die Kleinstellenbils AA:, sowie ßÄ,, und d;is Kmgangs-Übertragbit C auf und erzeugen ein Aus- ·,-■ gangssignal R 1 no gemäß der Gleichung

R l„, =

HB,,, ■- ι.-1.-1,,, - ββ,,,ι C ,

Entsprechend liefern die Faischheit^ore 30, 32 und 34 em Ausgangssignal entsprechend der Relation

R\„ = AA_n, BB,,, ~ i'ÄA,,, - ßß,„l C_1n

Der Kieinstellenaddierer 22 besitzt weiterhin einen Schaltungsteil, der das Kleinststellenbii der Summe erzeugt und es in das Klcinststellen-Flip-Flop de; Ausgangsregisters 20 einschreibt. Dieser Addierertei umfaßt zwei Paare von UND-Toren 36 und 38, die die Kleinstellenbils der beiden Eingangsregister 10 und Ii empfangen. Die beiden UND-Tore 36 sind mit ihrer Ausgängen zusammengelegt, so daß sie die EXKLU SIV- ODF.R-Funktion A₀-B_n erfüllen. Die Tore 3f liegen in ähnlicher Weise mit ihren Ausgänger zusammen und erfüllen die negierte EXKLUSIV ODER-Funktion A₀ · B₀. Zwei UND-Tore 44 mi /usammengelcgtcn Ausgängen bilden eine FXKI.I) SIV-ODFR-Schaluing. die das Klcinststellenl lip-f lof 48 in dem Ausgangsrcgister 20 auf wahr stellt, l.ii /weites Paar UND-Tore 50 zeigt ebenfalls zusammen liegende Ausgänge und stellt das Flip-Flop 48 zurück Somit bilden die vier Paare von Toren die Summe de beiden Dinär-Eingangsbits. An den Toren 44 und 50 lieg ferner das Inverse des Taktimpiilscs (CP). wodurct eneiciii wild, daß das rii|)-F!u|) 48 /.wi.slI'icm /«<-· Taktimpulsen, wenn die F.ingangsregistcr 10 und Ii ihren Inhalt ändern können, gesetzt oder zurückgeset/ wird.

Die erste Stufe der Übertragkaskade 16 enthiilt /ι dem Kieinstellenaddierer 22 noch 23 untcreinande gleiche Abschnitte, von denen jeder zwei Bits des ersici und des /weiten Summanden aufnimmt, ausgehend \oi den Bits an den kleinsten Stellen. Eine derartigi Schalte .£. für einen Abschnitt m (wobei m eine ganzi Zahl /wischen I und 2i ist) zeigt F i g. 3. Von de positiven und negativen Logik jeder Schaltung ist nu die positive Logik dargestellt, da die Schaltungen für dii wahre und falsche Logik einander entsprechen mit den Unterschied, daß die Eingänge der falschen Logil Komplemente der Eingänge der wahren Logik sine Nach F i g. 3 enthält die Schaltung eine Gruppe von vie WND-Toren 54, 56, 58 und 60. deren Ausgänge an de mit Λ/1,. bezeichneten Leitung liegen. Die Eingänge fü die vier Tore sind mit den Bitstcllen AA2m-\ und AA₂ des im Eingangsrcgister 10 stehenden ersten Summan den und mit den Bitstellen BB^m ι und ßftn des in den Fingangsregister 12 stehenden Summanden verbunder Die gleiche Gruppe von Eingangsbits liegt an eine /weiten Gruppe von drei UND-Toren 62, 64 und 6i deren Ausgänge an der mit R 1_m bezeichneten l.eitunj liegen. Die Schaltung nach F i g. 3 erfüllt folgendi Beziehungen

MX_n = 1.4.4-, - ßß_:„> i-Ll-, . - BB_2n, RX_n = AA_2n, BB_2n, - AA₂,, , β β,

I ür die falsche Losik sielten die entsprechenden Negationen 1,L-I₂,,, - BB₂J.

.V/l,, = (/1/I₂, ->- BB₂JlAA_2n,-, - BB_2n,.,) RA_m = JA_1n-BB_2n - JA_1n... ßB_2m_, CU_2n + BB₂J.

Man bemerke, daß R 1 - und R 1,- wie auch .V/ X_n. und Vfi _ nicht logische Komplemente zueinander darstellen, jede Abteilung der ersten Stufe der Übertraglogik ermöglicht einen Übertrag in die Bitstelle 2m+ 1 und ir. a;e Bestelle 2m— '. wo /πdie Nummer eines bestimmten Abschnittes der erste". .Stui'e bedeutet (m eine ganze Zahl /wischen 1 und 21).

Die zweite Stufe de^r ',benragskaskade 16 besteh = i.:s M Abschriiner! ' -!' (Fig.·). Sie sind in 7.:\c. G-:.;pr>i:ri geeiieder? -dmi.ch h Abschnitte mi: ungerader Nummer und 5 Abschnitte mit gerader Nummei Die schaltungsmäßigc Auslegung jeder dieser Abschnit ^;e ist gleich und besteht aus einem logisch wahren Ante jnd einem entsprechenden logisch falschen Anteil. De ioeische wahre Anteil ist aus F i g. 4 zu entnehmer Danach empfängt der logisch wahre Anteil jede Abschnittes in der zweiten Stufe acht Eingänge, nämlic die Eingänge R 1 und ,V/ 1 aus je vier aufeinanderfolgen den Abschnitten der ersten Stufe der Übenragkaskad( Weiterhin überlappen sich die Eingänge der ungerad

zahligen Abschnitte der zweiten Stufe mit den Eingängen der geradzahligen Abschnitte der zweiten Stufe. So erhält der Abschnitt 2 der zweiten Stufe Eingangssignalc aus den Abschnitten 1-4 der ersten Stufe, während Abschnitt 3 der zweiten Stufe die % Eingänge aus den Abschnitten 3-6 der ersten Stufe aufnimmt.

Gemäß der Darstellung nach F i g. 4 hat ein Abschnitt nder/^veitstufenabschnitte I - 11 die Eingänge R I und MI aus den Erststufenabschnitten mit den Nummern to

Ml_n = AZl_2n · ,Ul_2n , ■ AZI,, , AZl_2n .,

Rl_n = Rl_2n , ■ AZl_2n , ■ ,Ul,„ , AZI_2n + RU_n 2/). 2/1— 1. 2«-2 und 2n-3. Die vier Mi Ausgänge eines erststufigen Abschnittes, die zu einem einzigen Zweistufenabschnitt führen, liegen alle an einem UND-Tor 68, dessen Ausgang M2„ ist. Die vier Ri Eingänge werden der Reihe nach an die vier UND-Tore 70, 72, 74 und 76 gegeben, deren Ausgänge zu einer Ausgangsleitung R2₂ zusammengelegt sind. Die logische Punktion jedes zweistufigen Abschnittes ergibt sich aus folgenden Gleichungen:

M I,

■ AZl_2n 4 Rl₂

wobei /ι die Nummer des Abschnittes in der /weiten Stufe ist und zwischen I und I I einschließlich liegen kann. Für n= I wird noch bemerkt, daß R I_{2n 2} = R X_n wird. Dieser letzte Term wird aus dem Ausgang des rCiciMSiciicmiuuici'ci'S 22 cri'muri'tiMCM, u« fin ucii Tel in Wl_2n.) für n=\ in der zweiten Stufe kein Eingang vorhanden ist, wird dieser Term stets auf 0 gesetzt. Auch für die Tcrme MI_2n.₂ und Ml_2n ι ist in dem Kleinststellenabschnitt I der zweiten Stufe kein Eingang vorhanden. Diese beiden Tenne weiden jedoch stets auf I gesetzt. Der Abschnitt zur falschen Logik ist genau so aufgebaut mit der Ausnahme, daß Hie Terme Ri_n sowie Ml_n dafür_vorgesehenen sind, zwei Ausgangstermc R 2_nund M2„zu erzeugen.

Die dritte Stufe der Übertragkaskade 16 weist zwei Abschnitte auf, nämlich den ungeraden Abschnitt 1 und den g.raden Abschnitt 0. Die schaltungsmäßige Logik dieser beiden Abschnitte ist gleich und aus Fig. 5 zu erkennen. Der Abschnitt I erhält die Ausgänge der ungeradzahligen Abschnitte I —Il aus der zweiten Stufe, der Abschnitt 0 nimmt die Ausgänge der geradzahligen Abschnitte 2- 10 aus der zweiten Stufe sowie die Terme R Io und R X_n aus dem Kleinstellenaddiercr 22 auf. Der Abschnitt 1 der dritten Stufe erzeugt die Liberträge für jeden der ungeradzahligen Unteraddierer 1 — 11 und deren Komplemente, während der Abschnitt 0 die Überträge für alle geradzahligen UnteraddiererO- 10 und deren Komplemente erzeugt.

Gemäß F i g. 5 besteht die logische Schaltung des Abschnittes 0 der dritten Stufe aus sechs Gruppen von UN D-Toren, von denen die oberste Gruppe sechs UND-Tore 78, 80, 82, 84, 86 und 88 mit gemeinsam zusammengelegtem Ausgang aufweist. Die nächste Gruppe umfaßt die fünf UND-Tore 90,92,94, % und 98 mit gemeinsamem Ausgang. Die dritte Gruppe schließlich umgreift vier UND-Tore 100, 102, 104 und 106 mit gemeinsamem Ausgang. Die vierte Gruppe besitzt drei UND-Tore 108, 110 und 112 mit gemeinsamem Ausgang. Die fünfte Gruppe zeigt zwei UND-Tore 114 und 116 mit gemeinsamem Ausgang, während die sechste Gruppe nur aus dem einzelnen UND-Tor 118 besteht. Das Tor 118 empfängt ein Signal R 2_r und erzeugt ein Ausgangssignal Q> wobei pdie Nummer des Abschnittes in der dritten Stufe der Kaskadenlogik 16 ist. und demzufolge 0 oder I sein kann. Es wird noch bemerkt, daß der Term R2₀ aus dem Term Ri₀ des Kleinstellenaddierers 22 abgeleitet ist. Wo der gleiche Term in jeder Gruppe auftritt, ist er in ähnlicher Weise von dem Ausgang R I₀ des Kleinstellenaddierers 22 abgeleitet. Die logische Funktion des Anteiles von höchster Ordnung ergibt sich aus folgender Beziehung

C,._K, = Rl- Ml_n

R2„

Af 2 „

A/2,,.,,, + Rl_n+1 Μ2_Ρ+Λ- Ml

ρ -t-6

Ml

Γ+8

ρ + 8

A/2

ρ + 10

Die nächst niedrigeren Stellenteile der dritten Stufe folgen dem gleichen Aufbau vorstehender Gleichung, wobei jedoch der letzte Term jeder Zeile mit abnehmender Stellenzahl wechselt. Beispielsweise C_p_₈ ist der gleiche Ausdruck wie vorstehende Gleichung nur mit dem Unterschied, daß die Terme /?2_Γ+ιο sowie MIp₊ ίο weggelassen sind.

Jeder Abschnitt der dritten Stufe enthält eine zweite Logik zur Erzeugung der Komplemente zu jedem der Überträge. Da die falsche Logik in gleicher Weise ausgelegt ist wie die wahre Logik, ist sie nicht besonders dargestellt worden.

Es sind insgesamt 12 UnteraddiererO— 11 vorhanden, die untereinander identisch ausgelegt sind. Jeder Unteraddierer setzt ein Flip-Flop im Ausgangsregister 20 in den Zustand 0 oder 1 je nach der binären Summe des entsprechenden Stellenbits am Eingang und des Übertrages aus der Übertragschaltung 16. Gemäß Fig.6 sind die dem Unteraddierer zugeordneten vier Fiip-Fiops des Ausgangsregisters mit 120, i22,124 und 126 bezeichnet. Das kleinststellige Bit C&,_r-y, wobei r AZ 2

j.+8

Ml_n

R2„

der Nummer des Unteraddierers entspricht, und zwischen 0 und 11 einschließlich liegt, wird aus zwei Eingangsbits AA_ir+l und BB*_r+\ abgeleitet. Diese beiden Bits zusammen mit ihren Komplementen aus den Eingangsregistern 10 und 12, die den ersten und zweiten Summanden speichern, werden auf zwei EXKLUSIV-ODER-Schaltungen 128 und 130 gegeben, die jeweils aus zwei UND-Toren mit gemeinsamem Ausgang bestehen. Die Ausgänge der beiden EXKLUSIVODER-Schaltungen 128 und 130 sind zusammengelegt und liegen an dem UND-Tor 132 bzw. 134 zusammen jeweils mit dem invertierten Taktimpuls CP. Das gewährleistet, daß die Ausführung der Summierfunktion zwischen normalen Taktimpulsen stattfindet und nicht während der Zeit, in der die Eingangsregister sich ändern könnten. Ein zweites Paar EXKLUSIV-ODER-Schaltungen 136 und 138 ist vorgesehen zur Ausführung der EXKLUSIV-ODER-Funktion, und zwar in Abhängigkeit von einem Eingangs-Übertragssignal C_n, seinem Komplement C_n und dem Ausgang der EXKLUSIV-ODER-Schaltungen 128 und 130. Der Ausgang der

EXKLUSIV-ODER-Schaltung 136 setzt das Flip-Flop 120 in den Zustand 1, entsprechend dem Ausgangsbit CG_rfi, während der Ausgang der EXKLUSIV-ODER-Schaltung 138 das Flip-Flop 120 injJen Zustand 0 setzt, entsprechend dem Komplement CGr+1. Die zwei Sätze EXKLUSIV-ODER-Schaltungen für die wahre und falsche Logik führen die Funktion eines vollen Addierers für >cht mögliche Kombinationen der drei Eingangsbits AA, BB und Centsprechend der folgenden Wahrheitstabelle aus:

AA 0 I 0 0 I 10 1

U)

BB 0 0 I 0 I 0 1 I

COOOIOIII

Summe CC 0 I I 10 0 0 1

übertrag 0 ü 0 0 i i I ι ,,,

Das Sumnienbit CCV*2 an der zweituntcrstcn stelle wird aus den nächst höherstelligen Bits aus den zwei FJngangsregistern, nämlich /4A»_r+2 und BB_trt2 abgeleitet. Diese Bits werden zusammen mit ihren Komple- >"> menien auf zwei Paare von UND-Toren 140 und 142 gegeben, die zwei EXKLUSIV-ODER-Schaltungen für die wahre und falsche Logik darstellen. Die zwei Ausgänge gelangen durch UND-Tore 144 und 146. an denen das negierte Taktsignal CP liegt, und gehen von j» da weiter zu zwei Paaren von UND-Toren. die wiederum aus zwei EXKLUSIV-ODER Schaltungen 148 und 150 in ähnlicher Weise gebildet sind, wie das bereits oben im Zusammenhang mit dem Bit an der kleinsten Stelle beschrieben wurde. Die Ausgänge der r> EXKLUSIV-ODER-Schaltungen 148 und 150 sind mit den Setz- bzw. Rücksetz-Eingängen des Flip-Flops 122 verbunden und setzen dieses Flip-Flop in einen der beiden Zustände 1 oder 0. Die UND-Tore der EXKLUSIV-ODER-Schaltungen 148 und 150 sprechen auf externe Übertragsignale Gund C_ran. Weiterhin sind alle UND-Tore der EXKLUSIV-ODER-Schaltungen 148 und 150 mit dem Ausgang der EXKLUSIV-ODER-Schaltung 128 des Bits an der niedrigeren Stelle verbunden. Dadurch ist gewährleistet, daß das zweitstel- 4-, lige Bit von den ODER-Toren 148 und 150 nur dann gesetzt werden kann, wenn das eine oder andere der niederstelligeren Bits wahr ist; dadurch wird nämlich angezeigt, daß ein Übertrag von der niederstelligeren Summe gebildet wird, wie das aus den Spalten 6 und 7 -,o der vorstehenden Wahrheitstabelle hervorgeht.

Jede der beiden EXKLUSIV-ODER-Schaltungen 148 und 150 ist von einem Paar EXKLUS'.V-ODER-Schaltungen 152 und 154 überbrückt, das ebenfalls aus je einem Paar von UND-Toren besteht. Die EXKLUSIV-ODER-Schaltung 152 empfängt nicht nur den Ausgang der EXKLUSIV-ODER-Schaltung 140, sondern noch ein internes Übertragsignal aus einem UND-Tor 156, dessen Ausgang wahr ist, wenn die beiden Bits an den untersten Stellen des Unteraddierers wahr sind. In to ähnlicher Weise liefert ein Tor 158 den logisch falschen Term.

Man erkennt, daß beim Erzeugen der Summe der zwei EingangsbUs der zweite Abschnitt des Unteraddierers sowohl ein internes wie auch ein externes Übertragsignal verarbeitet. Das externe Übertragsignal wird natürlich von der Übertragschaltung 16 abgeleitet, während das interne Übertragsignal von den Bits an niedrigeren Stellen innerhalb des Unteraddierers herkommt. Dadurch wird die gleichzeitige Addition der Überträge in allen vier Größenordnungen innerhalb des Unteraddierers möglich. Die interne Überiragsinformation wird über die EXKI.USIV-ODER-Schaltiing 152 für die logisch wahre Schaltung und über die KXKl.USIV-ODEk-Schaltung 154 für logisch falsche Schaltung eingeführt, während das externe Übcrtragsignal über die EXKLUSIV-ODER-Schaltung 148 bzw. 130 für die logisch wahre bzw. falsche Schaltung verarbeite: wird.

Die Arbeitsweise des Unteraddierers kann durch Betrachten der vereinfachten Blockdarstellung gemäß F i g. 7 besser verstanden werden, wobei sich F i g. 7 auf die vierte bzw. höchste Bitstelle bezieht. Weiter ist nur der logisch wahre Anteil der Schaltung dargestellt. Die zwei Eingänge AAa und BBa, liegen an einer EXKLUSIV-ODER-Schaltung 160, die nur dann einen wahren Ausgang liefert, wenn entweder AAa oder BBa im Sinne des ausschließlichen ODER wahr sind. Der Ausgang der EXKLUSIV-ODER-Schaltung 160 ist gleichzeitig ein Eingang für eine EXKLUSIV-ODER-Schaltung 162, deren zweiter Eingang das externe Übertragsignal Cist. Wenn dies der Übertrag ist, der von dem Bit an niederer Stelle vorgetragen ist, w ic das bei bekannten, vortragenden Paralleladdierern der Fall ist, dann würde der Ausgang der EXKLUSIV-ODER-Schaltung 162 die korrekte binäre Summe darstellen. Mit anderen Worten, die EXKLUSIV-ODER-Schaltungen 160 und 162 arbeiten als vollwertige Addierer in Übereinstimmung mit der vorstehenden Wahrheitstabelle. Die soweit beschriebene Schaltung entspricht genau der Schaltung für das Bit an der untersten Stelle des schon beschriebenen Unteraddierers. Jedoch ..efert das externe Übertragsignal C selbst nur einen wahren Übertrag an den Addiererabschnitt an der untersten Stelle und nicht an die Addiererabschnitte an höheren Stellen innerhalb des Unteraddierers. Das externe Übertragsignal C ist in den höheren Stellen des Unteraddierers nur nur dann signifikant, wenn die beiden Eingangsbits zu jeder der unteren Stellen nicht gleich sind. Dies geht aus den Spalten 6 und 7 vorstehender Wahrheitstabelle hervor. Daher ist ein dritter Eingang für die EXKLUSIV-ODER-Schaltung 162 vorgesehen, der nur dann wahr ist, wenn die Bits für jede niedere Ordnung innerhalb des Unteraddierers ungleich sind. Mit anderen Worten, das externe Übertragsignal bestimmt, wenn die Anwesenheit eines Übertrags an der untersten Stelle dazu führt, daß ein Übertrag zu den höheren Stellen des Addierers vorgetragen werden muß Das externe Übertragsignal kann wie folgt formuliert werden:

Externer übertrag = C(A₁ -■■ B₁)[A₂ φ B₂)(A₃ <■ B₃).

Es muß weiterhin Vorsorge dafür getroffen sein, daß 65 gelingt mit einer zweiten EXKLUSIV-ODER-Schaltung

die in den unteren Stellen des gleichen Unteraddierers !64, deren einer Eingang am Ausgang der EXKLUSiV-

erzeugten Überträge auch bei Abwesenheit eines ODER-Schaltung 160 liegt und deren anderer Eingang

externen Übertragssignals verarbeitet werden. Dies ein internes Übertragsignal führt, das von den unteren

Il

Stelle» innerhalb des Unteraddierers abgeleitet wird. Das interne Übertragsignal innerhalb des Unteraddierers wird entsprechend der folgenden Beziehung erzeugt:

Interner übertrag = A₁ ■ R₁[A₂ B₂)[A₃ B₃) t- A₂ ■ B₁(A₃ - B,) + A₃ ■ B₃ .

Man sieht also, daß der interne Übertrag wahr ist, wenn die beiden Bits der nächstunteren Stelle wahr sind oder wenn die beiden Bits der zweituntersten Stelle wahr sind und eines oder das andere Bit der nächstunteren Stelle wahr ist, oder wenn die Bits an der untersten Stelle wahr und das eine oder andere Bit der anderen beiden Stellen wahr sind.

Im Zusammenhang mit Fig. ö wird noch festgestellt, daß der interne Übertrag für die beiden höchsten Stellen des Un'sraddierers die von der ersten Stufe der Kaskadenschaltung 16 abgeleiteten Terme R\ und R\ verarbeitet. Das ist lediglich deshalb vorgesehen, um die Schaltung für den internen Übertrag des Unteraddiereis /u vereinfachen.

Aus vorstehender Beschreibung entnimmt man, daß ein Parallehddicrcr entwickelt wurde, in dem die Überträge für alle Größenordnung gleichzeitig erzeugt werden. Durch Verwendung der jeweils gleichartigen wahren und falschen Logik werden keine Inverter oder andere Elemente benötigt, die in einen Ausgangszustand zurückgestellt werden müßten. Die gesamte logische Schaltung besteht vollständig aus nicht löschenden UND-Toren, wobei die größte Zahl der in Reihenkaskade liegenden Tore auf vier beschränkt bleibt. Da die UND-Tore so ausgelegt werden körnen, daß sie mit Verzögerungszeiten von drei Na,.o!>ekundcn arbeiten, liegt die Gesamtzeit zur Bildung der Summe der 48 Bits umfassenden Operanden bei zwölf Nanosekunden.

Durch Auslegung der Übertraglogik in drei Stufen mit wechselseitigen Überlappungen und Verzweigungen zwischen den Pegeln werden die stark aufgefächerten und pyramidenartig angelegten logischen Schaltungen bekannter Paralleladdierer praktisch weitgehend vermieden. Es wird also ein Paralleladdiercr für Operanden aus 48 Bits besehrieben, bei dem die Übertraginformation gleichzeitig für alle Bitstellen erzeugt wird. Die ausnahmslos aus UND-Toren bestehende Übertraglogik ist in drei Stufen angeordnet. Der Addierer weist ferner voneinander unabhängige Unteraddierer für jeweils 4 Bitstellen auf. Die Übcrtraglogik und die Unteraddicrer sind so verknüpft, daß höchstens vier kaskadenartig hintcreinanderliegcndc Vorstufen zur Erzeugung der Summe an eine.-Bitstclle nötig sind. In allen Stufen ist eine doppelle Logik, nämlich eine wahre und eine falsche Logik verwendet worden. Die zweite und dritte Stufe der Übertraglogik ist in einer sich überschneidenden Schaltung ausgelegt, um deren Aufblähen /u begrenzen.

Hierzu 5 Watt Zeiclinuimen

Claims

Patentansprüche:

1. Binärer Parallel-Addierer mit mehreren Unteraddierern, von denen jeder mit einer vorbestimmten Anzahl von Bitstellen eines ersten und eines zweiten Summanden-Registers von je 2m Bitstellen Größe sowie mit einem Ausgang einer Übertragsschaltung verbunden ist, welche eingangsseitig an die Summandenregister angeschlossen ist, und aus mehreren, parallel geschaltete logische Verknüpfungsglieder aufweisenden Stufen besteht, dadurch ge-

lo kennzeichnet, daß die Übertragschaltung drei hintereinander geschaltete, jeweils aus parallelen Verknüpfungsgliedergruppen bestehende Stufen (Fig.3, 4, 5) aufweist, wobei in jeder Stufe im Signalpfad zwischen Eingang und Ausgang nur ein Verknüpfungsglied liegt; daß die erste Stufe (F i g. 3) aus ra parallelen Verknüpfungsgliedergruppen (54, 56,58,60,62,64,66) besteht, von denen jede mit je zwei benachbarten Bitstellen (AA_2m AA2_m-\, BB_2n,, BEhm-\) der beiden Summandenregister (tO, 12) verbunden ist und zwei Hilfssignale erzeugt, von denen das erste Hilfssignal der Relation

Ml_n, = (AA_2m + BB₂J (AA₂^₁ + ßß_2m-,) und das zweite Hilfssignal der Relation

Rl_n, = AA_2mBB_2m + AA₁

genügt; daß die zweite Stufe (Fig.4) aus n=m/2 parallelen Verknüpfungsgliederabschnitten (68, 70, 72, 74, 76) besteht, deren Eingänge mit je zwei benachbarten Verknüpfungsgliedergruppen der er-, ■ Bß₂„-, - (AA_2n + BB₂J

sten Stufe (Fig.3) verbunden sind und aus den ersten und zweiten Hilfssignalen dritte Hilfssignale nach der Relation

·ΜΙ₂

und vierte Hilfssignale nach der Relation

R2„ =

.., MI_2n + R I₂. _₂ ■ M I₂.., · Ml₂. + RI₂._, · Ml₂. + Rl₁.

bilden, und daß die dritte Stufe (Fig. 5) zwei identische Abschnitte aufweist, von denen ein Abschnitt alle Ausgangssignale von einer ersten Gruppe von Abschnitten der ζ veiten Stufe und der andere Abschnitt alle A'jsgangssignale der restlichen Gruppe von Abschnitten er zweiten Stufe aufnimmt, wobei die Abschnitte in jeder Gruppe der zweiten Stufe keine gemeinsamen Eingänge mit den anderen Abschnitten der gleichen Gruppe haben; und wobei die Abschnitte der dritten Stufe Verknüpfungsglieder zur Erzeugung mehrerer Übertragbits C_p entsprechend folgenden Relationen aufweist:

C₀ = Rl_p

C₀₊₂ = R2_B-M2_B+2 + R2_n+2

C„₊₄ = Rl„ ■ M2_B+2 · M2„₊₄ + R2 „₊₂ · M2_B+4 + R2_B+4

_n+,

= Ä2_DM2„₊₂M2_n+4...M2

_D+,

R2

wobei ρ entweder 0 oder I und q eine geradzahlige ganze Zahl ist und der Index von Cdie Ordnung des Unteraddierers bezeichnet, dem das Übertragbit zugeführt wird.

2. Addierer nach Anspruch 1, dadurch gekennzeichnet, daß jeder Unteraddierer (Fig.6) mit jeweils vier Bitstellen der beiden Summanden-Register (10, 12) verbunden ist; daß in jedem Unteraddierer aus den Bitstellen der beiden Summandenregister und einem Übertragbit (C_p), das aus den niedrigerstelligen Bitstellen der Summandenregister gebildet und der untersten Stelle des Unteraddierers zugeführt ist, der interne Übertrag gebildet wird.

3. Addierer nach Anspruch 2, dadurch gekennzeichnet, daß der interne Übertrag für die beiden

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höchsten Stellen (124, 126) des Unleraddicrcrs mit dem zweiten Hilfssignal gebildet ist.

4. Addierer nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jede Stufe eine Schaltung für logisch wahre sowie eine ergänzende Schaltung für logisch falsche Signale enthält, und daß jeder Unieraddiercr mit einer Leitung für das Übertragbit (C_p) sowie mit einer Leitung für das Binärkomplement (Cp)des Übcriragbits verbunden ist.

5. Addierer nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jeder Unteraddierer für jede mit ihm verbundene Bitstelle aus den Summanden-Registern (10, 12) ein erstes EXKLUSIV-ODER-Glied (128, 130; 140, 142)

aufweist, von dem je ein Eingang mit je einer Bitstelle (AA^h öftrti; AA^_n* BB^_r+2; ■■■) der Summanden-Register verbunden ist, und ein zweites EXKLUSIV-ODER-GIied (136, 138; 148, 150) enthält, von dem ein Eingang Ober ein UND-Glied (132, 134; 144,146) mit einem Ausgang des ersten EXKLUSIV-ODER-Gliedes und ein zweiter Eingang mit dem Ausgang der zugehörigen Gattergruppe der dritten Stufe verbunden ist; und daß zu dem zweiten EXKLUSIV-ODtR-Glied ein drittes EX- in KLUSIV-ODER-GIied (152, 154) zur Verarbeitung des internen Übertrags in dem Unteraddierer parallel geschaltet ist.

6. Addierer nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Obertrag-Schaltung in der ersten Stufe einen zusätzlichen Kleinstellen-Addierer (22) aufweist, der eingangsseitig an die niedrigstwertige Bitstelle der beiden Summanden-Register (10, 12) angeschlossen ist und einen Eingang für einen externen Übertrag aufweist und ausgangsstitig direkt an die niedrigststellige Einstelle des Unteraddierers angeschlossen ist.