DE1549483A1 - Schaltungsanordnung zur Durchfuehrung logischer und arithmetischer Grundoperationen - Google Patents

Description

Schaltungsanordnung zur Durchführung logischer und arithmetishher Grundoperationen. '

Die Erfindung betrifft eine Schaltungsanordnung zur Durchführung logischer und arithmetischer Grundoperationen mit Hilfe von Registern aus bistabilen Kippschaltungen zur Aufnahme von zu verknüpfenden Operanden, Ergebnissen und gegebenenfalls entstehenden Überträgen, wriei die Register aus solchen bistabilen Kippschaltungen bestehen, die an beiden Seiten eine Eingangs-Torschaltungt-Funktion aufweisen oder mit Und- bzw. Oder-Schaltungen miteinander gekoppelt sind und durch anliegende Takteignale, Datensignale und Operationssteuersignale geschalt et werden.

Schaltungaanordnungen zur Durchführung von arithmetischen Grundoperationen wie Addition und Subtraktion Bind bekannt. In "Arithmetic

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Operations in Digital Computers" von R. K. Richards (D. van Nostrand Co., 1955), insbesondere auf den Seiten 106 bis 124 und nach Fig.4-17 sind aus zwei Registern bestehende akkumulierende Rechenwerke bekannt

geworden. Bei diesen akkumulierenden Rechenwerken wird die Summe bzw. Differenz in den Kippstufen gebildet. Hierbei befindet sich der erste Operand bereits im Akkumulator und der zweite wird dazu addiert bzw. davon subtrahiert. Die dabei entstehenden Überträge müssen verzögert oder gespeichert und dem Akkumulator erneut zugeführt werden.

Die Übertragung von den Übertragsspeichern in die Akkumulator-Kippstufen erfolgt über Und-Schaltungen. Die Überträge werden dabei synchron nacheinander verarbeitet. Dies bedingt, daß eine lange Zeit für deren Verarbeitung zur Verfügung stehen muß. Es ist ferner durch diese Veröffentlichung bekannt, daß durch Umschalten der Ausgänge der Akkumulator" Kippstuf en ein derartiger Akkumulator für die Subtraktion verwendet werden kann. In diesem Fall wird ein Übertrag dann weitergegeben, wenn eine Kippstufe von 0 auf L wechselt, anstatt von L auf 0, wie es bei der Addition der Fall ist. Die synchrone Verarbeitung der Überträge hat gewisse Nachteile, die durch die in der DAS 1 190 707 bekannt gewordene Schaltungsanordnung zur asynchronen Verarbeitung der Überträge vermieden werden.

Bei dieser Schaltungsanordnung werden die Kippstufen zur Zwischenspticherung der Dualüberträge über bei Addition und Subtraktion ver-

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schieden gesteuerte UND-Schaltungen durch die bei den Umschaltvorgängen der Akkumulatorkippstufen entstehenden Schaltflanken solange wiederholt eingeschaltet und durch den Synchrontaktimpuls ausgeschaltet, bis diese Dualüberträge in Form von die. Kippstufen des Akkumulators schaltenden Ausschaltflanken der ersten Kippstufe in den Akkumulator übertragen worden sind.

Diese Schaltungsanordnung ist ferner mit einer Korrektureinrichtung ausgestattet, die bei tetradisch verschlüsselten Dezimalzahlen die erforderlichen Korrekturen erledigt. Wie gezeigt wurde, sind die bekannt gewordenen Schaltungen zwar zur Durchführung der arithmetischen Operationen Addition und Subtraktion geeignet, jedoch sind sie nicht zur Durchführung von logischen Operationen, wie Linksverschiebung, Austausch, UND- bzw. ODER-Funktion geeignet. Diese Funktion von logischen Operationen mit von einem akkumulierenden Rechenwerk ausführen zu lassen, ist jedoch bei vielen Rechenanlagen insbesondere in deren Steuerwerken sehr zweckmäßig. Zum Beispiel ist beim Adressenrechenwerk zur Adressenmodifikation nicht nur eine Addition oder Subtraktion erforderlich, sondern es machen sich auch häufig logische Grundoperationen von dem genannten Typ erforderlich.

Weiterhin ist aus dem Taschenbuch der Nachrichtenverarbeitung, Springer Verlag 1962, insbesondere Seiten 1107 bis 1112 ein Parallel-

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rechenwerk mit miteinander verbundenen Registern bekannt geworden, das sowohl logische als auch arithmetische Grundoperationen durchführen kann, indem es von im Speicher einer Rechenmaschine enthaltenen MikroOperationen gesteuert wird. Dieses Parallelrechenwerk besteht aus drei Registern, die aus bistabilen Kippschaltungen bestehen, die miteinander durch UND- bzw. ODER-Schaltungen verbunden sind und durch anliegende Operations- und Taktsignale gesteuert werden. Diese Schaltungsanordnung hat jedoch den Nachteil, daß die Übertfige, die bei der Addition bzw. bei der Subtraktion zweier Zahlen gegebenenfalls entstehen, nacheinander verarbeitet werden, so daß gegebenenfalls n-Taktsignale zur Addition zweier n-stelliger Zahlen benötigt werden.

Der Erfindung liegt deshalb die Aufgabe zu Grunde, eine Schaltungsanordnung zu schaffen, die mit Hilfe von Registern aus bistabilen Kippschaltungen die Durchführung von Additionen oder Subtraktionen gestattet und außerdem mit geringem technischen Aufwand noch die logischen Grundoperationen UND, ODER, Austausch, Links- Rechtsverschiebung und ausschließliches-ODER ermöglicht.

ay Die erfindungsgemäße Lösung der Aufgabe besteht nun darin, daß ein co

~ί erstes Register aus bistabilen Kippstufen mit Gleich- und Wechselstrom- -* eingangs-Impedanzen aus dem eingetragenen Inhalt und den an den Datenca eingängen stehenden Daten eine ausschließlich-ODER-Aussage bildet,

daß die Daten-Ausgänge mit den Daten-Eingängen eines zweiten Registers /

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verbunden sind, das ebenfalls Gleich- und Weehselstromeingangs-Impedanzen aufweist, und daß die Übertragung der Daten vom ersten Register in das zweite Register unter Steuerung einer Übertrags- Vorausschau-Schaltung erfolgt, die in Abhängigkeit vom Inhalt der beiden genannten Register Übertrags- und Steuersignale bildet, wodurch am Ende der genannten gesteuerten Datenübertragung das Ergebnis in Abhängigkeit von den anliegenden Operations Signalen im zweiten Register zur Verfügung steht.

Durch die erfindungsgemäße Verkopplung bzw. Verbindung der informationsführenden Ein- bzw. Ausgänge und der Steuereingänge der einzelnen Kippstufen/von^legistern ist es möglich, mit sehr geringem technischen Aufwand sowohl die arithmetischen Operationen Addition und Subtraktion als auch die logischen Operationen UND, ODER, Austausch, Links- bz"w. Rechtsverschiebung und ausschließliches ODER mit sehr kurzer Zeit für die evtl. erforderliche Übertragsverarbeitung durhhzuführen.

Die Erfindung wird nun anhand von in den Zeichnungen dargeetellten AusführungBbeispielen näher erklärt.

In den Zeichnungen bedeuten;

Fig. 1 ein Blockechaltbild einer zentralen Verarbeitungeeinheit,

die erfindungegemäße Register zur Steuerung de· Daten-

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Datenflusses enthält,

Fig. 2 eine Schaltungsanordnung einer bistabilen Kippschaltung

mit Transistoren nach der vorliegenden Erfindung,

Fig. 3 ein Blockschaltbild einer bistabilen Kippschaltung wie sie

i m Register A verwendet wird,

Fig. 4 ein Blockschaltbild des Registers A mit der bistabilen

Kippschaltung nach Fig. 3,

Fig. 5 ein Blockschaltbild einer Modifikation der bistabilen Kippschaltung nach Fig. 2 zur Verwendung im Register AX,

Fig. 6 ein Blockschaltbild des Registers AX,

Fig. 7 ein Blockschaltbild einer modifizierten bistabilen Kippschaltung nach Fig. 2 zur Verwendung im Register B,

Fig. 8 ein Blockschaltbild des Registers B,

Fig. 9 ein Blockschaltbild des Registers BX,

Fig. 10 ein Blockschaltbild einer modifizierten bistabilen Kippschaltung nach Fig. 2 zur Verwendung im Register C,

Fig. 11 ein Blockschaltbild des Registers C,

Fig. 12 ein Blockschaltbild einer in der Figur 1 verwendeten Verteilers chaltung,

Fig. 13 ein Block·ohaltbild tiner in Fig. 1 verwendeten Sammel-

8 chaltung«

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Fig» 14 bis 16 Blockschaltbilder von logischen Steuerschaltungen zur Übertragung von Daten, wie sie in Fig. 1 verwendet werden,

Fig. 17 ein Blockschaltbild einer logischen Steuerschaltung für

die logische Verteilerschaltung nach Fig. 12 und für die Sammeis chaltung nach Fig. 13 und

Fig. 18 ein vereinfachtes Blockschaltbild einer Übertrags- Vor

ausschau-Schaltung wie sie in Fig. 1 verwendet wird.

Die in diesem Beispiel verwendete Zentraleinheit enthält eine Speichereinheit 20, die von Speicheradressregistern 21 (SARl, SAR2) angesteuert wird. Diese Speichereinheit 20 gibt die Daten auf Anruf an ein Register 22 (SDR) ab, die von da aus auf eine Verteilers chaltung 12 gelangen. Eine weitere Verteilerschaltung 24 gibt Daten an eine weitere Sammelschaltung 26 ab, die die Register 28, 30 und 32 mit Daten beschickt. Die Register 28 und 30 beschicken ihrerseits einen Voraus schau-Schaltkreis 32, dessen Ausgang zurück auf die Sammelschaltung 26 geführt ist. Der Ausgang vom Register 32 wirkt auf das Speicherdaten-Register 22, auf die Speicheradress-Register 21 und auf das Programm*- Statuswort-Register 34 (PSW), das einen Teil des Befehlszählerinhalts {ic], der durch das BX-Register 33 gesetzt wurde, beinhaltet. Das Speicher·

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daten-Register 22 ist weiterhin in Abhängigkeit vom Register 34 und den ankommenden Daten über die Dateneingangs-Sammelleitung mit der Zentraleinheit verbunden. Das Speicher-Datenregister 22 kann verwendete Daten zum Speicher 20 und zu entfernten Teilen des gesamten Systems über die Datenausgangs-Sammelleitung geben.

Bevor die Erfindung in allen Einzelheiten erklärt wird, sollen die allgemeinen Steuerungen des vorliegenden Systems kurz erklärt werden.

Der Ausgang vom A-Register 28 ist mit der Daten-Sammelleitung 26 und mit den Exponentenregistern sowie mit der Gleitkommasteuerung verbunden'. Das A-Register 28 dient zum Austausch von Daten mit dem AX-Register 42. Es können sowohl der Inhalt vom AX-Register 42 zum A-Register 28 als auch der Inhalt vom A-Register 28 zum AX-Register 42 übertragen werden. Weiterhin sind in Fig. 1 die Gleitkomma-Arbeitsregister 44 und die allgemeinen Gleitkomma-Register 46 zu sehen, die nur soweit erklärt werden, wie es für das Verständnis der vorliegenden Erfindung erforderlich ist. Die Gleitkomma-Register 46 und die allgemeinen Register 48 werden zusammen vom B-Register 32 gespeist. Die Gleitkommaregister 46 und die allgemeinen Register 48 sind adressierbar durch das Programm des gerade verwendeten Datenverarbeitungssystems.

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Die Funktionen der einzelnen Teile der Schaltung nach Fig. 1 werden nachfolgend beschrieben, wobei speziell die Teile beschrieben werden, die in Beziehung au typischen Operationen der vorliegenden Erfindung stehen.

In Fig. 2 ist nun der Aufbau einer bistabilen Kippstufe 50 gezeigt, die vier/rransistoren 52 bis 55 und 6 Widerstände 56 bis 61 enthält. Es wird festgelegt, daß bei leitender linker Seite der bistabilen Schaltung 50 diese Schaltung gesetzt (L-Zustand) ist, was einer binären Eins entspricht. Ist dagegen die rechte Seite der bistabilen Kippschaltung 50 leitend, so entspricht dies dem binären Null-Zustand. Die bistabile Kippschaltung 50 wird in Abhängigkeit von einer Vielzahl von Eingangs-Signalen geschaltet, wobei drei verschiedene Typen von Eingangssignalen zum Setzen und Zurücksetzen der bistabilen Kippschaltung zu unterscheiden sind.

Die Steuerelemente der bistabilen Kippschaltung 50 sind die Tranaistoren 53 und 54, die je einer Seite dieser bistabilen Kippschaltung zugeordnet sind.

Wenn die bistabile Kippschaltung 50 eingeschaltet ist bzw. gesetzt/ dann ist der Transistor 52 leitend, d.h. dor ILST-Ausgang ist negativ und der Transistor 55 ist nicht leitend; der SET-Auagang ist positiv. Kin positiver Ausgang definiert den lo^lHchan Zustand dieser Schaltung. l^rm diu

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bistatile Kippschaltung nach Fig. 2 umzuschalten, wird ein negativer Eingangs impuls auf die Basis des Transistors 53 oder auf den Emitter des Transistors 54 gegeben. Die Schaltung nach Fig. 2 ermöglicht ein Abschalten des Transistors 53 über die Dioden 65 bzw. 64 durch ein negatives Potential ec. Ist der Transistor 53 gesperrt, dann tritt am Widerstand 58 kein Spannungsabfall auf, so daß auch der Transistor 52 gesperrt ist. Dadurch wird verursacht, daß der RST-Ausgang positiv ist. Wenn der Transistor 53 gesperrt ist, liegt ein volles positives Potential am Kollektor und ebenfalls an der Basis des Transistors 54. Dadurch wird verursacht, daß der Transistor 54 leitend wird, wodurch über den Widerstand 61 auf die Basis des Transistors 55 ein positives Potential gegeben wird. Dadurch wird der Transistor 55 leitend, und es wird verursacht, daß der SET-Ausgang negativ wird. Die ähnliche**' Vorgänge laufen ab, wenn ein negatives Potential über die Diode 72 oder die Diode 79 auf den Emitter des Transistors 54 gegeben wird.

Da die bistabile Kippschaltung nach Fig. 2 in dem Ein-Zustand ist, wenn eine DC-Bedingung zu den Widerständen 73 und 74<jjeführt wird und dann ein AC-Datensignal zu dem Kondensator 71, wodurch einhegatives Potential über die Diode 72 auf den Emitter des Transistors 54 gelang.. Dies geschieht deshalb, weil die Anode der Diode 72 direkt mit dem Widerstand Gl und mit dem Emitter des Transistors 54 verbunden ist.

Wenn das negativ« Potential über die Diode 72 zum Emitter des Transi-HtorH 54 gelangt, wird der Emitter relativ negativ zur Baals des Tran-

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sistors 54, wodurch er leitend wird, und über den Widerstand 59 eine negative Spannung abfällt, die auf die Basis des Transistors 53 gegeben wird, wodurch dieser gesperrt wird. Zur selben Zeit wird durch den Strom des leitenden Transistors 54 am Widerstand 61 ein Potential erzeugt, das den Transistor 55 einschaltet. Derselbe Effekt tritt beim Ausschalten des Transistors 53 ein, nämlich es wird über den Widerstand 58 ein Potential erzeugt, das den Transistor 52 sperrt.

Diese stabile Bedingung* des Umschaltens vom Ein-Zustand in den Aus-Zustand wird dadurch erreicht, daß ein negatives Potential zu der Diode 72 geführt wird. Ein ähnliches Resultat würde erreicht, wenn negative Potentiale zu den Elementen 78 bis 80 geführt würden.

Die steuerbaren Eingänge der bistabilen Kippschaltung nach Fig. 2, z. B. die Dioden 72 und 79 sind zeitabhängig. Wenn ein negatives Potential zu den Widerständen 73 und 74 geführt wird, so daß eine Bedingung ¹¹ Zurückstellung der Schaltung" vorliegt, fällt das Potential an den Klemmen TTR Rl und TGR R2 ab, so daß die Verbindung der Widerstände 73 und 74 mit dem Kondensator 71 sich zwischen dem positiven und dem negativen Potential einstellt und die Klemme TGR ACRST ist meist dabei positiv. Wenn dann ein negatives AC-Signal auf die Klemme

. des Kondensators 71 geführt wird, wird das Potential an der Kathode der Diode 72 auf einen bestimmten niedrigen Wert herabgesetzt, um den

! Transistor 54 in Durchlaßrichtung' vorzuspannen, wie es vorher beschrie-

. ben .worden ist. - _{Λ Λ} ■ _{m Λ}

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Es wird an dieser Stelle bemerkt, daß es ohne weiteres möglich ist. Register aus den binären Kippschaltungen nach Fig. 2 aufzubauen und dabei verschiedene Konfigurationen zu verwirklichen, ohne daß die vorliegende Erfindung verlassen wird. Weiterhin wird bemerkt, daß die Anzahl der Eingänge, die verwendet werden, nur durch die Leistung und die Frequenz bestimmt wird. Z.B. hat das B-Register eine große Anzahl bipolarer Eingänge, das Α-Register hat nur einen bipolaren Eingang; das A, B und das C-Register haben AC-Eingänge; andererseits hat das AX-Register nur einen einzelnen bipolaren Eingang mit einem DC-Rückstelleingang. Die Konfiguration der binären Triggerstufe von Fig. 2, wie sie für die verschiedenen Register, die in Fig. 1 zu sehen sind, verwendet wird, soll nachfolgend in Verbindung mit den Registern im einzelnen beschrieben werden.

Der Aufbau der in dem Α-Register verwendeten bistabilen Kippschaltung ist in vereinfachter Form in Fig. 3 dargestellt. Hierbei sind nur diese Eingänge gezeigt, die tatsächlich erforderlich sind. Die Schaltungsanordnung nach Fig. 3*bezieht sich z.B. nur auf das Bit 5 des A-Registers. Jede Stufe des Α-Registers benutzt den binären Triggereingang 66 bis 68, 71 bis 73 als einen Hochgeschwindigkeitseingang mit den Widerständen 68, 73, die mit den Ausgängen 62 und 63 der entgegenge- · setzten Seite der Grundschaltung 50 in Verbindung stehen und durch Er- zeugen eines Signals auf der Leitung JNVRT A zu den Kondensatoren

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66 und 71 führen,

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Die bistabile Kippschaltung nach Fig. 3 für das Α-Register verwendet bipolare Eingänge 75 bis 77 und 78 bis 80, so daß jedes Setzen eines Bits des Α-Registers in Antwort auf ein korrespondierendes Bit des AX-Registers und in Antwort auf ein Datensignal auf der Leitung 50 erfolgt. Mit anderen Worten, wenn eine negative Verschiebung auf der Leitung 50 vorliegt, wird verursacht, daß Daten, die am Widerstandseingang stehen, in die Stufen des Α-Registers eingetragen werden. Die Widerstände 70 und 80 sind mit den korrespondieren Ausgängen von Bit des AX-Registers verbunden. Wenn ein Signal auf der Leitung 50 zu den Kondensatoren 76 und 78 geleitet wird, wird verursacht, daß einer der Transistoren 52 oder 55 eingeschaltet werden, weil die Transistoren 53 und 54 vom Α-Register eine entsprechende Antwort im AX-Register verursachen. Andererseits ist ein zweiter bipolarer Eingang nur auf der Setzseite der bistabilen Kippschaltung in Fig. 3 zu sehen, liier ist eine Bedingungsleitung zu dem Widerstand 77 geführt und eine Duteneingangsleitung zu dem Kondensator 70. Wenn immer ein Signal auf Leitung 70 vorliegt, dann wird ein Signal auf der Leitunp 00 /.u dem Kondensatpr 70 geführt, wodurch verursacht wird, daß das Bit f> vom Α-Register gesetzt wird. Die Kondensatoren 6G und 71 sind miteinander verbunden, so daß ein Signal auf der Leitung 281 zu beiden Seiten des Grundtrigger« 50 gelangt. Die Widerstünde 08 und 73 sind mit den entgegengesetzten AuBgilngcn G3 und 02 verbunden, so daß dadurch verursacht wirdj daß aiii Oriükltrig,;t:r 50 al«¹ binart»r Trigger π;Κ·γ .tin

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Flipflop arbeitet. Dadurch wird jede Stufe zum Wechseln des Zustand s veranlaßt und der Inhalt vom Α-Register wird invertiert durch die Erregung der Steuerleitung. Das Α-Register kann gelöscht werden durch die Anv/endung eines Signals auf der Leitung 282, die mit der Diode 65 in Verbindung steht, die alle Stufen über die Löschseite steuert.

Die Darstellung des Registers A in Fig. 4 ist eine Vereinfachung und zeigt mehrere Stufen in Form von bistabilen Kippschaltungen, wie sie in Fig. 3 beschrieben wurden. Die Beziehung zwischen den Fig. 4 und ist dargestellt durch den Einschalteingang oder die Schaltung 100 und den Ausschalteingang oder den Schaltkreis 101. Die Elemente 76 und enthalten einen Einschalt-Und-Schaltkreis 102 und die Elemente 78 und 80 enthalten einen Ausschalt-Eingangs-Und-Schaltkreis 104. Durch die Signale zu den Elementen 66, 68, 76 und 77 wird eine Operation über den Oder-Schaltkreis 100 verursacht, weshalb Signale zu den Elementen 65, 71, 73, 78 und 80 geführt werden, die auf den Löscheingangs-Oder « Schaltkreis 101 geführt-werden. In Fig. 4 sind die Bits 0 und 31 vom A-ltegiöter zu sehen. Die restlichen Bits sind identisch. Die bistabile Kippschaltung, die in Fig. 3 gezeigt ist, ermöglicht den Aufbau eines A-Ilogiaters wie es in Fig. 4 zu sehen ist, welches gelöscht sein kann, invertiert sein kann, in Abhängigkeit der zugeordneten Bits von der SummelHchiiUurr;· i'iiHeUt oder selektiv gemutzt odor gelöscht werden kann, in \t)h;lni{iki^vit i'üiii Austausch dor Daten zwischen dom A- und dam A.X-iL>_;;i.

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Das in Fig. 5 gezeigte AX-Regl ster ist wesentlich einfacher aufgebaut ■ als das Α-Register. Ea besitzt nur einen DG-Löscheingang, zwei Ausgänge und eine AC bedingte bipolare Beziehung mit dem Α-Register, (drei Elemente 75 bis 77 und 78 bis 80). Diese Konfiguration arbeitet wie die entsprechenden Teile des A-Registers . nach den Fig. 3 und 4. Die Darstellung des AX-Registers ist zwischen den Bits 1 und 30 abgebrochen, so daß das AX-Register in Fig. 6 ähnlich dargestellt ist wie das A-Re- . gister in der Fig. 4. Die Elemente 76 und 77 enthalten einen Einschalt-Eingangs-Und-Schaltkreis 102 wnd die Elemente 80 und 78 enthalten den Ausschalt-Eingangs-Und-Schaltkreis 104.

Eine bistabile Kippschaltung, die sich nur auf das Bit 5 vom B-Register bezieht, ist in Fig. 7 dargestellt. Diese enthält einen Grundtrigger 50 miVavei Eingängen (Einschalten und Ausschalten), mit einem binären Triggereingang und mit fünf bipolaren Eingängen an jeder der beiden Seiten» Der Grundtrigger 50 ist derselbe wie er in den Fig. 2, 3 und 5 zu sehen ist, mit dem Unterschied, daß die Verwendung der Eingänge verschieden von denen ist, die in Verblödung zu dem Ä- und AX-Register in Flg. 3 und 5 stehen. Im B-Register bilden die beiden Widerstände 68 und 69 eowie 73 und 74 in Verbindung mit den entsprechenden Kondensatoren 66 und 71 einen Dreiwegeingangs-Schaltkreis, so daß ein Und-Schaltkreis für die Triggering geschafft wird, über die Widerstände 68 und 73 zurück au den Ausgängen 63 und 62, Obwohl der Kondensator 66 in Fig. 3 mit einer Steigleitung des A-Regiaters verbunden let, die verursacht, daß fler Zustand jeder bistabilen Kippschaltung umgekehrt wird, verwen-

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det das B-Register von Fig. 7 eine DC-Bedingung, die zu den Widerständen 69 und 74 geleitet wird, damit beim Auftreten von Daten am Ausgang des Bit 5 der Sammelschaltung diese Daten verursachen, daß entweder der Kondensator 66 oder der Kondensator 71 den zugehörigen Transistor umschaltet und den Grundschaltkreis 50 in seiner Schaltstellung umstellt, in Abhängigkeit davon, ob diese bistabile Kippschaltung vorher in den Ein- oder in den Aus-Zustand geschaltet war. Die bipolaren Eingänge enthalten Elemente 75 bis 77 und 78 bis 80 (Fig. 7), die mit verschiedenen Ausgängen vom B-Register oder vom BX-Register verbunden sind, in Übereinstimmung mit der Anzahl von Verschiebungen, die durch die betreffende Steuerleitung hervorgerufen wurden. Die B- und die BX-Register sind so miteinander verbunden, daß es möglich ist, entweder eine Links- oder eine Rechts-Verschiebung durchzuführen, um entweder 1 oder 4 Bits, oder daß eine Verschiebung des Inhalts vom B-Register zu dem BX-Register oder umgekehrt möglich ist. Dies wird gesteuert durch die Anwendung von zugehörigen Bits der B- und BX-Register zu den Widerständen 77 und 80 und durch Übertragen des Inhalts auf die entsprechenden Stufen vom B-Register und BX-Register in das B-Register durch entsprechende Verschiebesignale, die nachfolgend angegeben sirü ; SHFTB RECK 32, SHFT Ll, SIIFT L4, SHFT Rl und SHFT R4. Die Dioden 64, 67 und 75 bilden einen Einschalteingang oder Oder-Schaltkreis 100 und die Dioden 65, 72 und 79 bilden einen Umschalteingang bzw. einen Oder-Schaltkreis 101, der in Fig. 8

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gezeigt ist. Jede Kombination von einem Kondensator 76 und einem Widerstand 77 bildet einen Und-Eingangs-Schaltkreis 102, und jede Kombination eines Kondensators 78 mit einem Widerstand 80 bildet einen Eingangs-Und-Schaltkreis 104. In der gleichen Weise bildet der Kondensator 66 mit dem Widerstand 69 einen AC-Trigger-Einschalt-Eingangs-Und-Kreis 106 und der Kondensator 71 mit dem Widerstand 74 bildet den entsprechenden AC-Trigger-Umschalteingangs-Und-Schaltkreis 108. Das in Fig. 8 dargestellte B-Register ist gebrochen dargestellt und es sind nur die Bits 1 und 30 zu sehen. Dieses B-Register enthält eine Vielzahl von Stufen, die sich entweder im Ein-Zustand oder im Aus-Zustand befinden können, die in einen anderen entgegengesetzten Zustand umgeschaltet werden, in Abhängigkeit von einem Eingangs-Signal von der Sammelleitung, oder die eingeschaltet werden können in einer bipolaren Art und Weise in Abhängigkeit von den entsprechenden Bits des B-Registers oder des BX-Registers in Abhängigkeit von einem der fünf verschiedenen Verschiebungs-Steuersignale. '

Das BX-Register, das in Fig. 9 zu sehen ist, ist identisch mit dem B-Register mit dem Unterschied, daß es keinen binären Triggereingang besitzt. In anderen Worten, das BX-Register ist nicht von der Suinmelschaltung abhängig, aber es ist abhängig von den entsprechenden Ausgängen vom B- und BX-Regiater in einer e&akten komplementäre-η Form zu dor Verbindung der Eingänge zu clon verschiedene» Stufen to» B-Register.

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In Fig. 10 ist ein C-Register dargestellt, da zwei Methoden von DC-Einschalten und DC-Ausschalten und eine Variation des AC-Umschalteingangs und Ausgangssteuerungen enthält. Die üblichen DC-Eins ehalt und Umschaltsignale werden über die Leitungen DCSITB und CRIGS und DCRSTW und CRIGS, die mit den Dioden 64 und 65 in Verbindung stehen, eingespeist. Eine zusätzliche Ein- und Ausschaltung ist durch die Dioden 64a und 65a, welche in Verbindung mit den Und-Schaltungen 64b und 65b arbeiten, möglich- Diese Und-Schaltungen sind von den entsprechenden Bits vom B-Register und von einem Signal auf der SETBINCOP-Leitung abhängig. Der RC-T rigger eingang zu den verschiedenen Stufen des C-Registers ist ebenfalls verschieden durch die Tatsache, daß die Widerstände 68 und 73 auf die zugehörigen Ausgänge 63 bzw. 62 des Bits vom Register B mit der gleichen Nummer und nicht auf dieselbe Bitposition des Registers C belegt sind. Das geschieht, weil unter bestimmten Arbeitsbedingungen der Inhalt vom Register B nach C gesetzt wird und dann das Register A auf B und C angewendet wird. Register C konnte seine Ausgänge noch nicht genügend stabilisieren, um eine genaue binäre Triggerung zu garantieren, so daß C dieselbe Bedingung benutzt, wie sie in B aufgestellt wurde, um eine binare Triggerung zu veranlassen. Das Register C ist in Abb. 11 dargestellt und zwischen den Abb. 10 und 11 des Regisers C besteht diewelbä Beziehung wie zwischen den Abb. 7 und 8 des Registers B.

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Der Längs/Quer ¥erteO,er 24 in Abb. 1 ist im einzelnen in Abb. 12 dargestellt. In diesem Verteiler· werden zwei Gruppen von Bits aus dem Speicherregister 22 unabhängig voneinander übertragen. Die Bits 0 bis 15 können länge übertragen werdan und die Bits 16 bis 31 brauchen nicht Übertrages zn werden, Umgekehrt können die Bits 16 bis längs übertragen werden and die Bits 0 bis IS Überhaupt nicht. Andererseits können beide Bitgrupften .längs oder quer ©der such eine von beiden Gruppen alleine quer übertragen werden. Die Logik des Längs/ Quer-Verteilers/srird umgekehrt in dem Sinne, da£das Komplement eines gegebenen Bits im SDE. überwacht wird und, falls ein solches vorhanden ist, die echte !Darstellung des Bits ia Abb. 12 nicht erzeugt wird. Der Grand hi&rfüx» Hegt in der Fähigkeit des Längs/Quer-Verteilers zur Verwendung im Sateifluß der äbb. I SatJtez· lfeEan zu erzeugen, und zwar Jedesmal, wenn die Lautungen nicht arregt sind, die zum Übertragen von Daten aus dem Speicherregistet* über den Längs/Quer-Verteiler verwendet werden. Mit anderen Worten, der Längs/Quer-Verteiler erzeugt automatisch lauter Nullen am Eingang zur Datensammelleitung zwecks Übertragung auf eines der Register A, B oder C_# wenn er nicht zu seinem Hauptzweck benutzt wird. Diese Funktion wird genauer mit Rücksicht auf die Beschreibung einiger beispielhafter Operationen Im folgenden beschrieben.

Im Betrüb wird der te Abb. 12 dargestellte Länge/Quer «Verteiler nur auf Daten aus dem Speisherregieter überwacht, wenn ©infentepediendes '

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Übertragungssignal auftritt. Auf' einer der folgenden vier Leitungen muß also ein Signal liegen, bevor die Datenbedeutung am Ausgang des Längs/ Quer-Verteilers^Beziehung gesetzt wird zum Dateninhalt des Speicherregisters: GT SDR 0-15 STRT; GT SDR 16-31 CROSS; GT SDR 16-31 STRT;-und GT SDR 0-15 CROSS. Wie man sieht, spricht also eine Mehrzahl von Und-Schaltungen 110 auf das Signal auf der Leitung GTSTRO bis 15 STRT an und überträgt die zugehörigen Einsen der Komplemente der Bits 0 bis 15 aus dem Speicherregiste'r längs über den Verteiler und stellt diese sowohl auf den entsprechenden Leitungen am Ausgang des Längs/Quer-VerteileiSyÖar. Statt desses können in ähnlihher Weise die Ausgänge 0 bis 15 durch Komplement werte der Bits 16 bis 31 des Speicherregisters erregt werden, wenn ein Signal auf der Leitung GTSTR 16 bis 31 CROSS durch den Betrieb mehrerer Und-Kreise 112 erzeugt wird. Der Längs/Quer-Verteiler kann in den Bits 16 bis 31 erregt werden als Anfrage auf die Komplemente der Bits 16 bis 31 im Speicherregister, sobald ein Signal auf der Leitung GTSTR 16-31STRT am Eingang mehrerer Und-Kreise 114 liegt. In ähnlicher Weise übertragen die Und-Kreise 116 die Komplemente der Bits 0 bis 15 des Speicherregisters über den Längs/Quer-Verteiler auf die Positionen der Bits 16 bis 31 als Ansprache auf ein Signal auf der Leitung GTSTRO bis 15 GROSS. Nimmt man z.B. die Und-Kreise 110 so setzt ein Signal auf der Leitung GTSTRO- 15 STRT jeden der Und-Kreise 110 in Betrieb, sobald die Daten im Speicherregister überwacht oder durch den Längs/Quer-Verteiler zur weiteren Verwendung in den übrigen

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Schaltkreisen übertragen werden sollen. Wenn also auf einer der Bitleitungen ein Signal wie z.B. STRNOTO liegt, treten die Und-Kreise 110 in Betrieb und setzen den zugehörigen Oder-Kreis ebenfalls in Betrieb. Dadurch erzeugt nun wiederum der Inverter 113 kein Signal, so daß das Fehlen des Bits am Ausgang des Längs/Quer-Verteilers festgestellt wird. Auf der anderen Seite tritt kein Ausgang am Und-Kreis 110 auf infolgedessen auch am Oder-Kreis 111, so daß der Inverter 113 ein Aus gangs signal erzeugt, wenn das Bit 0 im Speicherregister eine Eins ist (mit anderen Worten, das Speicherregister ist 0 und auf der Leitung STR NOTO liegt kein Signal). In ähnlicher Weise erzeugen alle Inverter 113 und 117 Signale, wenn keine Übertragungsimpulse an den Eingängen der Und-Kreise 110, 112, 114 und 116 liegen. D.h., daß der Längs/Quer-Verteiler im Ruhezustand lauter Einsen in den Bits 0 bis 31 erzeugt. Diese Einsen können als Daten in die Register gebracht werden, um mit vorher in die Register gesetzten Daten die Ausschließlich Oder-Bedingung zu erzeugen und so da« Komplement der vorher gesetzten Daten zu bilden, also die Halbwortoperanden zu erweitern. Die Benutzung dieser Einrichtung ist im folgenden im Hinblick auf die Operation des Datenflusses gem. der vorliegenden Erfindung beschrieben.

Die Daten-Sammelleitung 26 ist im einzelnen in Abb. 13 dar Es handelt sich hierbei um eine einfache Übertragungs-Schaltung, die

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lediglich die Auswahl von Daten aus einer Mehrzahl von Quellen ge-/ stattet und diese· Daten auf mehrere Bestimmungsorte übertragen

läßt. Am Ausgang der Datensammelleitung werden Signale erzeugt, die eines der 32 Datenbits als Antwort auf eine Mehrzahl von Oder-Kreisen 120 darstellen. Jeder dieser Oder-Kreise 120 wird von mehreren zugehörigen Und-Kreisen 122 gespeist, von denen jeder wieder zu einer anderen der drei Quellen gehört. Es ergibt sich also ein Satz von 32 Und-Schaltungen, die zu jeder der folgenden Leitungen gehören: GT S/C 0 - 15 TO FUIiNEL, GT A REG TO FUNNEL, GT CLA TO FUNNEL und GT S/C 16 - 31 TO FUNNEL. Die Torschaltung des Längs/Quer-Verteilers ist aufgeteilt zwischen den Bits 0 bis 15 und 16 bis 31, um wahlweise nur auf die Daten anzusprechen, die nach Durchlauf des Längs/Quer-Vertd lers für eine der beiden Gruppen gültig sind. Im folgenden wird die Festlegung dieser Übertragungsleitung im Hinblick auf die Steuerkreise der Abb. 14 und 17 beschrieben, und in welcher Weise sie gestatten, daß nur gültige Daten oder ausgewählte Einsen vom Längs/Quer-Verteiler zur Daten-Sammelleitung übertragen werden.

In den Abb. 14 bis 16 ist die Steuerlogik zur Steuerung des Datenflusses in Abb. 1 dargestellt. Diese Steuerlogik erzeugt Signale auf Leitungen, die zur Ausführung der zugewiesenen Funktionen entsprechend gekennzeichnet sind.

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7985 A£-

Die Verwirklichung der verschiedenen Gesichtspunkte der vorliegenden Erfindung sind im folgenden in vereinfachter Form dargestellt. Besonders grundlegende Arbeisgänge sind in ausreichender Zahl dargestellt, um die Schritte zu erläutern, in denen die verschiedenen Elemente des Datenflusses entsprechend betätigt werden,, Es ist zu beachten^ daß diese Arbeitsgänge zeitlich nicht definiert sind und sich sucht auf die vorliegende Erfindung beziehen» Zur Veranschaulichung werden daher drei Instructions-Äusiesegäags gefolgt von acht Ausfiilirungsgängen. Diese Gänge tragen die Bezeichnungen I PERIOD I, I PERIOD 2_a I PERIOD 3 und CYC 1 bis CYC 3. Die Gänge selbst sind nicht unbedingt zeitgleich mit den in einem richtigen System verwendeten und einige in einem wahrend einer Ausleeeinstruktion, oder einer bestimmten Operation gegebenen Arbeitsgang gleichzeitig aiasgefijlirfee FmiMionea müssen nicht unbedingt in einem richtig arbeitendes Coaaputersystem gleichzeitig ausgeführt werden. Die Beziehungen der 3!emeate des Datenflusses jedoch, und die Art der Erfindung, soweit sie sieh hierauf bezieht, sind durch den beispielhaften Arbeitsgang und die darin verwendete einfach Zeittabelle voll dargestellt.

Zur Beschreibung der Erfindung werden im folgenden eine Additions-^ eine Subtraktion and die drei logisch verbindenden Operationen UND, ODER, Ausschließlich ODER sowie die Operationen Verzweigen zum Zähler und Speiehern kurz beschrieben. Diese Operationen wurden nur ausgewählt, um den Einsatz der verschiedenen Teile des zusammenge-

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BAD 7985 ä£

^ hörigen Datenflusses in Übereinstimmung mit der vorliegenden Er-

\ findung zu demonstrieren. So erzeugt also eine ODER-Schaltung 130

\ nach Abb. 14 oben ein Signal auf einer DCRSTR-Leitung, die mit der

\ Diode 65 in Abb. 3 und dem Eingang des entsprechenden Löschein- \ ganges für die ODER-Schaltung 101 in Abb. 4 verbunden ist. Wenn

j dieses Signal einmal erzeugt ist, werden dadurch über DC alle Stufen des Registers A gelöscht. Auf Grund der jeweils zutreffenden Wirkungen

* mehrerer UND-Schaltungen 131 bis 133 tritt die ODER-Schaltung 130 in { einem ersten Arbeitsgang einer Instruktionsausführung (Zl genannt)

~~ während einer arithmetischen Operation, einer logischen Operation oder einer Verzweigung zum Zähler in Tätigkeit. Auf der anderen Seite kann die ODER-Schaltung 130 zur Erzeugung eines Signales auf der

^ DCRSTA-RECK-Leitung als Antwort auf ein Signal auf der Leitung IPl ,'
':, führen. Man sieht also, daß im ersten Abschnitt einer Instruktions-Ausleseperiode das Register A gelöscht wird. Das gilt auch für den ersten Arbeitsgang bei einer arithmetischen, einer logischen Operation oder einer Verzweigung zum Zähler. Auf ähnliche Weise wird jedes der in den Abb. 14 bis 16 erscheinenden Ausgangs signale erzeugt als Antwort auf eine oder mehrere Kombinationen von Signalen, die die ausgeführte Operation und die gegenwärtig laufende Operation anzeigen. Ebenso werden gewisse Signale als Antwort auf das Auslesen einer Instruktion allein erzeugt ohne Rücksicht darauf, welche Operation sich tatsächlich aus dem Auslesen der gegenwärtig laufenden Instruktion ergibt. Um die Beschreibung der Operation einer beispielhaften vereinfach-

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7985 A £

ten Ausführung des Datenflusses aus Abb. 1 entsprechend der vorliegenden Erfindung zu vereinfachen, wurden die als Antwort auf eine

i bestimmte Operation ausgeführten Schritte in den folgenden Tabellen /

zusammengefaßt. {

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Tabelle 1 - Anlesen von Befehlen

I PERIODE 1

I PERIODE 2 I PERIODE 3

{BR ON COUNT] RST SDR

DC RST A REG DC RST B & C REGS RST OP DEC DC RST BX REG SETZE HSfSTR IN SDR Übertrag OP FM SDR in OP REG GT SDR(FIGi?) GT S/C 16 - 31 in Sammeis eh.

GT S/C O - 15 in Sammeis eh.

GT Sammelschaltung in B GT Sammelii haltung in C DC SETZT BX

7985

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Tabelle 2 - arittoaet. Operationen

CYC 1

CYC 2 CYC 3

CYC 4 CYC 5 CYC 6

CYC 7

CYC 8

£Addop] jsubtr οέ$

fSUBTR OPj

17]

[FIG 17] RST SDR

DC löscht A REG DC löscht B & C REG DC SET B & C REG Übertrag IN LCH

2. OPERAND IN SDR GT SDR(FIGl?) GT S/C 16 - 31 in Sammelsch.

GT S/C 0 - 15 in Sammelsch.

GT Sammelsch. in B GT Sammelsch. in C RST SDR

QPND SDR

GT SDR (FIG 17) GT S/C 16 - 31 in Sammelsch, GT S/C 0 - 15 in Sammelsch.

GT Sammelsch. in B GT Sammelsch. in C GT Sammelsch. in B GT CLA in Sammelsch.

DC SET B in C

Id86

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! -28-

Tabelle 3 - LOG Operationen

CYC 1 DC RST A REG

RST SDR
DC RST B & REG

CYC 2 2 OPND IN SDR

CYC 3 GT SDR (FIG 17)

GT S/C 16 - 31 in Sammelsch.

/FIG l3 GT S/C O - 15 in Sammelsch.

GT Sammelsch. in A GT Sammelsch. in B

; CYC 4 RST SDR

CYC 5 OPND IN SDR

\ CYC 6 GT SDR ( FIG 17 )

GT S/C O - 31 zu Sammelsch. (FIG 13 GT S/C O - 15 zu Sammelsch.

GT Sammelsch. in A

(Öder OPj DC RST B & C REG

jünd OP; XOR θή GT Sammelsch. in B CYC 7 (Öder OP; tJnd O|| GT A REG in Sammelsch.

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Tabelle 4 - Zähloperation

CYC 1 DC RST A REG

RST SDR
SHFT B 32

CYC 2 OPND IN SDR

DCSETztBINC j

CYC 3 GT SDR ( FIG 17) Λ

GT S/C 16 - 31 in Sammelsch,

i I7J GT S/C O - 15 in Sammelsch. (

GT Sammelsch. in A GT Sammelsch. in B GT Sammelsch. in C

CYC 4 GT CLA in Sammelsch.

GT Sammelsch. in B

CYC 5 BX IN IC

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Tabelle 5 - Speicheroperation

CYC 1 RST SDR

SHFT B

CYC 2 OPND IN SDR

CYC 3 GT SDR (FIG 17)

GT S/C 16 - 31 in Sammelsch. [FIG 17] GT S/C 0 - 15 in Sammelsch.

GT Sammelsch. in B CYC 4 RST SDR

SHFT B

CYC 5 B REG IN SAR

CYC 6 GT SDR (FIG 17)

SHFT B CYC 7 B REG IN SDR

^f9gsS 109810/1723

Da die Operation der verschiedenen Schaltungen in den Abb. 14 bis 16 identisch ist mit den beschriebenen Schaltungen 130 bis 133, wird eine weitere Beschreibung für überflüssig gehalten.

Die Übertragung der Bits 0 bis 15 und 16 Ms 31 des Speicherregisters entweder längs oder quer oder in einer Kombination wird unter Bezugnahme auf Abb. ti von drei ODER-Schaltungen 140 bis 142 und der-TJND-S chaltung 143 gesteuert. Die Operation dieser Schaltungen ist adressenabhängig, sobald eine Halbwort-Logikoperation ausgeführt wird, oder sobald Teile einer Instruktion Tom. Speicherregister an die Sammelleitung weitergegeben werden. Wenn jedoch eine Vollwort-Logikoperation ausgeführt wird, soll im vorliegenden Beispiel die Definition eines Datenverarbeitungssystemes vorschreiben, dalS Yorwortoperationen mit Worten ausgeführt werden müssen, die an Adressen im Speicher an einer Vollwortgrenze gefunden wurden. Mit anderen Worten, die Daten kommen vom Speicher 20 in das Speicherregister 22, wobei

sie gleich für die Datenverarbeitung durch die Schaltung der Abb. 1 richtig ausgerichtet sind. Bei Halbwortoperationen werden nur 16 Bits (0 bis 15 oder 16 bis 31) verwendet. Welcher Bitsatz verwendet wird, hängt ab vom Bit 22 der Adresse, das entweder ein geradzahliges oder ein ungeradzahliges Halbwort, das vom Speicher 20 an das Speicherregister gegeben wird, vorschreibt. Wird eine geradzahlige Adresse verwendet, heißt das, daß das werthöhere Halbwort mit den Bits 0

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^{7ööb ft fe} BAD ORIGINAL

bis 15 zu verwenden ist und diese Bits also an die Daten-Sammelleitung weitergegeben werden. Das geschieht durch die Oder-Schaltung 142 als Antwort auf einen Impuls auf der Und-Schaltung 146 auf Grund von Signalen in den folgenden Leitungen : CYC 3, HALF WD OP und NOT SAR Auf der anderen Seite spricht die ODER-Schaltung 141 auf Signale aus der UND-Schaltung 148 an, wenn eine Halbwortoperation mit ungeradzahliger Halbwortadresse verwendet wird, und zwar auf Grund von Signalen in den folgenden Leitungen: CYC 3, HALF WD OP und SAR 22. Dadurch kommt ein Signal auf die GTSDR16-31STRT Leitung, wodurch die Bits 16 bis 31 direkt auf die Bits 16 bis 31 der Daten-Sammelleitung übertragen werden. Bei Vollwortoperationen sprechen die ODER-Schaltungen 140 und 141 entsprechend den UND-Schaltungen 150 und 152 an, und übertragen die Bits 0 bis 15 und 16 bis 31 direkt auf die entsprechenden Bits der Daten-Sammelleitung. Ein ähnliches Ergebnis erreicht man bei Ausführung einer Instruktion Verzweigen zum Zähler, bei der das gesamte Feld von 32 Bits aus dem Speicherregister direkt auf die Datensammelleitung übertragen werden soll, was durch die UND-Schaltungen 14 und 16 erreicht wird.

Beim Auslesen einer Instruktion werden 32 Bits ausgelesen. Diese 32 Bits können richtig orientiert sein oder auch nicht, was von der Adresse der jeweils ausgelesenen Instruktion abhängt. Im Gegensatz zu Vollwort-

7985 Ä £

10 9 810/1723 ^ßAD or_ig,_Nal

operationen ist bei Adressen nicht definiert, daß sie auf Vollwortgrenzen sondern auf Halbwortgrenzen stehen müssen. So kann also eine bestimmte Instruktion das werthöhere Halbwort eines ersten Speicherwortes und das wertniedere Wort eines nachfolgenden Speicherwortes einnehmen, wobei beide gleichzeitig dem Speicherregister vom Speicher angeboten werden. Diese Halbwörter werden jedoch innerhalb des Speicherregisters in ihrer Stellung umgesetzt und müssen von der Sammelschaltung wieder in die alte Stellung umgesetzt werden, bevor sie an die Datensammelleitung weitergegeben werden. Daher spricht jeder ODER-Schaltung 140 bis 142 auf eine zugehörige UND-Schaltung 158 bis 160 an, die der UND-Schaltung 143 entspricht, wodurch beide Datengruppen in der richtigen Beziehung zueinander an die Daten-Sammelleitung übertragen werden.

Wie die Übertragung der Bits 0 bis 15 durch die Sammelschaltung an die Daten-Sammelleitung gesteuert wird, ist unten in Abb. 17 gezeigt. Wie bereits mit Bezug auf den oberen Teil der Abb. 17 beschrieben, werden die zu übertragenden Bits immer in den Positionen 16 bis 31 am Ausgang der Sammelschaltung erscheinen, wenrrein-einzelnea^Halbw (entweder die Bits 0 bis 15 öder die Bits 16 bis 31) aus dem Speicherregister über die Sammelschaltung an die Daten-Sammelleitung übertragen werden soll. Daher wird auf der Leitung GTS/C 16-31 jedesmal ein Signal erzeugt, wenn Daten aua dem Speicherregister an die Daten-

109810/172 3 bad original

7985 A fc

Sammelleitung übertragen werden sollen, wie in Abb. 14 unten gezeigt. Wenn außerdem die Bits 0 bis 15 an die Daten-Sammelleitung übertragen werden sollen, so erfolgt das durch die Schaltung auf Abb. 17. Eine ODER-Schaltung 162 spricht auf 1 period 3 oder auf eine oder zwei UND-Schaltungen 164, 166 an und erzeugt das Übertragungssignal. Diese UND-Schaltungen sprechen auf das Signal auf der GTS/C16-31 zu Sammelschaltung an. Die UND-Schaltung arbeitet bei einer VoUwortoperation und die UND-Schaltung 166 arbeitet, wenn eine Halbwortoperation auftritt, das Halbwort aber durch Verschiebung des Vorzeichens auf eine Vollwortgrenze ausgedehnt werden muß. Das Zeichenbit des Halbwortoperanden ist das werthöchste Bit des Halbwortes und erscheint als Bit 16 beim Verlassen der Sammelschaltung. Wenn dieses Bit (Bit 16) eine Eins ist, müssen auch die Bits 0 bis 15 auf Eins gesetzt werden. Wenn Bit 16 eine Null ist, müssen die Bits 0 bis 15 ebenfalls, auf Null gesetzt werden. Um ein Feld von Einsen zu setzen, wird die in Abb. 12 gezeigte Sammelschaltung mit Bezug auf die Bits 0 bis 15 in Ruhelage benutzt. Das Setzen derSignale-ziir'Ubertragung des Halbwortoperanden durch die Sammelschaltung zur Daten-Sammelleitung wird auf jeden Fall von den UND-Schaltungen 114, 116, der ODER-Schaltung 115 und dem Inverter 117 gesteuert, ungeachtet einer Querübertragung der Bits 0 bis 15 oder einer Längsübertragung der Bits 16 bis 31. Es tragen also die zu den Bits 0 bis IS der Sammelschaltung gehörigen Inverter 113

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alle ein Ausgangssignal, das Einsen darstellt, auf Grund des fehlenden Signals auf den Leitungen GTSDRO-15STRT oder GTSDR 16-31. Somit stehen also die Einsen am Ausgang des Inverters 113 zur Verfugung. Es erhebt sich die Frage: Ist das Vorzeichenbit 1 oder 0? Ist das Bit eine Eins, gestattet die UND-Schaltung 116 eine Übertragung der Bits 0 bis 15 durch die Sammelschaltung zur Daten-Sammelleitung? Wenn andererseits Bit 16 Null ist, wird durch die. ODER-Schaltung 162 kein Signal erzeugt, so daß die Bits 0 bis 15 nicht an die Datensammelleitung übertragen we rden und die Daten-Sammelleitung in den Bits 0 bis 15 lauter Nullen gesetzt werden?

BESCHREIBUNG DER AUSLESE-INSTRUKTION

Soweit die hierin aufgeführten Daten betroffen sind, umfaßt die Auslese-Instruktion drei grundlegende Arbeitsgänge^ die in Tabelle 1 aufgeführt sind. Im ersten dieser Arbeitsgänge werden die Speicherregister A, JX und C sowie xierkQperations-Decoder und andere Steuerkreise

gelöscht und betriebsbereit gemachtTWährend der zweiten Snstruküons· phase wird eine Instruktion, die im Speicher adressiert worläenrist in das Speicherregister gelesen. Während der dritten Instruktionsperiode wird der Operationsteil der Instruktion aus dem Speicherregister in das Operationsregister gebracht, so daß die Operation decodiert werden kann, vaaä der Operanden-Adressteil der Instruktion wird aus dem Speicherregister über die Sammelschaltung und die Daten-Sammel-

_7985Äe 109810/1723 BAD

leitung in die Register B und C gestellt. Wenn eine Instruktion verzweigend zum Zähler mit benutzt wird, wird das BX-Register durch den DC-Satz auf lauter Einsen gestellt. Somit wird also zu Beginn einer jeden hier zu beschreibenden Operation eine Adresse, die sich auf die Instruktion bezieht, in die Register B und C gesetzt.

RECHENOPERATIONEN

Mit Bezug auf Tabelle II und das schematische Blockschaltbild in Abb. 1 sei erklärt, daß der erste Arbeitsgang einer Rechenoperation die Speicherregister löscht und einen entsprechenden Operanden holt. Das Register A und die Speicherregister werden beide gelöscht. Liegt eine Additions operation vor, werden die Register B und C gelöscht. Bei einer Subtraktion jedoch werden die Register B und C ganz auf Eins gesetzt. Dadurch wird nun das Einerkomplement eines Operanden automatisch in die Register B und C gesetzt, wenn dieser Operand in die Register B und C übertragen wird. Es wird hier festgelegt, daß der erste in die Register B und C zu setzende Operand der zweite Operand ist. D.h., daß dieser Operand sich auf die zweite Operandenadresse bezieht und nicht, daß er unbedingt der zeitlich an zweiter Stelle zu verarbeitende Operand ist. Somit wird in der vorliegenden Ausführung im zweiten Arbeitsgang der zweite Operand vom Speicher in das Speicherregister gestellt. Im dritten Gang wird der Inhalt des Speicherregisters über die Sammelschaltung auf die Daten-Sammelleitung übertragen und von dort

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7985 A C

in die Register B und C.

Es ist zu beachten, daß der Inhalt der Daten-Sammelleitung an die binären AC-Triggereingänge (die Kondensatoren 66, 71, 76) jeder Stufe der Register A, B und C gegeben wird. Die Bedingung für diese Register wird im dritten Abschnitt aufgestellt, so daß eine Verschiebung am Eingang dieser Kondensatoren auftritt, sobald der Inhalt der Sammelschaltung übertragen wird, wodurch die Stufen der Register B und C ihren Inhalt umkehren und die Stufen des Registers A eingestellt werden. Da die Triggerstufen der Register B und C sich auf jedes Datenbit, das durch die Daten-Sammelleitung kommt, selbst umkehren, führt dies zu einer Ausschließlich ODER-Bedingung des jeweiligen früheren Inhalts der Register B und C. Im Falle einer Additions operation waren die Register B und C vor der Übertragung von Daten des zweiten Operanden durch die Daten-Sammelleitung gelöscht worden. Infolgedessen erscheinen die Daten in den Registern B und C genauso wie im Speicherregister. Auf der anderen Seite werden bei einer Subtraktion die Register B und C vorher alle auf Eins gesetzt, so daß jedes Datenbit umgekehrt wird und das Einerkomplement der Daten in die Register B und C gesetzt wird, wenr der zweite Operand durch die Sammelschaltung und die Datensammelleitung in die Register B und C übertragen wird. Dadurch erscheint also der zweite Operand in Einer-Komplementform, so daß er mit dem ersten Operanden in richtiger Form Ausschließlich ODER

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verarbeitet werden kann, wodurch eine Punktion erstellt wird, die die Summe zur Subtraktion des zweiten Operanden vom ersten Operanden darstellt. Anders ausgedrückt, wird jedes Bit des ersten Operanden im Sinne einer Ausschließlich-ODER-Funktion verarbeitet mit dem Komplement des Bits des zweiten Operanden, wodurch in einer Komplementaddition Halbsummen gebildet werden. Während des vierten Arbeitsganges einer Rechenoperation wird das Speicherregister gelöscht, wodurch auch der zweite Operand daraus entfernt wird und das Speicherregister für die Aufnahme des ersten Operanden aus dem Speicher vorbereitet. Im fünften Arbeitsgang wird der erste Operand auf bekannte Art über einen Zeit- und Adressierkreis 36 vom Speicher in das Speicherregister gestellt. Während des sechsten Ganges wird der Inhalt des Speicherregisters auf die Sammelschaltung und von dort auf die Datensammelleitung übertragen, die die Daten weiter in die Register B und C gibt. Da für die Register B und C Triggereingänge benutzt werden, kehii/jedes Bit des ersten Operanden ein Bit im zweiten Operanden um, wodurch die logische Ausschließlieh-ODER-Verarbeitung der beiden Operanden erfolgt, die mit der Bildung der Halbsummen dieser beiden Operanden gleichzusetzen ist. Die Register A und C sind direkt mit der in Abb. 18 dargestellten Übertrag-Voraesschau-Schaltung 32 verbunden.

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Wie in Abb. 18 dargestellt, erfolgen die Überträge in die entsprechenden Bits auf neue Art. Zur Erzeugung der Überträge werden nur die Halbsummen von zwei Operanden und einer der ursprünglichen Operanden verwendet. Diese: Art hat den Vorteil, daß bei aufeinanderfolgenden Wiederholungen (Ansammlungen) das OriginalEormat eines Operanden weder erhalten zu bleiben braucht, noch daß besondere "Erzeugungsund Lauf¹¹-Funktionen benötigt werden. Ebensowenig mußjbei Subtraktionen (wie bei der Operationsverzweigung zum Zähler) irgendeine Komplementierung für einen Eingang direkt vorgesehen werden.

Die in Abb. 18 dargestellten CLA-Ausgänge stellen "Übertrageinspifcz" für gleichzahlige Halbsummen-Bits dar. Diese Überträge ergeben nach einer Ausschließlich ODER-Verarbeitung mit den gleichzahligen HaIbsummenbits die Endsumme.

Wenn ein Übertrag auftritt (eine heiße Eins) wie in Abb. 18 dargestellt, ist dieses ein Übertrag in das Bit 31, das wertniedrigste Bit des Operanden. Dieser Übertrag kann nach Bit 30 laufen, wenn eine Eins in Bit 30 der Halbsumme in Register C am Eingang zu einer UND-Schaltung 200 steht. Wenn Bit 30 der Hauptsumme eine Null ist, (weil beide in das Register gebrachten Operanden in dieser Stelle Einsen hatten), dann arbeitet eine Und-Schaltung 201. Das folgt aus dem Fehlen einer Halbsumme (Not C rech 31) zusammen mit dem Vorliegen eines Operanden

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(Arech 31) was zwangsläufig das Vorliegen beider Operanden bedeutet. Wenn Bit 31 beider Operanden da ist, erfolgt ein Übertrag nach Bi^30 mit oder ohne einen Übertrag nach Bit 31, Die Und-Schaltung 201 braucht also das Übertrag in-Signal nicht zu überwachen.

Somit kann die Oder-Schaltung 202 einen Übertrag nach Bit 30 veranlassen. Entweder indem sie auf einen Übertrag in den Übertragsgenerator und die UND-Schaltung 200 anspricht oder indem sie auf das Vorhandensein eines Bits in Position 31 jedes Operanden und die UND -Schaltung 201 anspricht.

Ein Aus gangs signal aus der ODER-Schaltung 202 wird auf die UND-Schaltung 203 gebracht, die der UND-Schaltung 200 entspricht und ähnlich entspricht die UND-Schaltung 204 der UND-Schaltung 201. Eine ODER-Schaltung 205 übernimmt dieselbe Funktion wie die ODER-Schaltung 202, so daß ein Übertrag in Bit 23 sich aus einem Übertrag in Bit 30 zusammen mit einer Halbsumme in Bitposition 30 (Und-Schaltung 203) oder auf Grund der Einerbits in Position 30 beider Operanden (UND-Schaltung 204) ergibt. Das Aus gangs signal der ODER-Schaltung 205 wird auf eine UND-Schaltung 206 (die den ODER-Schaltungen 200 und 203 entspricht) gegeben und so die ODER-Schaltung 208 (die den ODER-Schaltungen 202 und 205 entspricht) in Betrieb gesetzt. Außerdem speist eine UND-Schaltung 207 (die den UND-Schaltungen 201 und 204 entspricht) in die ODER-Schal-

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tung 208 ein. Durch diese Anordnung der ODER-Schaltungen 202, 205 und 208 erreicht man also einen wellenförmigen Übertrag zwischen den Bits 31 und 28. Eine ODER-Schaltung 211 spricht jedoch auf eine Mehrzahl von UND-Schaltungen 200a, 201a, 204a, 207a und 210 an und erzeugt einen Übertrag nach Bit 27 ohne daß dafür Überträge aus den wertniederen Bits (31 bis 28) benötigt werden. Die UND-Schaltung 200a überwacht einen Übertrag in den Übertragsgenerator zusammen mit den Bits in alle folgenden werthöheren Positionen der Halbsumme, um festzustellen, ob ein Übertrag über den ganzen Bereich bis Bit 27 läuft. In ähnlicher Weise stellt die UND-Schaltung 201a fest, ob ein in Bit 31 erzeugter Übertrag bis Bit 27 weiterläuft. Die UND-Schaltung 204a bestimmt, ob ein in Bit 30 erzeugter Übertrag bis Bit 27 weiterläuft und die UND-Schaltung 207a bestimmt, ob ein in Bit 29 erzeugter Übertrag bis Bit 27 weiterläuft, und die UND-Schaltung 210 entspricht den UND-Schaltungen 201, 204 und 207 und stellt fest, ob in dem nächsten wertniederen Bit (Bit 28) ein Übertrag erzeugt worden ist. Die Bits 26 bis 1 sowie Bit 0 (dieses Bit erzeugt einen Übertrag aus dem Übertrags-Vorausschau-Zusatz an seiner höchsten Stelle) wurden der Einfachheit halber in der Zeichnung 18 weggelassen. Der Rest der Übertrags-Vorausschau-Schaltung würde 8 Sätze der in Abb. dargestellten Ausrüstung umfassen, die jeweils entsprechend an die verschiedenen Bitpoeitionen angeschlossen Bind, wobei der Übertrag aus der ODER-Schaltung 211 (das ist ein Übertrag in Bit 27) als Übertrag in die nächsthöhere Vier-Bit-Gruppe gegeben wird uew. Da die Daten-

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Sammelleitung an die binären Eingänge der Register B und C angeschlossen ist, wird der erste Operand (er wurde im 6. Arbeitsgang im G-Register B und C gesetzt) mit dem zweiten Operanden (er wurde im 3. Arbeitsgang in die Register B und G gesetzt) nach der Ausschließlich ODER-Instruktion verarbeitet.

Im Arbeitsgang 7 werden die Überträge in die Bits, die sich auf den fortlaufenden Übertrag der Übertrags-Vorausschau-Schaltung 32 beziehen, durch Übertragen der Übertrags-Vorausschau über die Daten-Sammelleitung nach Register B nach der Ausschließlich ODER-Instruktion mit den Halbsummen verarbeitet, die im Register B als Ergebnis der Bildung einer Ausschließlich ODER-Instruktion der beiden Operanden in diesem Register B gebildet wurden. So wird eine vollständige Summe im Register B erstellt.

Es ist zu beachten, daß der einzige Unterschied zwischen einer Addition und einer Subtraktion darin besteht, daß bei der Subtraktion die Register B und C am Anfang durch ein Signal auf der DC-ZB und C Recks-Leitung auf Eins gesetzt werden und nicht durch lauter Nullen auf der DC-ReZB und C-Recks-Leitung gelöscht werden. Außerdem wird bei einer Subtraktion der Übertrags-Eingangsriegel so gesetzt, daß das Zwierkomplement des zweiten Operanden als Ergebnis einer Ausschließlich ODER-Inetruktion mit lauter Einsen gebildet wird.

ms*«. 109810/1723

LOGISCHE OPERATIONEN

Grundsätzlich kann gesagt werden, daß die Funktionen zur logischen Verbindung zweier Operanden in den Registern A und B ausgeführt werden, indem im Register A die ODER-Instruktion und im Register B die Ausschließlich ODER-Instruktion gebildet wird. Ist ein logisches UND vorgesehen, wird das in Register A gebildete ODER mit dem Ausschließlich ODER, das vorher in Register B gebildet worden war, Ausschließlich ODER verarbeitet. Das führt zu einem logischen UND der beiden Operanden. Daraus folgt, daß nur in den beiden letzten Gängen ein Unterschied zwischen den Operationen UND, ODER und Ausschließlich ODER besteht. Im ersten Gang werden die Register A, B und C sowie die Speicherregister gelöscht. Im zweiten Gang wird der zweite Operand vom Speicher in das Speicherregister übertragen. In einem dritten Gang wird der Inhalt des Speicherregisters über die Daten-Sammelleitung in die Register A und B übertragen. In einem vierten Gang wird das Speicherregister gelöscht und so zur Aufnahme des ersten Operanden vorbereitet, der in einem fünften Gang dorthinfeesetzt wird. Im sechsten Gang wird der Inhalt des Speicherregisters in die Daten-Sammelleitung nach Register A übertragen. Wenn eine ODER-Operation auszuführen ist, ist also am Ende des sechsten Ganges das ODER der Operanden bereits im Registe r A gebildet. Die Register B und C werden während des sechsten Ganges einer ODER-Operation gelöscht, um so das Register B zur Aufnahme eines ODER über die Daten-Sammelleitung von Register A vorzubereiten, um den Inhalt des Registers A auf eine Stelle setzen zu können, von der er in das Speicherregister zurück-

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übertragen werden kann, damit das Ergebnis in den allgemeinen Registern gespeichert oder dorthin gesetzt ve rden kann. Andererseits wird während einer Und-Operation und einer Ausechließlich-ODER-Operation der Inhalt des Speicherregisters über die Daten-Sammelleitung genauso nach Register B übertragen wie der Inhalt des Registers A während des sechsten Arbeitsganges.

Es ist zu beachten, daß dieses Beispiel das Ergebnis nur in das Register B bringt, und daß zusätzliche Steuergänge, wie sie allgemein bekannt sind, vorgesehen werden müssen, um das Ergebnis aus dem Register B entweder wieder in ein allgemeines Register zurückzubringen oder es zur Speicherung oder weiteren Übertragung an eine andere Stelle im System in das Datenregister zustellen , entsprechend einer hiermit verbundenen Konstruktion.

Bei der Ausführung einer ODER-Operation wird im siebten Gang dieser Operation das in Register A gebildete ODER-Ergebnis nach Register B übertragen, da das Register B bei der vorliegenden Ausführung das Endergebnis enthalten muß. Bei der Ausführung einer UND-Operation wird der Inhalt des Registers A über die Daten-Sammelleitung nach Register B übertragen, so daß das ODER der Operanden innerhalb des Registers B Ausschließlich ODER verarbeitet wird, wobei das darin befindliche Ergebnis (es stellt das Ausschließlich ODER der Operanden dar) das ODER mit den Ausschließlich ODER-Ergebnissen in dem logischen UND η ach

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einer ausschließlichen ODER-Funktion verarbeitet. In beiden Fällen steht dann das Endergebnis im Register B. Es ist zu beachten, daß für die Ausschließlich ODER-Operation das Ergebnis im Register B gebildet wird, sobald der Inhalt der Speicherregister im sechsten Arbeitsgang über die Sammelschaltung und die Daten-Sammelleitung nach Register B übertragen wird.

OPERATION VERZWEIGEN ZUM ZÄHLER

In der Operation Verzweigen zum Zähler (Tabelle 4) ist die Verzweigungsadresse während der Instruktions-Ausleseperiode im Register B gebildet worden. Wfeiterhin wird das BX-Register durch ein Signal auf der DCZBX-Leitung während der i Periode 3 auf lauter Einsen gesetzt. Im ersten Gang einer Operation Verzweigen zum Zähler (Tabelle 4) werden das Register A und die Speicherregister gelöscht und der Inhalt des Registers B gegen den Inhalt des BX-Registers auf Grund eines Signales in der SIISTB 32-Leitung, welches eine Verschiebung von 32 Bits zwischen den Registern B und BX verursacht, vertauscht. Dadurch werden die Verzweigungsadresse in das BX-Register und lauter Einsen in das Register B gesetzt. In das Regifeter B werden lauter Einsen gesetzt, um von dem be! offenen Zähler Eins abziehen zu können und so festzustellen, ob die Verzweigung stattfinden soll oder nicht.

Das Abnehmen der Zählerfunktion wird daher durch Addition des Zweierkomplementes von Eins zum Zähler erreicht auf eine ähnliche Weise wie

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die Addition. So wird also das Register B im ersten Gang mit dem Zweierkomplement einer binären Eins vorbereitet, die dem Einerkomplement einer binären Null gleichkommt und ein Feld von lauter Nullen. enthält.

Im zweiten Arbeitsgang wird der erste Operand aus dem Speicher in das Speicherregister gesetzt. Dieser Operand ist der zu reduzierende Zählerfaktor, um festzustellen, ob eine Verzweigung stattfinden soll. Das Feld aus lauter Einsen wird von B nach C verschoben. Im dritten Gang wird genau wie bei den Rechenoperationen der Inhalt des Speicherregisters über die Daten-Sammelleitung ii die Register A, B und C übertragen. Da das Zweierkomplement einer binären Eins in die Register B und C gesetzt wird, bewirkt die binäre Triggerung der B und C-Register durch den Eingang der Daten-Sammelleitung die Ausschließlich ODER-Verarbeitung (die Halbsumme) des Zählers mit dem Komplement einer binären Eins, wodurch eine Halbsumme des reduzierten Zählerwertes gebildet wird. Im vierten Arbeitsgang wird der Inhalt der Übertrags-Voraus schau-Schaltung, die dem Inhalt der Register A und C jederzeit folgt, über die Daten-Sammelleitung in das Register B übertragen und dort werden dann die Übertrags-Vorausschau-Funktionen mit der Halbsumme, die im Register B steht, nach einer"Ausschliei31ich-ODER-Funktion" verarbeitet und so die Endsumme gebildet. So entsteht ein reduzierter Zählerwert, der darauf geprüft werden kann, ob eine Verzweigung stattzufinden hat oder nicht« Wenn eine Verzweigung stattfinden muü, besteht eine direkte

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Verbindung, über die der Inhalt des BX-Registers in den Instruktionszählerteil des Programmstatuswort-Registers übertragen werden kann. Dadurch wird die Verzweigungsadresse in den Instruktionszähler gesetzt, um die weitere Operation der Maschine für-den Fall, zu steuern, daß die Verzweigung entsprechend dem nach dem vierten Arbeitsgang im Register B festgelegten Inhalt erfolgreich ist. Im sechsten Arbeitsgang erfolgt eine automatische Übertragung des Inhalts der Speicherregister über die Sammelschaltung. Dieser Vorgang hat mit der Operation Verzweigen zum Zähler nichteyzu tun, vereinfacht jedoch die Steuerung, indem er die überflüssige Übertragung jetzt stattfinden läßt.

SPEICHEROPERATION

Die in Tabelle 5 dargestellte Speicheroperation speichert den Inhalt eines allgemeinen Registers, das durch die Adresse des ersten Operanden gekennzeichnet ist, an einer Speicherstelle, die durch die Adresse des zweiten Operanden gekennzeichnet ist. Die Adresse des zweiten Operanden wird vorgeschrieben durch die Instruktion und während der i-Periode 3 übe,r die Sammelschaltung und die Daten-Sammelleitung in die Register B und C übertragen. Während der i-Periode 1 wird das BX-Register gelöscht. Somit steht also am Anfang der Ausführung der Instruktion die Adresse, unter welcher die Daten im Speicher gespeichert werden sollen, im Register B und das Register BX steht auf Null. Das allgemeine Register kann eines der 48 allgemeinen Register sein, die unten in der Abb. 1 dargestellt sind oder in einer anderen Ausführung

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ähnlicher Art innerhalb eines Arbeitsregisters einer Zentraleinheit Teil des Hauptspeichers 20 seil. Die zu gebende Beschreibung geht von der Annahme aus, daß die zu speichernden Daten entweder vom Speicher oder von den allgemeinen Registern 48 in das Speicherregister übertragen werden. Für die Zwecke der vorliegenden Erfindung genügt es, daß die zu speichernden Daten aus dem Speicherregister kommen und der Adresse folgen, die den Ort angibt, wo diese Daten zu speichern sind.

Im ersten Gang der Speicheroperation wird das Speicherregister gelöscht und der Inhalt der Register B und BX wird auf ein Signal auf der SHSTB 32-Leitung gegeneinander vertauscht. Dadurch wird die Adresse, die den Platz definiert, an dem die Daten zu speichern sind, in das BX-Register gesetzt, so daß sie zu einem späteren Zeitpunkt verfügbar ist und das B-Register auf Null gesetzt, da das BX-Register vorher während der i-Periode 1 gelöscht worden war. Während des zweiten Arbeitsganges wird der erste Operand (die zu speichernden Daten) aus den allgemeinen Registern in das Speicherregister gesetzt. Während des dritten Arbeitsganges wird der Inhalt des Speicherregisters über die Daten-Sammelleitung nach Register B übertragen. In einem vierten Arbeitsgang wird das Speicherregister wieder gelöscht, um die Daten aufnehmen zu können, die in den Speicher gesetzt werden sollen. Es ist zu beachten, daß das Speicherregister die Pufferfunktionen sowohl bei Speichereingabe als auch

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bei Speicherausgabe übernimmt. Im vierten Arbeitsgang werden außerdem die Inhalte der Register B und BX wiederum gegeneinander vertauscht, um die Daten, die aus den allgemeinen Registern ausgelesen werden müssen, in das Register B zu setzen und so zu der Adresse zurückzukehren, die die Operation steuert. Dann wird der Inhalt des B-Registers auf das Speicheradressregister übertagen. Im sechsten Gang wird der Inhalt des Speicherdatenregisters automatisch über die Sammelschaltung an die Daten-Sammelleitung übertragen. Diese führt zwar während der Speicheroperation keine eigentliche Arbeit aus, vereinfacht aber die Logik und schadet nicht. Ebenfalls im sechsten Arbeitsgang werden die Inhalte der Register B und BX übertragen, wodurch die Daten, die sich im Register BX befinden, in das Register B gelangen (da die Adresse ja Register B verlasssen hat und jetzt in SAR steht). Im siebten Arbeitsgang werden die Daten in Register B in das Speibher-Datenregister übertragen, so daß die Operation abgeschlossen werden kann, indem man die Daten, die im Speicherregister am Ende des siebten Arbeitsganges stehen, im Speicher 20 speichert.

ZUSAMMENFASSUNG DES DATENFLUSSES

Gleichstrom-Verriegellungen mit UND-Schaltungen und ODER-Schaltungen, die zueinander rückgekoppelt sind, sind zwangsläufig relativ langsame Einrichtungen. Um Verriegelungen zu schaffen, die bei relativ hohen Geschwindigkeiten arbeiten sind teuere Bauteile erforderlich. Weiterhin erfordert die Verwendung von Gleichstromverriegelungon in

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Registern in denen Daten ausgetauscht werden sollen, Pufferregister. D. h. eine Datenübertragung zwischen den Registern B und BX würde bei Verwendung von Gleichstromverriegelungen ein zusätzliches Register zwischen dem Ausgang des B-Registers und dem Eingang des BX-Registers erfordern und ein zweites zusätzliches Register zwischen dem Ausgang des BX-Registers und dem Eingang des B-Registers. Das beruht auf der Kennlinie der Gleichstromverriegelungen, bei denen sich der Ausgang verändert, sobald sich der Eingang auch nur geringfügig ändert, so daß sich ohne Pufferregister Grenzbedingungen ergeben. Die Wechselstromtriggerung hat auf der anderen Seite Verzögerungsmerkmale, die einen direkten Austausch von einem Register zum anderen und zurück ohne Pufferregister nicht gestatten. Das beruht darauf, daß die Zeitverzögerung des Kondensatoreingangs der Anlage die Benutzung des Ausgangs einer Anlage zum Bedienen der zweiten Anlage gestattet, wenn man dann ein Zeitbegrenzungssignal gibt, um die Übertragung von der einen Anlage in die andere sofort zu bewirken, bevor die Anlage Gelegenheit hatte, ihren Lagezustand zu ändern. Durch entsprechende Auswahl von Kondensator- und Widerstands elementen in den Eingängen dieser Trigger können Grenzbedingungen vermieden werden.

Demgegenüber umfaßt die vorliegende Erfindung die Verwendung dieser Kondensatoreingänge in umgekehrter Weise und liefert so einen Hochgeschwindigkeitsbetrieb. In diesem Fall wird das Übertragungssignal nicht auf einen Kondensator gegeben, sondern auf den Widerstands eingang.

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Dann werden die Daten direkt auf den Kondensator gegeben. D. h., daß der Triggei* auf die Daten anspricht, sobald diese auf der Fernleitung zwischen dem Übertragungsmittel und dem Trigger zur Verfügung stehen. In vorliegendem Fall werden die die Rückkopplung bedingenden Eingangsklemmen des Registers C an die Ausgänge des Registers B und nicht an die eigenen Ausgänge gelegt, wodurch das Register C auf die Einstellung des Registers B betrieben wird, bevor der eigentliche Inhalt des Registers B in Register C gebracht wird. Das bedeutet, daß die binäre Triggerwirkung des Registers C verfügbar ist, wenn sich die Daten in Register B einmal stabilisiert haben und im Register C gesetzt worden sind, ohne daß man erst darauf warten muß, bis sich die Ausgänge des Registers C stabilisiert haben. Es ist zu beachten, daß in dem speziellen Anwendungsfall (Operation Verzweigen zum Zähler) das Setzen des Registers B auf lauter Einsen zwecks Addition des Komplementes eines Einheitswertes zu einer Zählerfunktion durch einen schnellen Austausch der Daten aus dem BX-Register erreicht wird. Um eine andere Verbindung zum C-Register oder ein CX-Register zum Löschen des O-Registers zu vermeiden, wird das C-Register durch Übertragen des Inhaltes aus dem B-Register in das C-Register auf lauter Nullen gesetzt. Der Anschluß der Trigger-Rückkopplungs-Leitungen des Registers C an den Ausgang des Registers B stabilisiert Register C früher, so daß der Inhalt des Speicherregisters in die Register B und C übertragen werden kann, ohne daß man erst auf eine Stabilisierung von C warten muß.

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Das schnelle Löschen und Setzen von Registern durch Übertmgung von Nullen oder Einsen erübrigt das Warten, bis eine Gleichstrom-Setz- oder Lösch-Steuerleitung stromlos geworden ist und sich die Bedingungen auf das volle Ausgangspotential stabilisieren können. Somit liegt in der Übertragung von Einsen und Nullen (wie bei der Operation Verzweigen zum Zähler) aus dem BX- in das B-Register die Möglichkeit schneller eine Halbsumme im B-Register zu erstellen, da diese unmittelbar nach der Übertragung der Daten aus dem BX- in das B-Register gebildet ist.

Es wurde hier keine Operation beschrieben, die die Verwendung von A und AX-Registern zeigt, welche sich auf Gleit-kommaoperationen beziehen, die hier nicht beschrieben sind. Aus der Beschreibung für die anderen Register und. typischen Operationen ist jedoch zu ersehen, daß die A- und AX-Register gegenseitig reziproke Funktionen übernehmen können, etwa in der Art, daß das Register A verschiedene aufeinanderfolgende Funktionen der Reihe nach ausführt, während Daten aus einem Arbeitsgang zur Verwendung in einem späteren Arbeitsgang zurückge halten werden, indem man sie in das AX-Register überträgt und bei einem späteren Arbeitsgang durch eine weitere Übertragung wieder abruft. Es ist zu beachten, daß das AX-Register das Α-Register speist, indem die Daten direkt auf die kapazitiven Eingänge des Α-Registers gegeben werden, während das Kommando zur Datenübertragung zwischen den beiden Registern auf den Widerstands eingang gegeben wird. Da der

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andere mögliche Widerstand an ein negatives Potential gelegt ist und somit jeden Trigger für das Setzen vorbereitet, erfolgt die Übertragung zwischen den Registern A und AX sehr schnell.

Entsprechend der vorliegenden Erfindung ist die Subtraktion sehr einfach auf Grund der Tatsache, daß das Komplement eines Operanden auf jede der beiden Arten gebildet werden kann. Während einer Subtraktion werden die Register B und C vorher durch ein Gleichstrom-Setz-Signal auf lauter Einsen gesetzt, so daß das erste Setzen eines Operanden (des zweiten Operanden) in die Register B und C zur Bildung des Einerkomplements dieses Operanden in diesem Register führt, da die Ausschließlich ODER-Funktion automatisch stattfindet. Auf der anderen Seite werden während der Halbwortoperationen lauter Einsen in die B- und C-Register gebracht, wobei das Halbwort auf ein Vollwort erweitert werden muß, indem man das Vorzeichen durch die umgekehrte Logikfunktion der Sammelschaltung überträgt, die automatisch lauter Einsen setzt, wenn keine besondere Übertragungsauswahl getroffen wird. Daraus ist klar zu ersehen, daß die Sammelechaltung zum Zweck der Komplementierung eines Wertes in den Registern B und C (wie bei einer-Subtraktion) lauter Einsen liefern kann. Man kann also eine Vielzahl von Operationen, die der Subtraktion ähnlich sind, ausführen, indem man lauter Einsen als Komplement eines Operanden liefert, der bereite in den Registern Π und C steht, dadurch, daß man die

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Sammelschaltung über die Daten-Sammelleitung mit den Registern B und C verbindet und kein Übertragungs-Signal an die Sammelschaltung gibt. Mit anderen Worten: Man kann in die Register B und C lauter Einsen setzen, indem man Signale erzeugt, die die Sammelschaltung mit der Daten-Sammelleitung und diese mit den Registern B und C verbinden.

Die logischen Funktionen (UND, ODER, Ausschließlich ODER) werden ausgeführt, indem man nur die natürlichen Eigenschaften der Register A, B und C benutzt, so daß das Register A automatisch die ODER-Funktion erstellt, das Register B die Funktion Ausschließlich ODER und die UND-Funktion durch Kombination der beiden Register erreicht wird. Dieses Prinzip bietet den zusätzlichen Vorteil, daß in dem Gang nach der Erzeugung der ODER-Funktion und der Ausschließlich ODER-Funktion das B-Register zu lauter Nullen gelöscht werden kann. Wenn dann der Inhalt des Registers A über die Daten-Sammelleitung nach Register B zurückgestellt wird, enthält das Register B das ODER des Operanden. Wenn andererseits das Ausschließlich ODER benötigt wird, wird das Register B nicht gelöscht und der Inhalt des Registers A nicht nach B zurückübertragen. Wenn jedoch die UND-Funktion gefordert wird, wird der Inhalt dea Registers Δ über die Daten-Sammelleitung nach B zurückgestellt, ohne daß das Register B vorher gesetzt wurde und so das logische UND erzeugt. Somit kann man auf recht einfach Art mit dem Datenfluß der vorliegenden Erfindung ein logisches Ergebnis im Itegifter

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B erstellen, das jede der drei wichtigsten logischen Funktionen darstellen kann.

Der Einfachheit halber wurden Multiplikation und Division nicht beschrieben. Es ist jedoch klar, daß sich die Möglichkeiten dieses Datenflusses im Rechnen und Verschieben der Werte ideal für vereinfachte Multiplikationen und Divisionen eignen. Die Verschiebungsmöglichkeiten der Register B und BX ermöglichen z.B. die Erzeugung großer Summen im Register B und die einfache Übertragung dieser Summen an andere Stellen der Register B und BX, während einer mehrfachen Multiplikation oder Division. Dadurch entfällt ein zustäzlicher Datenfluß und die für die Verschiebung von Daten über Datenfernleitungen und die für die zugehörigen Verschiebungsgeräte erforderliehe Zeit.

Obwohl die Erfindung in bezug auf eine spezielle Darstellung beschrieben und gezeigt wurde, versteht es sich für Fachleute von selbst, daß verschiedene Änderungen und Auslassungen in Form und Einzelheiten vorgenommen werden können, solange nicht vom Sinn und Rahmen der Erfindung abgewichen wird, die nur durch die nachfolgen aufgeführten Ansprüche begrenzt ist.

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Claims (11)

PATENTANSPRÜCHE

1. Schaltungsanordnung zur Durchführung sowohl logischer als auch arithmetischer Grundoperationen mit Registern aus bistabilen Kippschaltungen zur Aufnahme von zu verknüpfenden Operanden, Ergebnissen und gegebenenfalls entstehenden Übertragen, wobei die Register aus solchen bistabilen Kippschaltungen bestehen, die jeweils eine Eingangstorschaltungs-Funktion aufweisen oder mit UND- bzw. ODER-Seinltungen miteinander gekoppelt sind und durch anliegende Takt-, Daten- und Operationssignale geschaltet werden, dadurch gekennzeichnet, daß ein erstes Register aus bistabilen Kippstufen mit Gleich- und Wechselstromeingangs-Impedanzen aus dem eingetragenen Inhalt und den an den Dateneingängen stehenden Daten eine Ausschließlich-ODER-Aussage bildet, daß die Daten-Ausgänge mit den Daten-Eingängen eines zweiten Registers verbunden sind, das ebenfalls Gleich- und Wechselstroineiiigangs-Impedanzen aufweist, und daß die Übertragung der Daten vom ersten Register in das zweite Register unter Steuerung einer Übertrags- Yorausschau-Schaltung erfolgt, die in Abhängigkeit vom Inhalt der beiden genannten Register Übertrags- und Steuersignal ti bildet, wodurch am Ende der genannten gesteuerten Datenübertragung das Ergebnis in Abhängigkeit von den anliegenden Oporationssignalen im zweiten Register zur Verfugung steht.

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2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die die Datenübertragung steuernden Signale auf die Widerstandseingänge der Register geführt sind, während die Daten-Signale direkt auf die Kondensatoren-Eingänge wirken, so daß eine sehr schnelle Umschaltung der Register stuf en erfolgt.

3. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Stufen des zweiten Registers alle auf Hins gesetzt werden, daß die Übertrags -Vorausschau-Schaltung auf ein Übertrags-Eingangs-Signal das Ergebnis im zweiten Register um Eins erhöht und daß vor der Eintragung der Operanden in das ez'Ste bezw. in das zweite Register die entsprechenden Steuer- und Übertragssignale abgeleitet werden, wodurch die arithmetische Differenz der beiden Operanden im /weiten genannten Register gebildet wird.

4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß ein erstes Register (A ) eine ODER-Aussage aus dem eingetragenen Inhalt und den an den Dateneingängen stehenden Daten bildet, daß ein zweites Register (H) eine Ausschließlich-ODEit-Aussage aus dem am Eingang anstehenden Daten und dem momentanen Inhalt bildet, und daß eine UND-Aussage der beiden eingetragenen Operanden dadurch erreicht wird, daß die gebildeten Aussagen der beiden genannten Register in einentyÜritten- Register (C) miteinander verknüpft werden.

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5. Schaltungsanordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß sowohl den Einschalt-Eingängen, als auch den Ausschalt-Eingängen mindestens eine RC-Kombination mit nachgeschalteter Halbleiterdiode zugeordnet ist, die als logische UND-Schaltung wirken, und mit deren Kondensatoreingang die Datenleitung und mit deren Kondensator eingang die Datenleitung und mit deren Widerstandseingängen die Steuerleitungen verbunden sind, die das Register auf die gewünschte durchzuführende Operation umschalten.

G. Schaltungsanordnung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß alle Eingänge von sich jeweils entsprechenden UND-Schaltungen ,.jf der Einschaltseite und auf der Ausschaltseite einer Ilegisterstufe in Form einer bistabilen Kippschaltung miteinander verbunden sind, so daß die auf die Eingänge dieser UND-Schaltungen wirkenden Signale bekannterweise die bistabile Kippschaltung immer in einen anderen stabilen Zustand schalten.

7. Schaltungsanordnung nach ilen Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß der Kondensator mit den Einschalteingängen und den Ausachalteingängen zugeordneten UND-Schaltungen mit der Steuerleitung zur Umschaltung auf die gewünschte durchzuführende Operation verbunden ist und die Widerstände der UND-Schaltung mit den Datenleitungen in Verbindung stehen.

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8. Schaltungsanordnung nach den Ansprüchen 1 bis 7, dadurch gekennzeichnet, daß nur die Widerstandseingänge der sich entsprechenden UND-Schaltungen auf der Einschalt-Seite und auf der Ausschalt Seite einer Registerstufe miteinander verbunden sind, während die Kondensatoreingänge dieser UND-Schaltungen getrennte Eingangssignale zugeführt bekommen.

9. Schaltungsanordnung nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß nur die Kondensatoreingägne der sich entsprechenden UND-Schaltungen auf der Eins ehalt-Seite und auf der Ausschalt Seite einer Registerstufe miteinander galvanisch verbunden sind, während die Widerstands eingänge verschiedene Eingangs signale zugeführt, bekommen.

10. Schaltungsanordnung nach den Ansprüchen 1 bis 9, dadurch gekennzeichnet, daß den Eingängen einer bistabilen Kippschaltung eines Registers mehrere sich entsprechende UND-Schaltungen auf der Ein- und auf der Ausschalt-Seite zugeordnet sind, deren Kondensator- und/oder Widerstands-Eingänge miteinander verbunden sind.

11. Schaltungsanordnung nach den Ansprüchen 1 bis 10, dadurch gekennzeichnet, daß eine aus Kondensator, Widerstand und Diode bestehen-

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de UND-Schaltung, die der Ausschalt-Eingangs-Seite der bistabilen Kippschaltung zugeordnet ist vom Ausgangs.signal der Einschalt-Seite der bistabilen Kippschaltung gesteuert wird, während die entsprechende UND-Schaltung auf der Einsehall Seite von dem Ausgangs signal der Ausschau-Seite der bistabilen Kippschaltung gesteuert wird.

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