DE2605495A1

DE2605495A1 - Multiplikationsschaltung, insbesondere fuer numerische filter

Info

Publication number: DE2605495A1
Application number: DE19762605495
Authority: DE
Inventors: Jacques Majos
Original assignee: MAJOS
Current assignee: MAJOS
Priority date: 1975-02-19
Filing date: 1976-02-12
Publication date: 1976-09-02
Also published as: FR2301870A1; DE2605495C3; DE2605495B2; US4027147A; FR2301870B1; GB1541697A

Description

Patentanwalt Dipl.-Ing. Rudolf Möbus

REUTLINGEN HINDENBURGSTRASSE6S TELEFON CO 71 31} 34718

P 2708

Anmelder;

1. Herr Jacques MAJOS

Bätiment AC2, 223 boulevard d¹Armor 22300 LANNION / Frankreich

2. Herr Jean-Louis LARDY

Les Fontaines, BStiment 22

22300 LANNION / Frankreich

Multiplikationsschaltung _t insbesondere für numerische Filter

Die Erfindung betrifft eine binäre Multiplikationsschaltung zum Filtern der Zeitmultiplexinformationen mit einem vorgegebenen großen numerischen Informationsfluß, mit einem Multiplikantenspeicher, der die parallelen Worte des Multiplikanten mit dem vorgegebenen Informationsfluß erhält, mit einem Multiplikatorspeicher, der die Bits eines Multiplikators mit in der Ordnung ansteigendem

.2

0 9 8 3 6/0958

2 6 O 5 4 9 S

P 2708 -Z-

Binärrang enthält, und mit einer Schaltung zum Verteilen der parallelen Worte des Multiplikanten in Teilworte mit einer bestimmten Anzahl von Bits, fortschreitend von den Bitj mit geringem Binärrang zu den Bits mit starkem Binärrang.

Bs ist bekannt, daß man mit einem numerischen Filter der Ordnung r, wenn man die r ersten diskreten Werte einer numerischen Ausgangsfunktion y und die s + 1 neuesten Werte einer numerischen Eingangsfunktion χ kennt, den neuen Wert der Ausgangsfunktion bestimmen kann:

s r

y(nT)= y ) L. x(nT-iT) - } ^ K. y(nT-iT) (1) i=0 ^x i=1 ^x

Wenn das Filter von der ersten Ordnung ist, wird die Differenzgleichung (1) zu:

y(nT) = χ (nT) +Ky

Γ (r--1 )tJ

Bin numerisches Filter enthält also einen oder mehrere Multiplikatoren einer binären numerischen Funktion y oder χ mit binären numerischen Koeffizienten K. und L..

Π 0 H Π 3 fi / Π 9 5 θ

P 2708 - 3 -

Ein numerisches Filter ist um so interessanter, je größer die Zahl der mit ihm beeinflußbaren Kanäle ist, d.h_o, daß das Eingangssignal ein numerisches Signal mit größtmöglichem Informationsfluß ist. In diesem Fall folgen die Abtastungen oder Worte des numerischen Eingangssignales mit sehr raschem Takt einander, und eine Multiplikation eines M.I₀C.-Wortes muß beendet sein, wenn das nachfolgende Wort am numerischen Filter erscheint.

Wenn man das in Fig. 1 dargestellte numerische Filter betrachtet, das einen Additionskreis 1, einen Multiplikationskreis 2 und einen Verzögerungskreis 3 umfaßt, und wenn man mit T die Dauer einer Zeile, mit t die Additionszeit im Kreis 1, mit t die Multiplikationszeit im Kreis 2 und mit t die Verzögerung des Verzögerungskreises 3 bezeichnet, muß folgende Ungleichung gelten:

t + t + t

Wenn η die Anzahl der Kanäle ist, somit T/n die Dauer einer Zeitspanne ist, müssen folgende Ungleichungen vorliegen:

t_x< T/n

f. 0 3 B 3 R / 0 9 5 B

P 2708 - 4 -

Für eine gewöhnliche Parallel/Serien-Multiplikation mit einer Multiplikationszeit von t = 1//s, und unter der Annahme, daß T = 125 /fs "beträgt, kann man maximal

η ^ 125/1 =125 Kanäle behandeln.

Um die Anzahl der Kanäle zu vergrößern, muß man t und t verkleinern.

Wenn ein Signalwort am Eingang des Additionskreises 1 im Zeitpunkt 0 auftritt, verläßt es den Kreis 1 nach der Addition im Zeitpunkt t , und das Ergebnis seiner Multiplikation mit dem Koeffizienten K muß am anderen Eingang des Additionskreises im Zeitpunkt T vorliegen. Die Zeit für die Ausführung der Multiplikation beträgt also höchstens T - t . Andererseits sollten die Worte in den Multiplikationskreis 2 im Takt T/n eintreten. Man sieht also, daß bei einer numerischen Filterung das Ergebnis der Multiplikation nicht sofort erforderlich ist und daß nicht die Rechenzeit, sondern die Anzahl der pro Sekunde verarbeiteten Informationen teilnimmt.

Eine binäre Multiplikationsschaltung ist durch die US-PS 3 795 880 vom 19« Juni 1972 bekannt. Diese binäre Multiplikationsschaltung weist neben zwei

3 R / η q h

2 6 0 5 4 9

P 2708 - 5 -

Permanentspeichern für den Multiplikator und den Multiplikanten Schieberegister auf, welche die Teilprodukte aus einem Bit des Multiplikators mit den Bits eines Teilwortes des Multiplikanten registrierte. Die Schieberegister sind mit den Additionsschaltungen eines Vielfachadditionskreises über Gruppen verbunden, die einer bestimmten Zahl von angrenzenden Spalten entsprechen, die durch die übliche Ausführung einer binären Multiplikation bestimmt sind.

Bei der Einrichtung nach dem vorstehend genannten US-Patent sind alle Teilprodukte in Schieberegistern registriert. Dann werden zur Verkürzung der Rechenzeit der Multiplikation die Teilprodukte einer ersten Spalte jeder Gruppe der Schieberegister addiert, dann die zweiten anschließenden Spalten mit den ersten Spalten usw.. Da die Addition der Teilprodukte von Spalte zu Spalte durchgeführt wird, muß einerseits die Multiplikation mit einem ersten Multiplikanten voll beendet werden, bevor die Multiplikation mit einem zweiten Multiplikanten beginnt, und müssen andererseits zu Beginn des Multiplikationsvorganges alle Teilworte eines Multiplikanten registriert werden. In diesem Fall, wo die Rechenzeit der Multiplikation gegenüber einer üblichen Multiplikation merklich verringert ist, ist die Informationsausgabe dieser binären Multiplikationsschaltung umso geringer, je größer die Zahl der Bits ist, die den Multiplikator und den Multiplikanten bilden.

ο · .6

C fi l"t H 3 R / Π 9 R ft

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Eine andere binäre Multiplikationsschaltung ist durch die US-PS 3 691 359 vom 28„ Juli 1970 bekannt» Bei dieser Schaltung wird die Addition der Teilprodukte eines Bits des Multiplikators mit einem Bit des Multiplikanten Zeile für Zeile "bewirkt, die durch den üblichen Ablauf einer binären Multiplikation definiert sind, im Gegensatz also zur Schaltung nach der US-PS 3 795 880. Es sind Additionsschaltungen vorgesehen, mit denen die Ergebnisse der Additionen der vorausgegangenen Zeilen mit den Teilprodukten der nachfolgenden Zeile addiert werden, die um einen Binärrang in den Schieberegistern verschoben sind_o Der Multiplikant ist in einem Permanentspeicher registriert, der eine Kapazität von einem Wort für einen Verbindungsweg hat. Dadurch ergeben sich die gleichen Nachteile, die vorstehend in Verbindung mit der Schaltung der US-PS 3 795 880 angeführt worden sind.

Der Erfindung liegt die Aufgabe zugrunde, eine binäre Multiplikationsschaltung zu schaffen, die wie bei der Schaltung nach der US-PS 3 691 359 eine Multiplikation Zeile für Zeile durchführt, die im Gegensatz zur bekannten Multiplikationsschaltung aber in der Lage ist, eine große Anzahl von Zeitmultiplexkanälen mit einem größeren numerischen Informationsfluß zu bearbeiten, wenn die

fi fs 9 Β 3 fi / 0 9 5 R

P 2708 - 7 -

Rechenzeit von einem Wort eines durch, diese "binäre Multiplikationsschaltung behandelten Kanals relativ lang bleibt. Zu diesem Zweck ist erfindungsgemäß ein Schieberegister mit mehreren Stufen vorgesehen, das die Worte des Multiplikanten mit höherem Informationsfluß übereinstimmend mit einem Schieberegister registriert, das die durch die Addition der Teilprodukte erhaltenen Teilsummen registriert.

Zusätzlich ist der Informationsfluß unabhängig von der Anzahl der Bits, welche die Worte des Multiplikanten bilden.

Die gestellte Aufgabe wird erfindungsgemäß mit einer Schaltung der eingangs genannten Art gelöst, die dadurch gekennzeichnet ist, daß sie außerdem Schaltkreise zum Abziehen verschobener Teilworte des Multiplikanten von Teilworten des Multiplikanten durch Wegnehmen ihres Bits mit dem geringsten Binärrang und durch Hinzufügen des Bits mit dem geringsten Binärrang des nachfolgenden Teilwortes des Multiplikanten als Bit mit dem stärksten Binärrang in der Ordnung ansteigenden Binärranges aufweist; daß Schaltungen zum Multiplizieren der verschobenen Teilworte des Multiplikanten mit dem ersten Bit des Multiplikators zum Erzielen von ersten Teilprodukten, Schaltungen zum

P 2708 - 8 -

Multiplizieren der Teilworte des Multiplikanten mit dem zweiten Bit des Multiplikators zum Erzielen von zweiten Teilprodukten, Schaltungen zum Addieren der ersten Teilprodukte zu den zweiten Teilprodukten zum Erzielen von ersten Teilsummen, Schaltungen zum Abziehen der ersten verschobenen Teilsummen von den ersten Teilsummen durch Wegnehmen ihres Bits mit dem geringsten Binärrang von den Teilsummen und durch Hinzufügen des Bits mit dem geringsten Binärrang der nachfolgenden Teilsumme als Bit mit dem stärksten Binärrang in der Ordnung ansteigenden Binärranges, Schaltungen zum Multiplizieren der Teilworte des Multiplikanten mit den folgenden Bits des Multiplikators zum Erzielen aufeinanderfolgender Teilprodukte, die einem Bit des Multiplikators entsprechen, das verschieden ist vom ersten und vom zweiten Bit des Multiplikators, und Schaltungen zum Addieren der aufeinanderfolgenden Teilprodukte und verschobenen Teilsummen, die dem vorangegangenen Bit des Multiplikators in der Ordnung abnehmenden Binärranges entsprechen zum Erzielen aufeinanderfolgender Teilsummen, die einem Bit des Multiplikators entsprechen, das verschieden ist vom ersten und vom zweiten des Multiplikators, vorgesehen sind.

6 / 0 9 5 8

P 2708 - 9 -

Gemäß der Erfindung wird also der Multiplikant in eine bestimmte Anzahl von Teilworte geteilt, denen verschobene Teilworte entsprechen, denen an ihrem rechten Ende das Bit mit dem geringsten Binärrang weggenommen ist und die an ihrem linken Ende mit dem Bit mit dem geringsten Binärrang des nachfolgenden Teilwortes versehen sind. Die verschobenen Teilworte werden mit dem ersten Bit des Multiplikators multipliziert, die Teilworte werden mit dem zweiten Bit des Multiplikators multipliziert, und die erhaltenen Teilprodukte werden zur Bildung der ersten Teilsumme addiert. Den ersten Teilsummen entsprechen erste verschobene Teilsummen, denen an ihrem rechten Ende das Bit mit dem geringsten Binärrang weggenommen ist und die an ihrem linken Ende mit dem Bit mit der geringsten Wertigkeit der nachfolgenden Teilsumme versehen sind. Die Teilworte werden mit dem dritten Bit des Multiplikators multipliziert, und die erhaltenen Teilprodukte werden zu den ersten verschobenen Teilsummen addiert, um zweite Teilsummen zu bilden,, Dann werden die Teilworte mit dem vierten Bit des Multiplikators multipliziert, und die erhaltenen Teilprodukte werden zu den verschobenen zweiten Teilsummen addiert, usw..

Die Mindestzeit, nach welcher man die nachfolgende Information in die erfindungsgemäß ausgebildete Multiplikator-

,10

G 0 :: ;i 3 R / 0 9 B 8

P 2708

- 10 -

schaltung eingeben kann, ist gleich der erforderlichen Zeit, um eine Teilsumme zu errechnen. Diese Zeit wird nachfolgend mit £~bezeichnet.

Nachfolgend werden Ausführungsbeispiele des Erfindungsgegenstandes anhand der beiliegenden Zeichnungen näher erläutert.

Es zeigen:
Fig. 1

Fig. 2

Fig. 3A + 3B

ein numerisches Filter erster Ordnung, das bereits vorstehend behandelt worden ist;

ein Schema, das den Ablauf der Multiplikation in einer erfindungsgemäß ausgebildeten Multiplikationsschaltung erläutert j

im Blocksehaltdiagramm eine binäre Multiplikationsschaltung mit großem numerischem Informationsfluß für einen allgemeinen Fall, in welchem die Multiplikanten k Worte mit q Bits und die Multiplikatoren m Bits aufweisen;

..11

836/0958

P 2708 - 11 -

Fig. 4 eine erfindungsgemäß ausgebildete

Multiplikationsschaltung mit großem numerischen Informationsfluß im Blockschal tdiagramm für den besonderen Fall, in welchem die Multiplikanten zwei Worte mit 8 Bits und die Multiplikatoren 15 Bits aufweisen.

Fig. 2 erläutert den allgemeinen Ablauf der Multiplikation von zwei binären Worten, einem Multiplikanten X und einem Multiplikator C. Der Multiplikant X hat η Bits und ist in k Teilworte X. (1^ j ^k) von q Bits (n=kq) geteilt, und der Multiplikator C hat m Bits C₁ (1^T i^m). Die Multiplikation ist in Fig. 2 schematisch gesetzt und in ihrem Ablauf dargestellt.

Die Zeile Nr. 1 der in Fig. 2 dargestellten Multiplikation weist die Produkte der Teilworte des Multiplikanten mit dem ersten Bit C. mit dem geringsten (oder Null-) Rang von C auf:

Zeile Nr. 1

Ύ Γ* Yf Yf"* Y Γ* YP

^Äk ^Ü1 ^Än+1 S ^λή ^υ1 ^Än-1 ^υ1 ^A1 ^Ü1

In der Zeile Nr. 2 der Fig. 2 sind die Teilworte X der Zeile Nr. 1 um ein Bit nach links verschoben und damit

π M il 3 6 / 0 9 5 8

26Ü5495

P 2708 - 12 -

in Teilworte X^! verwandelt, und die Teilworte X¹ sind mit C₁ multipliziert worden:

Zeile Nr. 2

^X'k ^C1 ^XVi ^C1 ^X'i ^C1 ^Χ'ό-1 ^C1 ^X'1 °1

(X¹. ist das Wort X., dem rechts das Bit mit dem geringsten binären Rang weggenommen und dem links das Bit mit dem geringsten binären Rang von Χ·₊₁ hinzugefügt worden ist). Das Bit mit dem geringsten binären Rang XR. des Produktes X.C. ist das Bit mit dem binären Rang Null des Ergebnisses der Multiplikation.

Die Zeile Nr. 3 der Fig. 2 weist die Produkte der Teilworte des Multiplikanten mit dem Bit Cp mit dem binären Rang Eins von C auf:

Zeile Nr. 3

YC Y Π YC Y C ΥΠ

\ ^υ2 ^An+1 ^Ü2 ^ΑΆ ^υ2 ^χή-1 ^υ2 ^Ä1 ^Ü2

genau unter die Worte der Zeile Nr. 2 geschrieben. Man bildet nun die Summe der Zeilen Nr. 2 und Nr. 3, indem man setzt:

Π Π « R 3 6 / 0 9 5 8

2 6 U 5 4 9 S

P 2708 - 13 -

wobei R/· -r_^j ^ * der Abzug von der S/ a*\ λ ergebenen Addition ist. Diese Summe schreibt sich:

Zeile Nr. 4

^Sk,1 ^S(j+i),1 ^Sj,1 ^S(ü-D,1 ^S1,1

In der Zeile Nr. 5 der B¹Ig. 2 sind die Teilworte der Zeile Nr„ 4 um ein Bit nach links verschoben und dadurch die Teilworte gebildet:

Zeile Nr₀ 5

^S'k,1 ^S!(g+1),1 ^S'o,1 ^SI(Ü-1),1 ^S'i,1

wobei S¹. _Λ das Wort S. _Λ nach der Wegnahme des Bits mit

Of' J » '

dem geringsten binären Rang auf der rechten Seite und nach dem Hinzufügen des Bits mit dem geringsten binären Rang von S/.₊^\ ^ auf der linken Seite ist. Das Bit XRp mit dem geringsten binären Rang des Teilwortes S^, .. ist das Bit mit dem Binärrang Eins des Ergebnisses der Multiplikation.

Die Zeile Nr. 6 der Fig. 2 weist die Produkte der Teilworte des Multiplikanten mit dem Bit CU mit dem Binärrang Zwei von C auf:

Zeile Nr. 6:

^Xk S ^X(d+1) ^C3 ^Xü ^C3 ^X(j-1) ^C3 ^X1 ^C

3 (j-1) 3 1

...14

P 2708 - 14 -

genau unter die Worte der Zeile Nr. 5 geschriebene Man bildet nun die Summe aus den Zeilen Nr. 5 und Nr. 6, indem man setzt:

^sd,i - ^s'd,(i-0 ^+Xd

wobei Rf. _Λ \ . der Abzug von der S/. _Λ \ . ergebenden Addition ist. Diese Summe schreibt sich:

Zeile Nr. 7

^Sk,2 ^S(d+1),2 ^Sd,2 ^S(d-1),2 ^Sk,2

Man bildet erneut S^f . /·. _Λ\ aus S. /. ^\, dann S. . aus S¹ . f^_A\ ¹^¹⁰- <ii^e Produkte X. ^c(_i+>|) nach der Gleichung (3)

Die Zeile Nr. 8 der Flg. 2 lautet:

Zeile Nr. 8

^Sk,(m-2) ^S(j+D,(m-2) ^Sd,(m-2) ^S(a-i),(m-2) ^S1,(m-2)

Die Zeile Nr. 9 lautet:
Zeile Nr. 9

^Slk,(m-2) ³¹Cj₊D,(m-2) ^Std,(m-2) ^S'(j-1),(m-2)

Die Zeile Nr. 10 lautet:
Zeile Nr. 10

^Xk ^Cm ^X(j+1) ^Cm ^Xj ^Cm ^X(o-1) ^Cm ^X1 ^Cm

o..15 G 0 υ 8 3 6 / 0 9 5 8

26U549B

P 2708 - 15 -

Die Zeile Nr. 11, die Abzüge, lautet:

^Rk(m-1) ^R(d+I),(m-1) ^Rd,(m-1) ^R(ü-D,(m-1) ^R(o-2), (m-

und die Zeile Nr. 12 lautet:
Zeile Nr. 12

^Sk,(m-1) ^S(d+I),(m-1) ^Sj,(m-1) ^S(ü-I),(m-1) ^S1,(m-1)

Die Bits XR, mit dem geringsten Rang von S^ 2^>XRm-1 von S₁ (_m_p) ^un(^ -^Yn ^von ^1 fm-i) ^s^ⁿ⁽^ Bits mit dem Rang bzw» Binärwert Zwei, (m-2) und (m-1) vom Ergebnis der Multiplikation, sind zusammen, mit XR. und XRp, m Bits mit geringem Rang.

Die (q-1) Bits mit hohem Rang von S₁ (_m_-i)> die 1 Bits der Worte S_2f(nM) Ms S_k)(m__i} und das Bit R^ (^₁) bilden zusammen die η Bits von hohem Rang XR(_m+>i \ bis XR/ ν des Ergebnisses der Multiplikation.

In den Fig. 3 ist ein Eingangsregister 100 des Multiplikanten dargestellt, in welchem der Multiplikant X in Teilworte X. bis X, in den Teilregxstern 100., bis 100, aufgeteilt ist. Jedes Teilregister hat zwei Ausgänge, den einen, auf welchem das Teilwort X., und den anderen, auf

welchem das verschobene Teilwort Z¹ . erscheint„ X¹ · ist

J J

...16

60 9 8 3 6/0950

2 6 O S 4 9

P 2708 - 16 -

an seinem rechten Ende das Bit mit dem geringsten Rang von X. weggenommen und an seinem linken Ende

J
das Bit mit dem geringsten Rang vom nachfolgenden Teilwort X/. ^\ angefügt. Im Zeitpunkt t^ werden zusammen das verschobene Teilwort X¹. und C., das aus einem den Multiplikator C enthaltenden Register 101 kommt, auf das UND-Tor 111. übertragen (eigentlich jedes Tor 111 (111^ bis 111/^ ^n und jedes Tor (112. bis 112, ) bzw₀ Gruppen von q Toren, doch ist in Fig. 3 aus Gründen der Übersichtlichkeit nur ein Tor dargestellt)ο Im gleichen Zeitpunkt t. werden zusammen das Teilwort X.. und Cp von dem Register auf das UND-Tor 112. übertragen. Der Additionskreis 113,, liefert den Abzug R. _Λ und die Summe S_-1 _{Λ α}

I 1,1 1,1

Dieser Abzug wird im Register 103-i und diese Summe wird im Register 104 gespeichert.

Im Zeitpunkt t. werden zusammen das verschobene Teilwort X·. und C. auf das UND-Tor 111. übertragen,

zur gleichen Zeit, wenn das Teilwort X. und C₉

zusammen auf das UND-Tor 112. übertragen werden.

Der Additionskreis 113. liefert den Abzug R. _Λ

0 J t *

und die Summe S. ., die in den Registern 103^ bzw. 104 gespeichert werden.

...17

H / Π 9 B R

P 2708 - 17 -

Im Zeitpunkt t, werden zusammen das verschobene Teilwort X'_k und C^ auf das UND-Tor 111^ übertragen, zur gleichen

Zeit, wenn das Teilwort X^. und C₂ auf das UND-Tor 112^

übertragen werden. Der Additionskreis 113_k liefert den

Abzug R^ ^ und die Summe S^ ,., die in den Registern 103_k bzw. 104 gespeichert werden_o

Im Zeitpunkt t/, ,\ werden zusammen das Teilwort X_-1 und C^ auf das UND-Tor 111(y,*\ übertragen, zur gleichen Zeit, wenn das verschobene Teilwort S\ _Λ (d_oh₀ diesem Wort an seinem rechten Ende das Bit mit dem geringsten binären Rang von S/i _Λ weggenommen und an seinem linken Ende mit dem Bit mit dem geringsten binären Rang des nachfolgenden Wortes S₂ ,, versehen) und das vom UND-Tor 111/·, ^x kommende Produkt X_-1 C^ zusammen auf den Additionskreis ^3/·τ.,^\ übertragen werden. Der zuletztgenannte Kreis liefert den Abzug R. ₂ und die Summe S>. ₂, die in den Registern 103_k+1 bzw. 104 gespeichert werden.

Zum Zeitpunkt "^f ·_2}ΐτ+ΐ werden zusammen das Teilwort X^ und C. auf das UND-Tor 111 (^_£)k+1 ^uber"^traS^en» ^zur gleichen Zeit, wenn das verschobene Teilwort S',, (±-o) ^¹⁰- ^^{as vom} UND-Tor 111_(jL„_2)k+1 kommende Teilprodukt X₁ C_{± zusammen auf den}

2 6 U S 4 9 b

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Additionskreis 113/· p^k+1 übertragen werden. Der Additionskreis 113/._2)i,₊₁ liefert den Abzug R.. (i_-n u*¹*³· d-ie Summe S^ (^_λ)ι die ⁱⁿ den Registern 103/i 2)1,,-] bzw» gespeichert werden.

Im Zeitpunkt t/. >iw,· werden zusammen das Teilwort X. und C. auf das UND-Tor 111(4OW₊-J übertragen, zur gleichen Zeit, wenn das verschobene Teilwort S^f. /. _o\ und das vom

UND-Tor 111(-_p}k+i kommende Produkt X. C. zusammen auf den Additionskreis H^/^oW+i übertragen werden. Der zuletztgenannte Additionskreis liefert den Abzug R.

ο»

und die Summe S. /. _Λ \, die in den Registern 103/.,. bzw. 104 gespeichert werden,,

Die vollständige Multiplikatorschaltung ist aus den vorstehend beschriebenen Etagen aufgebaut und braucht daher nicht weiter beschrieben v/erden.

Das Register 100 ist ein Schieberegister mit umlaufender Information, in welchem die Information zu folgenden Zeitpunkten zugänglich ist:

^ Λ «Ο.·· Ι*· Ο · · . O "Ir-I J JS.

*1ε+1 ^0##tk+a ·°°·^ ^t(i-2)k+1 ••••^t(i-2)k+j **° ¹¹Ci-Dk

• · ο \* t

(m-i)k

.o.19 G u :-i H ?> B / 0 9 5 R

2BÜ5495

P 2708 - 19 -

Der Abzug R^_-1N (■;_-]> wird auf den Additionskreis

Zeitpunkt "^π_ρ^ν+1 übertragen, ^zur selben

Zeit wie X. und C.· Die Summe S. /. _Λ\ wird um die Zeitspanne T^ danach erhalten, also im Zeitpunkt ^f-; _p W₊-; ⁺ ' °

Setzen wir nun voraus, daß

T = ρ

wobei ρ die Wirkungsperiode des Multiplikators ist, so gilt

P = t_x - t_x-1

Die Summe S. /. _Λ\, oder allgemein jede Summe S. ., muß über eine Zeit t, gespeichert werden

Diese Speicherdauer ist nicht für alle Bits von S. .

genau, und es müssen folgende Sonderfälle betrachtet werden:

1.) -S. . mit j = 1 und i ^ m-1

d J¹

-i R / 0 Q Ki R

P 2708 - 20 -

Das erste Bit von rechts bei allen S,, . ist ein

Ergebnisbit. Also muß man in diesem Fall nur (q-1) Bits gespeichert halten:

(k-i)p Sekunden (5)

2.) S. - mit jjM υ φ k i φ m-1 Das erste Bit von rechts von S. . wird zur Zeit

J¹

verwendet, denn dies ist das Bit mit dem stärksten Rang von S^f/ **\At ^-^{as zum} Rechnen von S/._. \ (*,λ\ dient_o Die (q-1) verbleibenden Bits werden zur Zeit

verwendet und dienen zum Rechnen von S. (-,_Λ\ι erhalten zur Zeit

..o21

2 6 ü 5 4 9 S

P 2708 - 21 -

Für S. . und mit den aufgezeigten Bedingungen für i und j
gilt also:

1 Bit wird (k-2)p Sekunden gespeichert gehalten (6)
(q-1) Bits werden (k-i)p Sekunden gespeichert gehalten (7) .

3.) S_k)i i φ m-1

Dieser Fall ist identisch mit dem vorstehend beschriebenen
Fall, doch muß ein Bit zusätzlich gespeichert gehalten
werden: Dies ist der Abzug.

Für S₁ . gilt also:

1 Bit wird (k-2)p Sekunden gespeichert gehalten (8) q. Bits werden (k-i)p Sekunden gespeichert gehalten (9) <

4.) S. . i = m-1

Die k letzten Teilergebnisse, das sind S^ t_m *\ bis

S-, /^ \, sind besondere, und für jedes ist die Speicherdauer unterschiedlich:

51 Ir_n λ \ wird nicht gespeichert gehalten (10) κ,^m- \ j

^S(k-1) (m-1) ^wird· P Sekunden gespeichert gehalten (11)

5₂ C_111-1) wird (k-2) ρ Sekunden gespeichert gehalten (12)

(q-1) Bits von S , .% werden (k-1) ρ Sekunden

if\M-i) gespeichert gehalten (13)

26US495

P 2708 - 22 -

Fähigkeit des Speichers der Teilresultate: Nun kann man die Fähigkeit des Speichers errechnen, der zum Speichern von S.. . dient, ausgehend davon, daß wenn ein Teilergebnis S. . (x-1)p Sekunden gespeichert

0 9

gehalten ist, während dieser Zeit χ Teilresultate erzielt werden können und somit xq oder x(q_-i) Bits, da die Worte q Bits oder (q-1) Bits haben.

1.) S. . mit 3-1 und i φ m-1

(q-1) Bits werden (k-1) ρ Sekunden gespeichert gehalten

Fähigkeit k(q-i) Bits (5¹)

2.) S. . mit j φ 1 j φ k i φ m-1

J j¹

Fähigkeit

jjk-Dq + q-ij (k-2) Bits (6'), (7')

3.) S. . mit i φ m-1

K,X

Fähigkeit _(k__{i)(q+i) + q Mts (8},_{)f (9}.)

ergibt für die Fälle 1_O, 2. und 3. insgesamt: (m-2) (k²q - k+1) Bits

* ο ο έ-0

P 2708

4.) S.

Fähigkeit

mit i = m-1

Bits

(10«) (12«)

^Bits

ergibt insgesamt für 4.

(13«)

Die Gesamtfähigkeit C„ des Speichers für die Teilergebnisse ist:

C„ = (m-2) k²q - k+1| - (k-1) + k(k-i)q Bits

.o.24

Π ·ί R 3 B / Γ) 9 B R

P 2708 - 24 -

MuItipiikantenspeieher:

In diesem Speicher 100 wird der Multiplikant während der gesamten Zeit, in welcher er benötigt wird, gespeichert, also während der Zeit, die zum Ausrechnen aller S. .

erforderlich ist, welche diesem Multiplikanten entsprechen, gilt also:

-t. = (m-i)kp Sekunden (14)

Während dieser Zeit gelangen (m-1)k Multiplikanten in den Speicher. Die Fähigkeit C™ des Multiplikantenspeichers

C_M = (m-1)kn = (m-1) k²q Bits

C_M = (m-i)k² Worte (15)

Der Informationsfluß der Multiplizierschaltung ist:

= -fcOisL _=k/p

(_m-i)kp

In einem Grundzyklus von ρ Sekunden bearbeitet die Multiplikatorschaltung (m-1)k Worte aus (m-1)k Worten.

...25

>{ 3K / Π 95 R

P 2708 - 25 -

Anwendungsbeispiel (Fig. 4):

Es setzt 120 numerische Kanäle, abtastet auf die Zeilenfrequenz 560 kHz, gefiltert voraus. Daraus wird eine Zeile mit einer Dauer von

T = 1/560.10³ = 1,785 μ s

und somit die Zeitspanne von einer Dauer von P = 1,785/120 = 14,88 ns

hervorgehen.

Es setzt Werte für η und m von

η = 16
m = 15

voraus,

und man wählt Bestandteile aus der Serie ECL 10 K und insbesondere die arithmetische Einheit 10181 zu 4 Bits. Die Rechenzeit für diese Einheit beträgt Z"^ - 7 ns für

die Summe und T" = 4 ns für den Abzug.

Man wählt für die Register 100 und 104 Register vom Typ 10141 mit einer Übertragungszeit θ von 2,5 ns.

RO9836/0958

26Ü5495

P 2708 - 26 -

Die Grundzykluszeit ρ muß größer oder gleich der Additionszeit Tl von q Bits zeit θ des Registers, sein:

Additionszeit Tl von q Bits, erhöht um die Übertragungs

ρ = 14,88 ns>Q + 6_q = 2,5 + £_q ,

was ergibt

Γ ζ 12,38 ns

Die Additionszeit ο von q Bits ist auf die Additionszeit ν. von 4 Bits durch die Gleichung bezogen:

7~ n-4k ^- , —

woraus sich ergibt k = 1,72 Man nimmt k = 2 und daraus q = n/k =

und, indem man k durch 2 in der Gleichung (16) ersetzt, erhält man:

ΊΓ = 11 ns

Man hat nun

ρ = 14,88 ns^9 + Zl = 2,5 + 11 = 13,5 ns

...27

P 2708 - 27 - 2 6 U b 4 9 5

Aus Figo 4 ist das Register 100 mit 28 Stufen 100^ Ms dargestellt, das enthält

(m-1) k = 28 Multiplikanten (X₁-X^₁ bis (X₁-X

mit . ρ

(m-i)k = 56 Teilworten des Multiplikanten,

und die Additionskreise 113 weisen insgesamt 28 Kreise 113_n Ms 113₂₈ auf.

Das Register 100 wird fortlaufend durch eine Zeitstufe mit der Frequenz 1/p gesteuerte Die aufeinanderfolgenden Multiplikanten werden auf die erste Stufe 10O₁ übertragen und werden dann nacheinander bis in die Stufe 10O₂₈ geschoben, an deren Ausgang die Speicherung aufhört.

Auf die Additionskreise 113-j "bis 113₂₈ werden die aus der nachfolgenden Tabelle ersichtlichen Teilworte übertragen. In dieser Tabelle haben die X jeweils drei Beiwerte. Der erste Beiwert ist der vorerwähnte Parameter j. Der zweite Beiwert ist der Parameter i, der sich im Gegensatz zur Darstellung in Fig. 2, wo i die Zahl der Gruppen von k Additionskreisen bezeichnet und sich von 1 bis (m-1) ändert, bis C₁ und C₂ in der gleichen Gruppe behandelt sind, jetzt i von 1 bis m ändert, also von 1 bis 15 im gewählten Beispiele Der dritte Beiwert bezeichnet die Nummer des Multiplikanten.

B / ο 9 B

P 2708

TABELLE

113₂₈ 113₂₇

'2,15,2 ^A1,

113₃

2,3,2β ^A1,3,27

t_o X,

^X1

2,3,27 ^X1,3,28

2,15,4

2,3,28

2,(i-2),2

^X2,15,5 ^X1,15,6

^X2,3,1 ^X1,3,2 ^X2,(i-2),3

27 ^X2,15,28 ^X1,15,1 ^ο·" ^X2,3,24 ^X1,3,25 ^X2,(i-2),26 ^X1,(1-2),27

?8 ^X2,15,1 ^X1,15,2 *^e" ^X2,3,25 ^X1,3,26 ^X2,(i-2),27 ^X1,(i-2),28

/ ι] 9 5 8

2 B U b 4 9 5

P 2708 - 29 -

In Pig. 4 ist der Inhalt der Stufen des Registers 100 im Zeitpunkt t>. dargestellt.

In Figo 4 ist außerdem das Register 104 für die Teilprodukte S. . dargestellt. Dieses Register umfaßt

23 Stufen 104 bis 104₂₈.

Die Worte im Innern der Registerstufen weisen drei Beiwerte auf. Die beiden ersten Beiwerte sind die gleichen Beiwerte wie die in den Fig. 3A und 3B verwendeten; der dritte Beiwert ist die Nummer des Multiplikanten. Wie das Register 100 wird das Register 104 fortlaufend durch einen Taktgeber mit der Frequenz 1/p gesteuert_o In Fig. 4 ist der Inhalt der Stufen 104. bis 104p_g des Registers 104 im Zeitpunkt t. dargestellt.

- 30 -

60H836/0958

Claims

26GSA95

P 2708 - 30 -

Patentansprüche

Binäre Multiplikationschaltung zum Filtern der Zeitmultiplexinformationen mit einem vorgegebenen großen numerischen Informationsfluß, mit einem Multiplikantenspeicher, der die parallelen Worte des Multiplikanten mit dem vorgegebenen Informationsfluß erhält, mit einem Multiplikatorspeicher, der die Bits eines Multiplikators mit in der Ordnung ansteigendem Binärrang enthält, und mit einer Schaltung zum Verteilen der parallelen Worte des Multiplikanten in Teilworte mit einer bestimmten Anzahl von Bits, fortschreitend von den Bits mit geringem Binärrang zu den Bits mit starkem Binärrang, dadurch gekennzeichnet, daß sie außerdem Schaltkreise zum Abziehen verschobener Teilworte des Multiplikanten von Teilworten des Multiplikanten durch Wegnehmen ihres Bits mit dem geringsten binären Rang und durch Hinzufügen des Bits mit dem geringsten binären Rang des nachfolgenden Teilwortes des Multiplikanten als Bit mit dem stärksten Binärrang in der Ordnung ansteigenden Binärranges aufweist; daß Schaltungen (111- bis 111, ) zum Multiplizieren der verschobenen

Teilworte des Multiplikanten mit dem ersten Bit des Multiplikators zum Erzielen von ersten Teilprodukten, Schaltungen (112.« bis 112^) zum Multiplizieren der Teilworte des Multiplikanten mit dem zweiten Bit des Multiplikators zum Erzielen von zweiten Teilprodukten,

...31 κ η M H 3 H / Ο 9 5 8

P 2708 - 31 -

Schaltungen (113-j "bis 113_k) zum Addieren der ersten Teilprodukte zu den zweiten Teilprodukten zum Erzielen von ersten Teilsummen, Schaltungen zum Abziehen der ersten verschobenen Teilsummen von den ersten Teilsummen durch Wegnehmen ihres Bits mit dem geringsten binären Rang von den Teilsummen und durch Hinzufügen des Bits mit dem geringsten binären Rang der nachfolgenden
Teilsumme als Bit mit dem stärksten Binärrang in
der Ordnung ansteigenden Binärranges, Schaltungen
(111, . bis 111 / ,. \jj zum Multiplizieren der
Teilworte des Multiplikanten mit den folgenden Bits des Multiplikators zum Erzielen aufeinanderfolgender Teilprodukte, die einem Bit des Multiplikators
entsprechen, das verschieden ist vom ersten und vom zweiten Bit des Multiplikators, und Schaltungen
(113^,-1 bis 113/J_11-1Nt,) zum Addieren der aufeinanderfolgenden Teilprodukte und verschobenen Teilsummen, die dem vorangegangenen Bit des Multiplikators in der Ordnung abnehmenden Binärranges entsprechen zum
Erzielen aufeinanderfolgender Teilsummen, die einem Bit des Multiplikators entsprechen, das verschieden ist vom ersten und vom zweiten Bit des Multiplikators,
vorgesehen sind.

,32

^;!': H 36/0988

P 2708 — "52 —

Binäre Multiplikationsschaltung nach Anspruch 1, bei welcher die parallelen Worte des Multiplikanten k Teilworte mit q Bits aufweisen und der Multiplikator ein Wort mit m Bits ist, dadurch gekennzeichnet, daß die Schaltungen (113^ "bis 113_k) ^zum Addieren der ersten und der zweiten Teilprodukte und die Schaltungen 013ι_₊ι bis ^3/_m_^\_k) zum Addieren der aufeinanderfolgenden Teilprodukte und der aufeinanderfolgenden Teilsummen, die einem vom ersten und zweiten Bit des Multiplikators unterschiedlichen Bit entsprechen, (m-1) k Addierkreise aufweisen,,

G η 9 836/0958