DE2064606B2

DE2064606B2 - Anordnung zur Echtzeitverarbeitung von elektrischen Signalen durch Anwendung der schnellen Fourier-Transformierten

Info

Publication number: DE2064606B2
Application number: DE2064606A
Authority: DE
Inventors: Jean-Claude Cagnes-Surmer Constantin (Frankreich)
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1969-12-31
Filing date: 1970-12-30
Publication date: 1974-01-31
Also published as: NL7017728A; SE365630B; US3704826A; DE2064606C3; FR2082030A5; GB1330700A; DE2064606A1; BE757750A

Description

Die Erfindung bezieht sich auf eine Anordnung zur Echtzeitverarbeitung von elektrischen Signalen, weiche durch Anwendung der schnellen Fourier-TransformicTten nach einem Ttcralionsverfahrcn die Koeffizienten der diskreten Fourier-Transformierten der analogen Eingangssignal berechnet, die zuvor quanlisicrt und in die Form von /V ·■= 2" komplexen Abtastwerten gebracht worden sind, mit einer Regalanordnung, welche zwei den Realteil bzw. den Imaginärteil der komplexen Abtastwerte darstellenden Signalfolgen empfängt und zwei Rechcnblöckc enthält, die gleichzeitig den Realteil bzw. den Imaginärteil bearbeiten, wobei jeder Rechenblock Speichervorrichtungen mit sequentiellem Zugriff, in denen die gespeicherten Informationen verschoben werden, sowie gesteuerte Umschalter für die Herstellung der erforderlichen Verbindungen bei den aufeinanderfolgenden Iterationsschritten enthält, und mit einer Syntheseschaltung, welche komplexe Bezugswerte zu einer Multiplzieranordnung für kom-

plexe Werte liefert, deren Ausgänge jeweils mit einem der Rechenblöcke verbunden sind.

Das unter der Bezeichnung »schnelle Fourier-Transformierte« bekannte Rechenverfahren ermöglicht es, auf besonders wirksame Weise durch Iteration die N Koeffizienten der diskreten Fourier-Transformierten einer zeitlichen Folge zu berechnen, die aus N in gleichen Abständen liegenden Abtastwerten einer periodischen Zeitfunktion besteht. Wenn die Zeitfunktion nicht periodr.-..h ist, wird sie dadurch periodisch gemacht, daß man ihr eine Periode erteilt, die groß gegen das Zeitintervall ist, in dem sie nicht vernachlässigbare Werte annimmt, wobei die so berechneten komplexen Fourier-Koeffizienten dann eine Abtastung der Fourier-Transformierten selbst darstellen. Eine theoretische Erläuterung dieser Rechentechnik findet sich in dem Aufsatz »What is the Fast Fourier Transform« in der Zeitschrift »IEEE Transactions on Audio and Electroacoustics«, Band AU-15, Nr. 2, Juni 1967, S. 45 bis 55.

Wie in dem Aufsatz von G. D. Bergland: »Fast Fourier Transform Hardware Implementations An Overview« in der Zeitschrift IBEE Transactions on Audio and Electroacoustics«, Band AU-17, Nr. 2. Juni 1969. S. 104 bis 108, angegeben ist, bestehen verschiedene Anordnungen, bei denen die diskrete schnelle Fourier-Transformierte eine- abgetasteten Signals angewendet wird. Diese Anordnungen machen aber zum größten Teil von Speichern mit direktem Zugriff Gebrauch, die bekanntlich den wesentlichen Nachteil haben, daß ihr Raumbedarf und ihre Kosten besonders groß sind. Außerdem erfordern sie verhältnismäßig komplizierte Adüressiersysteme.

Aus dem Aufsatz »A Method for Computing the Fast Fourier Transform with Auxiliary Memory and Limited High-Speed Storage« von R. C. Singleton in der Zeitschrift »IEEE Transactions on Audio and Electroacoustics«, Bd. AU-15, Nr. 2 Juni 1967, S. 91 bis 98, ist e, auch bekannt, daß die den Interationen dienende Rechenanordnung Speicher mit ssquenticl-

bj lern Zugriff (z. B. Magnetbänder) enthalten kann.

Andererseits ist es aus der britischen Patentschrift 800 587 bekannt, bei der digitalen Speicherung von Analog-Daten einen Speicher mit sequentiellem Zugriff nach Art eines Umlaufspeichers zu verwenden, womit be^:",pielsweisc eine Zeitkompression der Eingangsdaten erzielt werden kann.

Aufgabe der Erfindung ist die Schaffung einer Anordnung der eingangs angegebenen Art, die bei einfachem Aufbau mit geringem Speichcraufwand eine

So schnelle Durchführung der Rechnung in einer geringen Anzahl von Rechenschritten ermöglicht.

Nach der Erfindung wird dies dadurch erreicht, daß jeder Rechenblock zwei Speichervorrichiungen enthält, von denen jede eine Kapazität von N Wörtern hat, und daß die Frequenz der Verschiebung der Informationen in der einen Speichervorrichtung 'loppelt so groß wie in der anderen Speichervorrichtung ist und diese Verschiebefrequenzen sowie die Rollen der Spei-

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chervorrichtungen bei jeder Iteration vertauscht wer- abgenommene Wort zu der komplexen Multiplizier-

den, so daß jeder Rechenblock nach η Iterationen ein anordnung übertragen wird, welche die von der Syn-

Signal liefert, das den Realteilen bzw. den Imaginär- theseschaltung gelieferten komplexen Bezugswerte

teilen der N gesuchten Fourier-Koeffizienten ent- empfängt, daß das Ausgangssignal der komplexen

spricht. 5 Multiplizieranordnung einerseits dem einen Eingang

Bei der erfindungsgemäßen Anordnung werden in einer Subtrahierschaltung und andrerseits dem einen

jedem Rechenblock nur zwei Speichervorrichtungen Eingang einer Addierschaltung zugeführt wird, daß

mit einer Kapazität von jeweils N Wörtern benötigt, die anderen Eingänge der Subtrahierschaltung und

die vorzugsweise als Verschieberegister aufgebaut der Addierschaltung das am Ausgang der letzten

sein können. io Stufe dieses Verschieberegisters abgenommene Wort

Eine erste vorteilhafte Ausführungsform der Er- empfangen, daß der Ausgang der Addierschaltung

findung besteht darin, daß die den beiden Rechen- dann mit dem zweiten Eingang des anderen Ver-

blöcken der Rechenanordnung gelieferten Signalfol- Schieberegisters verbunden ist, das außerdem an dem

gen von einer Vorbehandlungsschaltung geliefert wer- ersten Eingang das Ausgangssignal der Subtrahier-

den, der eine Speicher- und Zeitkompressionsanord- 15 schaltung empfängt, und daß Umschalter die Rollen

nung für jede der Signalfolgen nachgeschaltet ist, der beiden Verschieberegister bei der zweiten Itera-

daß in jedem Rechenblock jede Speichervorrichtung tion vertauschen, so daß am Ende des Zyklus von η

durch ein Verschieberegister mit N Stufen gebildet aufeinanderfolgenden Iterationen das letzte gefüllte

ist, das einen Eingang an der ersten Stufe, einen wei- Verschieberegister die N Fourier-Koeffizienten ent-

teren Eingang an der zweiten Stufe, einen mittleren ao hält, die in ihrer natürlichen Reihenfolge angeordnet

Ausgang an der Stufe Nr. N/2 und einen Endausgang sind.

an der Stufe Nr. Λ' aufweist, daß jeder Rechenblock Im ersten Fall werden die Abtastwerte in der na-

eine Addierschaltung und eine Subtrahierschaltung türlichen Reihenfolge in die Rechenanordnung einge-

enthält, daß der Ausgang der Subtrahierschaltung mit geben und die Ergebnisse in der binär inversen Rei-

einem Eingang der komplexen Multiplizieranord- »5 henfolge erhalten, während im zweiten Fall die Ab-

nung verbunden ist, welche die von der Synthese- tastweric in der binär inversen Reihenfolge eingege-

schaltung gelieferten komplexen Bezugswerte emp- ben und die Ergebnisse in der natürlichen Reihenfolge

fängt, und daß die Umschalter durch periodische Si- erhalten werden.

gnalfolgen derart gesteuert werden, daß bei der ersten Da in beiden Fällen am Ende jeder Iteration je-Iteration nach der Eingabe der N Abtastwerte in der 30 weils eine der Speichervorrichtungen leer ist und bei natürlichen Reihenfolge in das Verschieberegister mit der ersten Ausführungsform die Verschiebefrequenz der kleineren Verschiebefrequenz das am mittleren der Speicheranordnung, in welche die Wörter einge-Ausgang dieses Verschieberegisters abgenommene geben werden, gleich der Verschiebefrequenz der Wort einerseits zu dem ersten am Endausgang dieses Speicheranordnung ist, aus welcher bei der zweiten Verschieberegisters austretenden Wort addiert und 35 Ausführungsform die zur Berechnung verwendeten andrerseits davon subtrahiert wird, und der Ausgang Wörter entnommen werden, lassen sich die beiden der komplexen Multiplizieranordnung mit dem Ein- Ausführungsformen auch in vorteilhafter Weise so gang an der ersten Stufe des anderen Verschiebere- kombinieren, daß ihnen die Speicheranordnungen gisters mit der größeren Verschiebefrequenz verbun- gemeinsam sind. Dadurch läßt sich die Rechenkapaden ist, während der Ausgang der Addierschaltung 40 zität bei gleichem Speicheraufwand verdoppeln,
mit dem Eingang der zweiten Stufe dieses anderen Ausführungsbeispiele der Erfindung sind in der Verschieberegisters verbunden ist, und daß bei der Zeichnung dargestellt. Darin zeigt
zweiten Iteration die Rollen der beiden Verschiebe- F i g. 1 das Übersichtsschema der erfindungsgeregister durch die Umschalter vertauscht werden, so mäßen Anordnung,

daß am Ende des Zyklus von η aufeinanderfolgenden 45 F i g. 2 das Prinzipschema der Schaltungsgruppe zur

Iterationen das letzte gefüllte Verschieberegister die analogen Verarbeitung des Eingangssignals bei der

N Fourier Koeffizienten enthält, die in der zu ihrer erfindungsgemäßen Anordnung,

natürlichen Reihenfolge binär inversen Reihenfolge F i g. 3 das Prinzipschema eines ersten Aasfüh-

angeordnet sind. rungsbeispiels der erfindungsgemäßen Anordnung,

Eine zweite Ausführungsform der Erfindung be- 50 insbesondere eines Rechenblocks,

steht darin, daß die den beiden Rechenblöcken der Fig. 4 Zeitdiagramme von Steuersignalen, die der

Rechenanordnung gelieferten Signalfolgen von einer Anordnung von F i g. 3 zugeführt werden,

Vorbehandlungsschaltung geliefert werden, der eine F i g. 5 das Prinzipschema eines Ausführungsbei-

Speicher- und Zeitkompessionsanordnung für jede spiels einer Anordnung zum Umordnen der von der

der Signalfolgen nachgeschaltet ist, daß in jedem 55 Anordnung von F i g. 3 gelieferten Informationen,

Rechenblock jede Speichervorrichtung durch ein Ver- F i g. 6 das Prinzipschema eines zweiten Ausfüh-

schieberegister gebildet ist, das einen ersten Eingang rungsbeispiels eines Teils der erfindungsgemäßen An-

an der ersten Stufe, einen zweiten Eingang an der Ordnung und

Stufe Nr. N/2 und Ausgänge an den beiden letzten F i g. 7 das Prinzipschema eines Ausführungsbei-

Stufen hat, daß die Verschiebefrequenz der Informa- 60 spiels der bei der erfindungsgemäßen Anordnung ver-

tionen in dem einen Verschieberegister abwechselnd wendeten Syntheseschaltung für die Bewertungskoef-

bei jeder zweiten Iteration gleich dem doppelten Wert fizienten.

bzw. der Hälfte der Verschiebefrequenz des anderen Die Anordnung, deren Übersichtsschema in Fi g. 1 Verschieberegisters ist, daß bei der ersten Iteration dargestellt ist, berechnet die diskrete Fourier-Transnach der Eingabe der N Abtastwerte in der zu ihrer 65 formierte eines Signals E, das einer Echtzeit-Verarnatürlichen Reihenfolge binär inversen Reihenfolge beitung, beispielsweise einer Spektralanalyse unterin das Verschieberegister mit der größeren Ver- worfen werden soll.
Schiebefrequenz das am Ausgang der vorletzten Stufe Zu diesem Zweck wird das Signal E einer Analog-

τ*

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verarbeitungsanordnung A zugeführt, die beispiels- gleich zu Speichern mit direktem Zugriff haben. Da-

weise in der in F i g. 2 dargestellten Weise ausgebildet bei sind zwei Lösungen möglich, je nachdem, ob man

ist. Diese Anordnung bildet in an sich bekannter am Ausgang der Rechenanordnungen C die N kom-

Weise aus dem Signal E zwei Zeitfolgen von N quan- plexen Koeffizienten in der natürlichen Reihenfolge

tisierten Abtastwerten, von denen die eine dem Real- ₅ oder in der binär inversen Reihenfolge erhalten will,

teil R ü.>td die andere dem Imaginärteil Im eines korn- Im letzten Fall kann jedoch die natürliche Reihen-

plexen Signals entsprechen, wodurch es möglich wird, folge mit Hilfe von Umordnungsschaltungen D₁ und

die Filterung hinsichtlich der Wahl eines Frequenz- D₁ wiederhergestellt werden.

bandüs F zu vereinfachen. Zu diesem Zweck wird Zur Vereinfachung der Beschreibung wird nachdas Signal E gleichzeitig den Eingängen von zwei io folgend ausschließlich die Verarbeitung einer der Multiplizieranordnungen A₂ und A_n zugeführt, die beiden Komponenten, nämlich des Realteils Λ oder außerdem das Ausgangssignal eines Ubcrlagerungs- des Imaginärteils Im der der Rechenanordnung C zuoszillators A, mit der Frequenz F₀ empfangen, und geführten komplexen Folge S (J) beschrieben, da die zwar die eine direkt und die andere nach dem Durch- Verarbeitung der beiden Komponenten gleich ist. Wie gang durch einen ^-Phasenschieber A.. Man erhält 15 in Fig. 3 dargestellt ist, enthält die Rechenanordsomit in dem Frequenzband —F/2 bis +F/2 zwei nungC daher zwei gleiche Rechenblöcke C₁ und C₂, Signale, deren Spektralkomponenten um 90° phasen- von denen der Rechenblock C₁ die Realteile R empverschoben sind. Diese Signale werden anschließend fängt, während der Rechenblock C₂ gleichzeitig die von den Schaltungsteilen/J₃ bzw. A₁ gefiltert und Imaginärteile Im empfängt. Es ist "jedoch nur der dann von den Schaltungen /I₄ bzw. /I₈ abgetastet und 20 Rechenblock C₁ im einzelnen dargestellt,
quantisiert. An den Ausgängen dieser Schaltungen Bei der Anordnung von F i g. 3 werden die N = 2" erhält man somit zwei Zeitfolgen R und Im, von Abtastwerte des Realteils R und die N = 2" Abtastdenen jede aus N quantisierten Abtastwerten cies Ein- werten des Imaginärteils Im des Eingangssignals E gangssignals E besteht, wobei N vorzugsweise gleich dem Rechenblock C₁ bzw. dem Rechenblock C, in 2" gewählt wird. Jede dieser Zeitfolgen wird in einem 25 der natürlichen Folge ihres Eintreffens zugeführt Es Erfassungs- und Zeitkompressionsspeicher B₁ bzw. erscheinen dann am Ausgang des Rechenblocks C₁ /?., gespeichert, bevor sie zu der Rechenanordnung C die Realteile A₁ (k) und am Ausgang des Rechenübertif\gen wird. Diese Rechenanordnung empfängt blocksC₂ die Imaginärteile A₂(k) der N komplexen somit eine Folge von N = 2" komplexen Zahlen 5 (/). Fourier-Koeffizienten in der binär inversen Reihenwobei / eine ganze Zahl zwischen 0 und N — 1 ist. 30 folge. Es läßt sich zeigen, daß dieses Ergebnis da-Bekanntlich ist die diskrete Fourier-Transformierte durch erhalien wird, daß eine Rechenanordnung C einer solch.cn Folge durch den folgenden matheme- verwendet wird, deren Iterationsverfahren darin betischen Ausdruck definiert: steht, daß bei jeder der aufeinanderfolgenden Iterationen zwei Abtastwerte X und Y genommen werden, 35 deren Adressen im Abstand von N/2 voneinander

j,. > _ J_ ^¹ cv η \y)k liegen, damit daraus zwei neue Wörter U und V be-

⁽ ' ~ N <Tq rechnet werden, für die gilt U = (X + Y) ui'd

_mit jf/_{= ε}-2ί_π/Λτ ^; V=(X-Y)W. Der Bewertungskoeffizient W ist

dabei die zuvor definierte Folge von komplexen Wer-

und / = (—) ² _{40 ten} £)j_e beiden Wörter U und V werden unter benachbarten Adressen eingeordnet. Die folgende Itera-

Es ist andrerseits bekannt, daß die diskrete Fourier- tion besteht darin, daß die beiden neuen Wörter Ό Transformierte durch mathematische Ausdrücke der und V in gleicher Weise wie zuvor die Wörter X gleichen Form definiert sind, was zur Folge hat, daß und Y verwendet werden. Ein solches Rechenverjeder Algorithmus, mit dem einer dieser Werte be- 45 fahren erweist sich als besonders vorteilhaft, wenn rechnet werden kann, auch die Berechnung des an- die verwendeten Rechenspeicher mit sequentiellem deren Wertes ermöglicht, indem einfach die Rollen Zugriff ausgebildet sind, beispielsweise als Verschieder Folgen 5 (/) und A (k) vertauscht werden und beregister.

W^ik durch W^Jk ersetzt wird. Es ist bekannt, eine sol- Bei der Anordnung von F i g. 3 empfängt der Erche Berechnung durch ein Iterationsverfahren durch- 50 fassungs- und Zeitkompressionsspeicher B₁ den Realzuführen, wobei die N gesuchten komplexen Koef- teil R von der Analogverarbeitungsanordnung A fizienten dann nach η aufeinanderfolgenden Iteratio- (F i g. 1 und 2). Er besteht aus einem Pufferspeicher 1, nen erhalten werden. Zur Durchführung dieser Ite- dessen Ausgang mit dem Eingang eines Speichers 3 rationsrechnung werden aber bei den meisten bekann- mit sequentiellem Zugriff verbunden werden kann, ten Anordnungen Algorithmen angewendet, für die 55 der N = 2" Gruppen von Informationsbits enthalten Wörter benötigt werden, deren Adressen nicht un- kann, die jeweils einen Abtastwert darstellen. Dieser mittelbar aufeinanderfolgen, so daß die Verwendung Speicher 3 ist als Umlaufspeicher ausgebildet, d. h., von Rechenspeichern mit direktem Zugriff erforder- daß sein Aufgang mit seinem Eingang über einen Hch ist. Umschalter 2 verbunden ist. Dieser Umschalter 2 Nachstehend wird eine nach einem Iterationsver- 60 wird durch ein Taktsignal H₀ gesteuert, das bei jedem fahren arbeitende Rechenanordnung C beschrieben, Umlauf der N in dem Speicher 3 enthaltenen Abtastderen Algorithmus von Wörtern U und V Gebrauch werte den Ersatz eines Abtastwerts des Speichers 3 macht, deren Adressen bei jeder Iteration entweder durch einen Abtastwert des Pufferspeichers 1 auslöst, unmittelbar aufeinanderfolgen oder im Abstand von Der Rechenblock C₁ empfängt am Eingang c eines N/2 Adressen voneinander liegen, wodurch es mög- 65 Umschalters. 41, der von einem Taktsignal H gelich wird, Rechenspeicher mit sequentiellem Zugriff steuert wird, die aus dem Umlauf speicher 3 komz;-verwenden, die insbesondere den Vorteil eines mende Infonnation. Der Ausgang des Umschalters 41 kleinen Raumbedarfs und geringer Kosten im Ver- ist mit einem weiteren Umschalter 42 verbunden, der

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von einem Taktsignal//., gesteuert wird. Die Aus- Periode des Wertes N/2f, die einem Umlauf der Ab

gangen und b des Umschalters 42 sind jeweils mit tastwerte in dem Speicher 3 entspricht. Die Dauer

dem Eingang der ersten Stufe eines Verschiebere- für die das Signal H₀ den Umschalter 2 in die Stel

gistcrs Sl bzw. 52 verbunden, wobei jede Stufe ein lung q bringt, ist gleich dem Wert 1/2/, d. h. de

Wort, d. h. eine Bitgruppc der N Bitgruppen enthal- 5 Dauer einer Verschiebung in dem Umlaufspeicher 3

ten kann. Jedes dieser Verschieberegister 51 und 52 Die Periode des Taktsignals H₁ beträgt nN/2f, unc

besitzt ferner einen Eingang an der zweiten Stufe, die Dauer, für die es den Umschalter 41 in die Stel·

einen Ausgang an der mittleren Stufe /V/2 sowie einen lung c bringt, beträgt N/2 f. Die Periode des Taktsi

Ausgang an der letzten Stufe N. Wenn die Verschie- gnals H₂ beträgt beispielsweise NIj; es bringt somi

bung der Information in dem Verschieberegister 51 io die von ihm gesteuerten Umschalter abwechselnd ir

mit der Frequenz/ erfolgt, wird sie in dem Ver- die Stellungen α und b jeweils für die Dauer, die stet:

schieberegister 52 während einer Iteration mit der den gleichen Wert N/2f hat.

doppelten Frequenz 2/durchgeführt. Bei der folgen- Wenn bei der Übertragung der Abtastwerte S Q] den Iteration werden diese beiden Verschiebefre- von dem Umlaufspeicher 3 zu dem Rechenblock C₁, quenzen vertauscht, was mit Hilfe eines Doppelum- 15 bei der sich der Umschalter 41 in der Stellung c beschalters 40 mit zwei Stellungen α und b erfolgt, der findet, der Umschalter 42 beispielsweise in der Stelvon dem Taktsignal H„ gesteuert wird. Der mittlere lung b steht, werden diese Abtastwerte in dem VerAusgang N/2 des Verschieberegisters 51 ist gleich- schieberegister 51 gespeichert. Am Ende dieser Überzeitig mit den Eingängen α von zwei Umschaltern 44 tragung geht der Umschalter 41 in die Stellung d, in und 46 verbunden, während der Ausgang N mit den 20 der er nur für /i-l Iterationen bleibt, da während der Eingängen α von zwei weiteren Umschaltern 45 und «-ten Iteration dieser Umschalter durch Übergang in 47 verbunden ist. Die Eingänge b dieser Umschalter die Stellung c die Eingabe von N neuen Wörtern für empfangen die Ausgangssignale vom mittleren Aus- die Verarbeitung in ein gelöschtes Verschieberegister gang N/2 bzw. vom Endausgang N des Verschiebe- 51 oder 52 ermöglicht, svährend das andere Verregisters 52. Diese Umschalter werden von dem Takt- 25 schieberegister dann über den Umschalter 48 mit der signal H₁, gesteuert. Anordnung D₁ verbunden ist. Während der ersten

Die Ausgänge der Umschalter 44 und 45 sind mit Iteration werden alle von dem Taktsignal H₂ geden Eingängen einer Addierschaltung 61 verbunden, steuerten Umschalter in die Stellung α gebracht, \vodie über einen vom Taktsignal H₂ gesteuerten Um- bei die Verschiebefrequenz des Verschieberegisters schalter 43 mit dem Eingang der zweiten Stufe jedes 30 51 dann den Wert / hat, während die Verschiebefreder Verschieberegister 51 und 52 verbunden wird. quenz des Verschieberegisters 52 den Wert 2/ hat. Der Ausgang des Umschalters 46 ist mit dem Ein- Die Abtastwerte Y des Ranges N/2, die am mittleren gang( —) einer Subtrahierschaltung 62 verbunden, Ausgang des Verschieberegisters 51 abgenommen während der Eingang ( + ) dieser Subtrahierschaltung werden, werden einerseits zu den aus diesem Veran den Ausgang des Umschalters 47 angeschlossen 35 schieberegister austretenden Abtastwerten X addiert ist. Eine Multiplizierschaltung 7 für komplexe Zahlen und andererseits davon subtrahiert. Die Ergebnisse empfängt von einer Bewertungskoeffizienten-Syn- X-Y der Subtraktion werden anschließend in der theseschaltung 8 die komplexen Werte W; die Schal- Multiplizierschaltung 7 mit den Weien der von der tungen 7 und 8 sind den beiden Rechenblöcken C₁ Anordnung 8 gelieferten ersten Folge W multipliziert, und C, gemeinsam. In der Multiplizierschaltung 7 40 und die Ergebnisse V dieser Produkte werden an der werdendiese komplexen Werte W mit den komplexen ersten Stelle des Verschieberegisters 52 eingeordnet. Werten X-Y multipliziert, die sie gleichzeitig von Gleichzeitig werden die von der Addierschaltung 61 der der Verarbeitung der Realteile zugeordneten gelieferten Ergebnisse U = X + Y an der zweiten Subtrahierschaltung 62 im Rechenblock C₁ und von Stelle des Verschieberegisters 52 eingeordnet. Am der entsprechenden, der Verarbeitung der Imaginär- 45 Ende dieser Iteration enthält das Verschieberegister teile zugeordneten Subtrahierschaltung 620 im somit N Wörter nach Art der Wörter V und U, wäh-Rechenblock C, empfängt. Der Realteil des so erhal- rend das Verschieberegister 51 leer ist. Die von dem tenen Ergebnisses wird dem Eingang d des Umschal- Taktsignal H₂ gesteuerten Umschalter gehen dann in ters 41 zugeführt, sowie auch dem einen Eingang g die Stellung b, und die zuvor durchgeführte Recheines Umschalters 48, der eine Ruhestellung e besitzt 50 nung wiederholt sich in der gleichen Weise mit den Ein zweiter Eingang h dieses Umschalters empfängt Wörtern, die im Verschieberegister 52 enthalten sind, das Ausgangssignal der Addierschaltung 61. Der Um- Es läßt sich zeigen, daß am Ende eines Zyklus von η schalter 48 wird von einem Taktsignal H₃ so ge- Iterationen auf diese Weise die N gesuchten Fouriersteuert, daß er während der n-l ersten Rechenitera- Koeffizienten A₁ (k) erhalten werden und daß diese tionen in der Ruhestellung e bleibt und während der 55 Koeffizienten in der binär inversen Reihenfolge zu Dauer der letzten Iteration des Rechenzyklus mit der der natürlichen Reihenfolge erscheinen. Rechenfrequenz 2/ abwechselnd von der Stellung g Wenn man die natürliche Reihenfolge wieder herin die Stellung h geht, wobei sein Ausgang Realteile stellen will, kann man vorzugsweise eine Umord- A₁(Zc) der Fourier-Koeffizienten zu der Anordnung nungsschaltungD₁ der in Fig. 5 gezeigten Art ver- D₁ liefert, während der entsprechende Umschalter 60 wenden. Bei dieser Anordnung werden die vom 480 im Rechenblock C₂ die Imaginärteile A, (k) z" Rechenblock C₁ gelieferten N Koeffizienten A₁[Jc) in der AnordnungD₂ (Fig. 1) liefert. Während dieser eiiem Verschieberegister 90 gespeichert, dessen Ausletzten Iteration wird auch der Umschalter 41 in gang mit der Stellung q eines Umschalters 91 verseine Stellung c gebracht, damit er möglichst bald bunden sind, der von dem Ausgangssignal einer Vereinen neuen Abschnitt des zu verarbeitenden Signals 65 gleichsanordnung 92 gesteuert wird. Der Ausgang zu dem Rechenblock C₁ liefert. des Umschalters 91 ist mit dem Eingang eines Um-

Zeitdiagramrne der Taktsignale H₀, H₁ und H., sind laufspeichers 92 verbunden, de^c<;en Ausgang an die

in F i g. 4 dargestellt. Das Taktsignal H₀ besitzt eine Stellung r des Umschalters 91 angeschlossen ist. Die

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Vergleichsanordnung 94 empfängt die von zwei Zäh- signal H_x gesteuert wird. Der Ausgang des Umschal-

Iern 93 und S'5 angezeigten Binärwerte, von denen ters 41 ist mit einem zweiten Umschalter 42 verbun-

jeder die Kapazität η hat. Die Vergleichsanordnung den, der von einem Taktsignal H.-, gesteuert wird und

stellt die Identität der vom Zähler 93 gelieferten Bi- dessen Ausgänge b und α mit derr Eingang der ersten

närzahl des Ranges i mit der vom Zähler 95 geliefer- s Stufe eines Verschieberegirters 51 bzw. eines Ver-

ten Binärzahl des Ranges n-\-i für alle Werte von/ Schieberegisters 52 verbunden sind, von denen jedes

fest. Der Zähler 93 (Adressenzähler) wird von dem N Bitgruppen enthalten kann. Jedes dieser Verschie-

Taktsignal /Z₄ gesteuert, das auch die Verschiebung beregister 51 und 52 besitzt außerdem einen Eingang

der Informationen in dem Umlaufspeicher 92 be- an der /V/2-ten Stufe sowie einen Ausgang an der

stimmt. Der Zähler 95 (Wortzähler) wird von dem io (zV-l)-ten Stufe und an der /V-ten Stufe. Wenn die

Taktsignal H₁. gesteuert, das auch die Verschiebung Verschiebung der Informationen in dem Verschiebe-

der Informationen in dem Verschieberegister 90 be- register 51 während einer Iteration mit der Frequenz /

stimmt. erfolgt, findet sie in dem Verschieberegister 52 mit

Somit befindet sich jedesmal dann, wenn die der der Frequenz 2/ statt, und während der folgenden Vergleichsschaltung 94 und den Zählern 93 und 95 15 Iteration sind diese Werte vertauscht. Diese Wahl der zugeführten binären Informationen gleich sind, der Verschiebefrequenzen erfolgt mit Hilfe eines Doppel-Umschalter 91 in der Stellung q, und das in diesem Umschalters 40 mit zwei Stellungen α und b, der von Augenblick aus dem Register 90 austretende Wort dem Taktsignal H₂ gesteuert wird. Die Ausgänge wird in den Umlaufspeicher 92 eingegeben. Im ent- N — 1 und N der Verschieberegister 51 und 52 sind gegengesetzten Fall befindet sich der Umschalter 91 20 über Pufterregister 510 und 511 bzw. 520 und 521 in der Stellung ;■, und die aus dem Umlaufspeicher 92 mit der Einheitskapazität, die mit der Verschiebefreaustretenden Informationen werden wieder dem Ein- quenz / fortgeschaltet werden, mit den Eingängen a gang des gleichen Speichers zugeführt. Die natürliche bzw. b von Umschaltern 410 und 411 verbunden, die Reihenfolge der Koeffizienten A „ (k) wird auf diese von dem Taktsignal H₂ gesteuert werden.
Weise wiederhergestellt. 25 Der Ausgang des Umschalters 410 ist mit einem

Das Prinzipschema eines zweiten Ausführungsbei- Eingang einer Multiplizierschaltung 7 für komplexe spiels der Rechenanordr.ung C ist in F i g. 6 darge- Zahlen verbunden, die außerdem die Ausgangssistellt, die wiederum hauptsächlich nur den Rechen- gnale einer die Werte W liefernden Anordnung 8 block C₁ für den Realteil R zeigt. Bei dieser Anord- empfängt. Der Ausgang der Multiplizierschaltung 7 nung werden die N = 2" Realteile/? der komplexen 30 ist gleichzeitig mit dem Eingang ( + ) einer Addier-Abtastwerte S (/) des Eingangssignals E dem Rechen- schaltung 61 und mit dem Eingang ( —) einer Subblock C₁ in einer Reihenfolge zugeführt, die zu der trahierschaltung 62 verbunden. Die anderen Ein-Reihenfolge ihres Eintreffens binär invers ist; die N gänge ( + ) dieser beiden Schaltungen 61 und 62 emp-Rcalteile A_x (k) der komplexen Fourier-Koeffizienten fangen das Ausgangssignal des Umschalters 411. Der A (k) erscheinen dann am Ausgang des Rechen- 35 Ausgang der Subtrahierschaltung 62 ist mit dem Einbiocks C in ihrer natürlichen Reihenfolge. Es läßt gang d des Umschalters 41 verbunden, während der sich zeigen, daß diese natürliche Reihenfolge da- Ausgang der AclJierschaltung 61 über einen vom durch erhalten wird, daß eine Umordnung der Ab- Taktsignal H.₂ gesteuerten Umschalter 49 mit zwei tastwerte in dem Umlaufspeicher 3 nach einem Ver- Stellungen α und b mit den Eingängen der Stufen des fahren vorgenommen wird, das dem in Verbindung 40 Ranges N/2 der Verschieberegister 51 und 52 vermit der Anordnung von F i g. 5 beschriebenen Ver- bunden ist. Der Ausgang der Addierschaltung 61 ist fahren ähnlich ist, und daß eine Rechenanordnung C außerdem mit dem Eingang g eines Umschalters 48 verwendet wird, deren Iterationsverfahren darin be- verbunden, der eine Ruhestellung e aufweist und an steht, daß bei jeder Iteration zwei Abtastwerte X seinem Eingang Ii das Ausgangssignal des Umschal- und y mit unmittelbar aufeinanderfolgenden Adres- 45 ters 41 empfängt. Der Umschalter 48 wird von einem sen verwendet werden, um daraus zwei neue Wörter Taktsignal Η_Λ gesteuert. Die Taktsignale H₁, H_? und U' = χ 4- W'Y und V' = X — WY zu berechnen, /Z₃ werden beispielsweise so gewählt, daß sie m·. den und daß diese beiden Wörter U' und V unter Adres- bei der Anordnung von F i g. 3 verwendeten Taktsisen eingeordnet werden, die in einem Abstand von gnalen identisch sind.
N/2 Adressen voneinander liegen. 50 Wenn bei der Übertragung der im Umlaufspeicher 2

Bei dieser Anordnung werden die dem Eingang enthaltenen Abtastwerte zu dem Rechenblock C₁, be:

zugeführten Abtastwerte nach dem Durchgang durch der sich der Umschalter 41 in der Stellung c befindet

einen Pufferspeicher 1 in einen Umlaufspeicher 3 in der Umschalter 42 beispielsweise die Stellung b ein-

einer Reihenfolge eingegeben, die zu der Reihenfolge nimmt, werden diese Abtastwerte in dem Verschiebe

ihres Eintreffens binär invers ist. Zu diesem Zweck 55 register 51 gespeichert. Am Ende dieser Übertragunj

wird der zwischen die beiden Speicher 1 und 3 ein- geht der Umschalter 41 in die Stellung d, in der ei

gefügte Umschalter 91 von dem Ausgangssignal einer für die Dauer von n—l Iterationen bleibt. Währenc

Vergleichsschaltung 94 gesteuert, die zu einer Um- der ersten Iteration werden alle vom Taktsignal H,

ordnungsschaltung gehört, die derjenigen von F i g. 5 gesteuerten Umschalter in die Stellung α gebracht

gleich ist. Das den Adressenzähler 93 steuernde Takt- 60 wobei die Verschiebefrequenz des Verschieberegister

signal H_i entspricht der Frequenz 2/ des Umlaufs der 51 dann den Wert 2/ hat, während diejenige des Ver

Abtastwerte im Speicher 3, während das dem Wort- Schieberegisters 52 den Wert / hat. Der am Ausganj

zähler 95 zugeführte Taktsignal H₅ der Frequenz des Nr. N — 1 des Verschieberegisters 51 abgenommen!

Eintreffens der Abtastwerte entspricht, d. h. der Ab- Abtastwert Y wird mit einem on der Anordnung!

tastfrequenz des Eingangssignals E. 65 gelieferten Wert W multipliziert und dann einerseit

Die aus dem Umlaufspeicher 3 austretenden Infor- zu dem am Ausgang Nr. N des Verschieberegisters 5.

mationen gelangen zu dem Rechenblock C₁ über den abgenommenen Abtastwert X addiert und andrerseit Eingang c eines Umschalters 41, der von dem Takt- von diesem Abtastwert subtrahiert Die Register 511

und 511 haben die Aufgabe, die Abtastwerte X, Y usw. derart paarweise zu entnehmen, daß kein Abtastwert zwei Paaren gemeinsam ist. Das von der Addierschaltung 61 gelieferte Ergebnis U' — X+W'Y wird in die Stufe Nr. N/2 des Verschieberegisters 52 eingegeben, während das von der Subtrahierschaltung 62 gelieferte Ergebnis V = X- WY an der ersten Stelle des Verschieberegisters 52 eingegeben wird. Am Ende dieser Iteration enthält das Verschieberegister 52 also N Wörter nach Art der Wörter LJ' und V, während das Verschieberegister 51 leer ist. Die von dem Taktsignal //., gesteuerten Umschalter gehen dann in die Stellung b, und die zuvor mit X und Y durchgeführte Rechnung wird in der gleichen Weise mit den im Verschieberegister 52 enthaltenen Wörtern wiederholt. Es läßt sich zeigen, daß man am Ende eines Zyklus von η Iterationen die N gesuchten Koeffizienten A j (k) erhält und daß diese Koeffizienten in der natürlicher. Reihenfolge erscheinen.

Bei den zuvor beschriebenen und in F i g. 3 und 6 dargestellten Ausführungsformen läßt sich feststellen, daß am Ende jeder Iteration eines der Verschieberegister 51 und 52 leer ist, während das andere JV Wörter enthält. Ferner geschieht in der Rechenanordnu:.gC die Eingabe der Wörter in das Verschieberegister, dessen Verschiebefrequenz den Wert 2/ hat, und diese Frequenz entspricht auch der Verschiebefrequenz des Registers in der Rechenanordnung C", aus der die zur Berechnung verwendeten Wörter entnommen werden. Die Rechenanordnung C liefert auf Grund von Abtastwerten, die in der natürlichen Reihenfolge eintreffen. Fourier-Koeffizienten in der binär inversen Reihenfolge, während die Rechenanordnung C" Fourier-Koeffizienten in der natürlichen Reihenfolge auf Grund von Abtastwerten liefert, die ihr in der binär inversen Reihenfolge zugeführt werden. Man kann also gleichzeitig zwei diskrete Fourier-Transformierte realisieren, und zwar die eine mit Abtastwerten, die in der natürlichen Reihenfolge eintreffen, und die andere mit Abtastwerten, die in der binär inversen Reihenfolge eintreffen, indem eine Rechenanordnung C der in F i g. 3 gezeigten Art und ein· Rechenanordnung C der in F i g. 6 gezeigten Art vcrv. Ludet werden, welche die Verschieberegister 51 und 52 gemeinsam haben. Eine solche Anordnung ist besonders vorteilhaft für die Berechnung der Konvolutions- oder Korrelationsintegrale von zwei Signalen.

Die Schaltungsgruppe 8, die in der. zuvor beschriebenen Anordnungen enthalten und unter der Bezeichnung Syntheseschaltungen bekannt ist, ist beispielsweise in der in F i g. 7 gezeigten Weise ausgebildet. Sie hat die Aufgabe, zu der komplexen Multiplizierschaltung 7 die JV/2-Werte der Bewertungskoeffizienten W bzw. W zu liefern, die zur Berechnung der Wörter bei jeder Iteration erforderlich sind, und zwar mit der Frequenz /. Diese Werte, die in an sich bekannter Weise erzeugt werden, werden in einem zerstörungsfrei abzulesenden Speicher 87 gespeichert, der ein besonderes Adressiersystem aufweist. Zu

ίο diesem Zweck sind die η binären Ausgänge eines von dem Taktsignal H₄ gesteuerten Adressenzählers 81 einerseits mit einer an den Speicher 87 angeschlossenen Übertragungsschaltung 86 und andrerseits mit einem Decodierer 82 verbunden.

Der Decodierer bildet /1 Übertragungssignale, die in der Reihenfolge ihrer ansteigenden Frequenzen mit den Indices 0 bis η—1 bezeichnet sind. Die Wählanordnung 83 wählt sich aus diesen Übertragungsignalen dasjenige aus, das der Übertragungsschaltung 86

zuzuführen ist. Zur Durchführung dieser Wahl wird das Ausgangssignal der Stufe mit der höchsten Nummer des Adressenzählers 81 einem Iterationszähler 84 (modulo η) zugeführt, dessen Ausgänge mit einem Decodierer 85 verbunden sind, der n Signale abgibt, von denen jede; einer Stellung der Wählanordnung 83 entspricht. Je nachdem, ob eine Berechnung der in Fig. 3 oder in Fig. 6 gezeigten Art durchgeführt werden soll, ist der Decodierer 85 so ausgeführt, daß die η Übertragungssignale der Übertragungsschaltung

86 entweder in der Reihenfolge ihrer wachsenden Indices oder in der Reihenfolge ihrer abnehmenden Indices zugeführt werden.

Die zuvor beschriebene Anordnung ermöglicht alsc eine schnelle Verarbeitung des Eingangssignals E wobei die Zahl der durchzuführenden Operationer auf 2"~' Multiplikationen, 2"~^l Additionen und 2"~^: Subtraktionen beschränkt sind. Wenn beispielsweisf /i = 10 gewählt wird, also N = 1024 Abtastwerte und wenn Umlaufspeicher mit 2 MHz verwendet werden, kann die Berechnung der N Fourier-Koeffizien ten in einem Frequenzband von 0 bis 100 kHz ir einer Rechenzeit von etwa 5 ms durchgeführt werden Die Rechenanordnung ermöglicht eine sehr vorteil hafte Verwendung von Verschieberegistern, be denen Halbleiterelemente des Typs MOS verwende werden.

Die beschriebene Anordnung kann unter anderen zur Durchführung einer Spektralanalyse von elek trischen Signalen verwendet werden oder auch zu Berechnung der Konvolutions- oder Korrelations integrale von zwei elektrischen Signalen.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Anordnung zur Echtzeitverarbeitung von elektrischen Signalen, welche durch Anwendung der schnellen Fourier-Transformierten nach einem Iterationsverfahren die Koeffizienten der diskreten Fourier-Transformierten der analogen Eingangssignal berechnet, die zuvor quantisiert und in die Form von /V = 2" komplexen Abtastwerten gebracht worden sind, mit einer Rechenanordnung, welche zwei den Realteil bzw. den Imaginärteil der komplexen Abtastwerte darstellenden Signalfolgen empfängt und zwei Rechenblöcke enthält, die gleichzeitig den Realteil bzw. den Imaginärteil bearbeiten, wobei jeder Rechenblock Speichervorrichtungen mit sequentiellem Zugriff, in denen die gespeicherten Informationen verschoben werden, sowie gesteuerte Umschalter für die Herstellung der erforderlichen Verbindungen bei den aufeinanderfolgenden Iterationsschritten enthält, und mit einer Syntheseschaltung, weiche komplexe Bezugswerte zu einer Multiplizieranordnung für komplexe Werte liefert, deren Ausgänge jeweils mit einem der Rechenblöcke verbunden sind, dadurch gekennzeichnet, daß jeder Rechenblock (C₁, C₁) zwei Speichervorrichtungen (51, 52) enthält, von denen jede eine Kapazität von N Wörtern hat, und daß die Frequenz der Verschiebung der Informationen in der einen Speichervorrichtung doppelt so groß wie in der anderen Speichervorrichtung ist und diese Verschiebefrequenzen sowie die Rollen der Speichervorrichtungen bei jeder Iteration vertauscht werden, so daß jeder Rechenblock (C₁, C₁ nach η Itcrationen ein Signal liefert, das den Realteilen (A₁ [Ic]) bzw. den Imaginärteilen (A., [k]) der N gesuchten Fourier-Koeffizicnten entspricht.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die den beiden Rechenblöcken (C₁, C₂) der Rechenanordnung (C) gelieferten Signalfolgen (R, Im) von einer Vorbehandlungsschaltung (A) geliefert werden, der eine Speicherund Zeitkompressionsanordnung (B₁, B₂) für jede der Signalfolgen (R, Im) nachgeschaltet ist, daß

in jedem Rechenblock (C₁, C₂) jede Speichervorrichtung (51, 52) durch ein" Verschieberegister mit N Stufen gebildet ist, das einen Eingang an der ersten Stufe, einen weiteren Eingang an der zweiten Stufe, einen mittleren Ausgang an der Stufe Nr. N/2 und einen Endausgang an der Stufe Nr. N aufweist, daß jeder Rechenblock (C₁, C.,) eine Addierschaltung (61) und eine Subtrahiefschaltung (62) enthält, daß der Ausgang der Subtrahierschaltung (62) mit einem Eingang der komplexen Multiplizieranordnung (7) verbunden ist, welche die von der Syntheseschaltung (8) gelieferten komplexen Bezugswerte (W) empfängt und daß die Umschalter (40 bis 48) durch periodische Signalfolgen (H\, H_n, Η_Λ) derart gesteuert werden, daß bei der ersten Iteration nach der Eingabe der N Abtastwerte in der natürlichen Reihenfolge in das Verschieberegister (z. B. 51) mit der kleineren Verschiebefrequenz das am mittleren Ausgang dieses Verschieberegisters (51) abgenommene Wort (Y) einerseits zu dem ersten am Endausgang dieses Verschieberegisters (51) austretende Wort (X) addiert und andererseits davon subtrahiert wird und der Ausgang der komplexen Multiplizieranordnung (7) mit dem Eingang an der ersten Stufe des anderen Verschieberegisters (52) mit der größeren Verschiebefrequenz verbunden ist, während der Ausgang der Addierschaltung (61) mit dem Eingang der zweiten Stufe dieses anderen Verschieberegisters (52) verbunden ist, und daß bei der zweiten Iteration die Rollen der beiden Verschieberegister (51, 52) durch die Umschalter (40, 42, 43, 44, 45, 46, 47) vertauscht werden, so daß am Ende des Zyklus von η aufeinanderfolgenden Iterationen das letzte gefüllte Verschieberegister (51,52) die /V Fourier-Koeffizienten (A₁ [k], A₂[k]) enthält, die in der zu ihrer natürlichen Reihenfolge binär inversen Reihenfolge angeordnet sind.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß am Ende der (rt-l)ten Iteration ein Umschalter (48) mit drei Stellungen (e, g, h) den Ausgang der komplexen Multiplizieranordnung (7) und den Ausgang der Addierschaltung (61) mit dem Ausgang des betreffenden Rechenblocks (C₁, C) verbindet und daß ein Umschalter (41) gleichzeitig die Eingabe einer neuen Signalfolge in das Verschieberegister (51, 52) bewirkt, das dann die größere Verschiebefrequenz hat.

4. Anordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die N Fourier-Koeffizienten (A₁Ik], A,[k]), die an den Ausgängen der Rechenblöcke (C₁, C₂) in der zu ihrer natürlichen Reihenfolge binär inversen Reihenfolge erscheinen, zu einer Umordnungsschaltung (D₁, D.,) übertragen werden, die ein Verschieberegister (90). in welchem die Koeffizienten gespeichert werden, einen zweiten Speicher (92) nach Art eines Umlaufspeichers und einen die Übertragung der in dem Verschieberegister (90) enthaltenen Informationen zu dem Umlaufspeicher (92) bewirkenden Umschalter (91) enthält, daß der Umschalter (91) von einer Vergleichsanordnung (94) gesteuert wird, weiche die binären Ausgangssignale von zwei Zählern (93, 95) mit der gleichen Kapazität (n) empfängt, von denen der eine Zähler (93) ein Signal (H_x) empfängt, das der Umlauffrequenz des Umlaufspeichers (92) entspricht, während der andere Zähler (95) ein Signal (H.) empfängt, das der Verschiebefrequenz des Verschieberegisters (90) entspricht, und daß der von der Vergleichsanordnung (94) durchgeführte Vergleich sich auf Bits bezieht, die zueinander binär invcrs sind.

5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die den beiden Rechenblöcken (C₁, C'.,) der Rechenanordnung (C) gelieferten Signalfolgen (R, Im) von einer Vorbehandlungsschaltung (A) geliefert werden, der eine Speicherund Zeitkompressionsanordnung (S₁, B₂) für jede der Signalfolgen nachgeschaltct ist, daß" in jedem Rechenblock (C₁, C₂) jede Speichervorrichtung durch ein Verschieberegister (51, 52) gebildet ist, das einen ersten Eingang an der ersten Stufe, einen zweiten Eingang an der Stufe Nr. /V/2 und Ausgänge an den beiden letzten Stufen hat, daß die Verschiebefrequenz der Informationen in dem einen Verschieberegister (51) abwechselnd bei jeder zweiten Iteration gleich dem doppelten Wert

bzw. der Hälfte der Verschiebefrequenz des anderen Verschieberegisters (52) ist, daß bei der ersten Iteration nach der Eingabe der N Abtastwerte in der zu ihrer natürlichen Reihenfolge binär inversen Reihenfolge in das Verschieberegister (Sl) mit der größeren Verschiebefrequenz das am Ausgang der vorletzten Stufe abgenommene Wort (Y) zu der komplexea Multiplizieranordnung (7) übertragen wird, welche die von der Syntheseschaltung (8) gelieferten komplexen Bezugswerte (W) empfängt, daß das Ausgangssignal der komplexen Multiplizieranordnung (7) einerseits dem einen Eingang ( —) einer Subtrahierschaltung (52) und andrerseits dem einen Eingang ( + ) einer Addierschaltung (61) zugeführt wird, daß die anderen Eingänge der Subtrahierschaltung (62) und der Addierschaltung (61) das am Ausgang der letzten Stufe dieses Verschieberegisters (51) abgenommene Wort (A") empfangen, daß der Ausgang der Addierschaltung (61) dann mit dem zweiten Eing;ing des anderen Verschieberegisters (52) verbunden ist, das außerdem an dem ersten Eingang das Ausgangssignal der Subtrahierschaltung (62) empfängt, und daß Umschalter (40, 42, 49, 410, 411) die Rollen der beiden Verschieberegister (51, 52) bei der zweiten Iteration vertauschen, so daß am Ende des Zyklus von η aufeinanderfolgenden Iterationen das letzte gefüllte Verschieberegister die N F^uricr-Koeffizienten (A₁ [k]; A₀ [A]) enthält, die in ihrer natürlichen Reihenfolge angeordnet sind.

6. Anordnung nach den Ansprüchen 2 und 5, dadurch gekennzeichnet, daß sie zwei Rechenanordnungen enthält, von denen die eine (C) gemäß Anspruch 2 und die andere (C) gemäß Anspruch 5 ausgebildet ist, und daß die beiden Verschieberegister (51, 52) den beiden Rechenanordnungen (C, C) gemeinsam sind.

7. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß jede Speicher- und Zeitkompressionsanordnung (B_x, Z?.,) einen Wortzähler (93), einen Adressenzähler (95), einen Umlaufspeicher (3), einen Pufferspeicher (1), einen Umscfialter (91) und eine Vergleichsschaltung (94) enthält, daß die Vergleichsschaltung (94) mit dem Wortzähler (93) und dem Adressenzähler (95) derart verbunden ist, daß sie die zueinander binär inversen Bits vergleicht und den Umschalter (91) derart steuert, daß die durch den Pufferspeicher (S) gegangenen Abtastwerte in dem Umlaufspeicher (3) in der zu der Reihenfolge ihres Eintreffens binär inversen Reihenfolge eingeordnet werden.