DE102004025581A1

DE102004025581A1 - Logik-Grundzelle und Logik-Grundzellen-Anordnung

Info

Publication number: DE102004025581A1
Application number: DE102004025581A
Authority: DE
Inventors: Jörg GLIESE
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-05-25
Filing date: 2004-05-25
Publication date: 2005-12-22
Anticipated expiration: 2024-05-26
Also published as: DE102004025581B4; US7425842B2; US20050285622A1

Abstract

Die Erfindung betrifft eine Logik-Grundzelle zum Verarbeiten eines ersten und eines zweiten Datensignals, mit einer Multiplex-Einrichtung zum Multiplexen der zwei Datensignale mit Hilfe eines dritten Datensignals in einem Multiplex-Betriebszustand, mit einer Logik-Einrichtung zum Bilden einer logischen Verknüpfung der zwei Datensignale gemäß einer auswählbaren Logikfunktion in einem Logikfunktions-Betriebszustand, wobei als Ausgangssignal in dem Multiplex-Betriebszustand eines der zwei Datensignale und in dem Logikfunktions-Betriebszustand die logische Verknüpfung der zwei Datensignale gemäß der ausgewählten Logikfunktion bereitstellbar ist. Die Logik-Grundzelle enthält eine Steuer-Einheit, der ein Steuersignal bereitstellbar ist, mittels welchem vorgebbar ist, ob die Logik-Grundzelle in dem Multiplex-Betriebszustand oder in dem Logikfunktions-Betriebszustand betrieben wird.

Description

Die Erfindung betrifft eine Logik-Grundzelle und eine Logik-Grundzellen-Anordnung.
Mit dem Aufkommen der Digitaltechnik und der sich sprunghaft entwickelnden Mikroprozessortechnik entstand ein Bedarf nach programmierbarer Logik. Ein PLD ("Programmable Logical Device") ist ein integrierter Schaltkreis, der vom Anwender mittels Programmierens in seiner Logikfunktion festgelegt wird. Ein PLD ist eine Architektur für digitale Logikoperationen mit einer Mehrzahl von Schaltern, welche eine Vielzahl von Signalpfaden ermöglichen. Die einem PLD anwenderspezifisch zugeordnete Logikfunktion wird mittels Konfigurierens des PLDs festgelegt.
Zu den PLDs gehören unter anderen Field Programmable Gate Arrays (FPGAs), deren Funktionalität ihnen vom Anwender zugeordnet werden kann, und Mask Programmable Gate Arrays (MPGAs, auch "structured ASICs" genannt), welchen mittels hardwaremäßigen Konfigurierens eine Logikfunktion zugewiesen werden kann. Via Programmable Gate Arrays (VPGAs) gehören zu den MPGAs.

Eine digitale Logikzelle bildet n Eingangssignale auf ein Ausgangssignal ab. Die Anzahl der möglichen Abbildungsfunktionen ist

Eine Schaltungsgruppe als digitale Logikzelle wird gemäß dem Stand der Technik z.B. unter Verwendung von sogenannten Look-Up-Tabellen (LUT), anschaulich Nachschlagetabellen, realisiert. Hierfür werden Funktionswerte der Logikfunktion mittels eines Datenwortes von 2ⁿ Bit eingestellt. Mit anderen Worten ist die jeweils ausgewählte Logikfunktion in ein Datenwort kodiert. Entsprechend der ausgewählten Logikfunktion werden n Eingangssignale a₀, a₁, ..., a_n-1 miteinander verknüpft. Somit können die Logikeingangssignale der Logikfunktion y = f(a₀, a₁, ... a_n-1) als binäre Adresse angesehen werden und in eine One-Hot-Codierung gewandelt werden, um anschließend über Pass-Gate-Logik den Funktionswert zu wählen. Ein solches Verfahren ist zum Beispiel in [1] offenbart.

Alternativ können die Eingänge als Steuereingänge für einen Multiplexer-Baum dienen, siehe [2]. Die Multiplexer können logikbasiert und/oder auf Basis von Transmissions-Gates realisiert werden.

In [3] ist ein FPGA auf Basis einer Look-Up-Tabelle (LUT) offenbart.

Die aus dem Stand der Technik bekannten Logik-Grundzellen unter Verwendung einer Look-Up-Tabelle weisen hinsichtlich Schaltgeschwindigkeit bzw. Störsicherheit Nachteile auf. Die bekannten Lösungen lassen sich ferner für viele Anwendungen nicht ausreichend kompakt im Layout realisieren. Daher ist mit den aus dem Stand der Technik bekannten LUT-Lösungen eine fortgesetzte Skalierung nur schwierig möglich.

Alternativ zu den bekannten LUT-Architekturen sind aus dem Stand der Technik Verschaltungen aus einzelnen Logikgattern bekannt, mit denen eine gewünschte Logikfunktion gebildet werden kann. Allerdings ist eine solche Architektur auf das Bilden einer ganz bestimmten Logikfunktion beschränkt, wohingegen der Gesamtumfang aller möglichen Logikabbildungs-Funktioner. unter Verwendung vorgegebener Logikgatter nur sehr aufwendig zu realisieren ist. Auch hinsichtlich der erreichbaren Schaltgeschwindigkeit sind die komplizierten Logikgatter beschränkt. Die Einschränkung des Umfangs der möglichen Logikfunktionen kompliziert die automatische Logikpartitionierung bei einem FPGA Entwurf erheblich.

Ein anderer Ansatz besteht darin, logische Komplexgatter, die eine Verknüpfung von mehreren logischen Eingängen realisieren, flexibel beschaltbar zu machen und durch geschicktes Kombinieren von weniger als den möglichen Eingängen zu einer vollständigen oder fast vollständigen Abdeckung des kombinatorischen Funktionsraums zu gelangen. Eine solche Realisierung weist jedoch den Nachteil auf, dass Flexibilität außerhalb der Zelle zur inneren logischen Konfiguration der Zelle benutzt wird und damit eingeschränkt ist. Außerdem ist das funktionelle Mapping in der Regel aufwendig.

[4] offenbart eine Logikarray-Vorrichtung mit einem Array von programmierbaren Logikzellen, aufweisend eine Mehrzahl von Eingängen und eine Mehrzahl von Ausgängen und angepasste Verbindungsstrukturen, welche einem Teil der programmierbaren Zelle überlagert sind.

Der Erfindung liegt insbesondere das Problem zugrunde, mit vertretbarem Aufwand eine Logik-Grundzelle mit einer erweiterten Funktionalität bereitzustellen.

Das Problem wird durch eine Logik-Grundzelle und durch eine Logik-Grundzellen-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Die erfindungsgemäße Logik-Grundzelle zum Verarbeiten eines ersten und eines zweiten Datensignals enthält eine Multiplex- Einrichtung zum Multiplexen der zwei Datensignale (insbesondere mit Hilfe eines dritten Signals) in einem Multiplex-Betriebszustand, und eine Logik-Einrichtung zum Bilden einer logischen Verknüpfung der zwei Datensignale gemäß einer auswählbaren Logikfunktion in einem Logikfunktions-Betriebszustand, wobei als Ausgangssignal in dem Multiplex-Betriebszustand eines der zwei Datensignale und in dem Logikfunktions-Betriebszustand die logische Verknüpfung der zwei Datensignale gemäß der ausgewählten Logikfunktion bereitstellbar ist. Einer Steuer-Einheit ist ein Steuersignal bereitstellbar, mittels welchem vorgebbar ist, ob die Logik-Grundzelle in dem Multiplex-Betriebszustand oder in dem Logikfunktions-Betriebszustand betrieben wird

Die erfindungsgemäße Logik-Grundzellen-Anordnung enthält einen ersten Logikfunktionsblock mit zwei Datensignaleingängen, an denen ein erstes Eingangssignal und ein zweites Eingangssignal anlegbar sind, und mit einem Datensignalausgang zum Bereitstellen einer Logik-Verknüpfung des ersten Eingangssignals und des zweiten Eingangssignals gemäß einer vorgegebenen ersten Logikteilfunktion. Ferner enthält die Logik-Grundzellen-Anordnung einen zweiten Logikfunktionsblock mit zwei Datensignaleingängen, an denen ein drittes (z.B. das erste) Eingangssignal und ein viertes (z.B das zweite) Eingangssignal anlegbar sind, und mit einem Datensignalausgang zum Bereitstellen einer Logik-Verknüpfung des dritten Eingangssignals und des vierten Eingangssignals gemäß einer vorgebbaren zweiten Logikteilfunktion. Ferner enthält die Logik-Grundzellen-Anordnung eine Logik-Grundzelle mit den oben beschriebenen Merkmalen, der als erstes Datensignal das Ausgangssignal des ersten Logikfunktionsblocks bereitstellbar ist, der als zweites Datensignal das Ausgangssignal des zweiten Logikfunktionsblocks bereitstellbar ist und der als Steuersignal ein drittes Datensignal bereitstellbar ist.

Eine Grundidee der Erfindung ist darin zu sehen, dass eine Logik-Grundzelle bereitgestellt wird, die sowohl zum logischen Verknüpfen von zwei Datensignalen als auch zum Multiplexen der Datensignale eingerichtet ist. Anders ausgedrückt kann die Logik-Grundzelle eine vorgegebene Logikoperation durchführen (vorzugsweise jede von

möglichen Logikfunktionen) oder kann als Multiplexer betrieben werden. Die Logik-Grundzelle der Erfindung kann somit insbesondere entweder alle

Logikfunktionen von zwei Datensignalen realisieren oder als gesteuerter 2 : 1 Multiplexer betrieben werden.

Somit ist erfindungsgemäß eine allgemeine Logikschaltung geschaffen, die sich insbesondere für den Einsatz in regelmäßigen Zellenfeldern (FPGA, MPGA) eignet, wobei die Schaltung mit einer vorzugsweise sehr geringen oder minimalen Anzahl von Transistoren vorzugsweise eine komplette Abdeckung des kombinatorischen Funktionenraumes ihrer n Eingänge erreichen soll. Insbesondere ist es erfindungsgemäß ermöglicht, jede einzelne von sechzehn möglichen Logik-Verknüpfungen von zwei Eingängen zu realisieren, wobei die Logik-Grundzelle in einem anderen Betriebszustand als gesteuerter 2 : 1 Multiplexer eingesetzt werden kann.

Somit ist eine Logik-Grundzelle geschaffen, die über die Bereitstellung des vollständigen Funktionenraumes hinaus eine zusätzliche Multiplexer-Funktionalität aufweist. Dadurch ist die Flexibilität beim Betreiben der erfindungsgemäßen Logik-Grundzelle erhöht.

Mittels Anlegens eines Steuersignals an eine Steuer-Einheit kann zwischen einem Logikfunktions-Betriebszustand und einem Multiplex-Betriebszustand ausgewählt bzw. geschaltet werden, wobei in dem Logikfunktions-Betriebszustand eine vorlegbare logische Verknüpfung von zwei Datensignalen realisiert wird, wohingegen in dem Multiplex-Betriebszustand eines der zwei Datensignale an einem Ausgang bereitgestellt wird.

Eine optimale Realisierung einer logischen Funktion von zwei Eingängen y = f(a₁, a₀) mit den beiden Datensignalen a₁, a₀ kann erfindungsgemäß unter Verwendung von vier Transistoren zum Schalten von a ₁, a₁, a ₀, a₀ realisiert werden, wohingegen vier Transistor-Schalter zum Aufbau der vier möglichen Produktterme verwendet werden können. In Standard-CMOS-Technologie werden logische Gatter aus einem Pull-Up-Pfad und einem Pull-Down-Pfad zusammengesetzt. Für jeden dieser beiden Pfade können die oben genannten acht Transistoren verwendet werden, so dass für eine vorteilhafte Realisierung aller Funktionen von zwei Eingängen in CMOS-Technologie sechzehn Transistoren benötigt werden, sofern die Konfigurationsschalter als Transistoren ausgelegt sind.

Erfindungsgemäß ist in eine solche Logik-Grundzelle mit Logik-Funktionalität zum Bilden einer logischen Verknüpfung der zwei Datensignale als zusätzliches Feature eine Multiplexer-Funktionalität integriert. Zum Beispiel kann ein drittes Datensignal, das an der Logik-Grundzelle bereitgestellt ist, über einen Inverter invertiert werden, so dass es in beiden binären Polaritäten zur Verfügung steht und dann im Rahmen der Multiplexer-Funktionalität verwendet werden kann. Die vier Konfigurationsschalter können so gesetzt werden, dass die Serienpfade in den p- und n-Kanal-Transistoren geschaltet und die Querverbindungen zwischen den Serienpfaden abgeschaltet sind. Anschaulich entsteht so eine Abfolge von zwei C2MOS-Strukturen, die als Three-State-Multiplexer verwendet werden kann, indem die mit dem Ausgang gekoppelten Transistoren mit den Signaleingängen in einer Weise verbunden werden, dass nur jeweils eine C2MOS-Struktur den Ausgang belegen kann. An die Gate-Anschlüsse der mit den Versorgungspotentialen gekoppelten Transistoren können die beiden Dateneingänge angelegt werden, so dass jede C2MOS-Struktur einen Dateneingang schaltet. Dadurch ist der Multiplexer zwischen beiden Datensignaleingängen realisiert, und es kann zwischen a₀ und a₁ gemultiplext werden.

An denjenigen Stellen der Logik-Grundzelle, an denen zwischen der Belegung der Transistor-Gates bei der Nutzung der Zelle als universelle Logik-Einrichtung bzw. als Multiplexer Konflikte auftreten können, können Multiplexer vorgesehen werden, die über einen zusätzlichen Schalter die beiden Funktionsmodi (Kombinatorik von zwei Eingängen bzw. 2 : 1-Multiplexer) unterscheiden.

Bei der erfindungsgemäßen Logik-Grundzellen-Anordnung wird anschaulich eine Logik-Grundzelle mit einer Multiplexer-Funktionalität verwendet, um Logikausgangssignale von zwei Logikfunktionsblöcken zu verarbeiten. wird die erfindungsgemäße Logik-Grundzelle der Logik-Grundzellen-Anordnung in dem Multiplex-Betriebszustand betrieben, so kann bei Realisierung einer Logik-Teilfunktion von zwei Datensignalen durch die beiden Logikfunktionsblöcke mit der Logik-Grundzellen-Anordnung die sogenannte Shannon-Zerlegung realisiert werden: y(a2, a1, a0) = a 2·y0(a1, a0) ∨ a2·y1(a1, a0) (1)

Gemäß der in Gleichung (1) formulierten Shannon-Zerlegung kann eine Logikfunktion y(a₀,a₁,a₂) von drei Eingangssignalen a₀, a₁, a₂ in zwei von den Logikfunktionsblöcken realisierten Logikteilfunktionen y₀(a₁, a₀) und y₁(a₁, a₀) zerlegt werden. Das Bilden der Funktion y aus y₀ und y₁ erfolgt unter Verwendung des dritten Eingangssignals a₂, das der erfindungsgemäßen Logik-Grundzelle in dem Multiplex-Betriebszustand bereitgestellt ist.

Wird die Logik-Grundzelle in der Logik-Grundzellen-Anordnung jedoch in dem Logikfunktions-Betriebszustand betrieben, so kann bei einer disjunkten Zerlegung mittels der Logik-Grundzellen-Anordnung auch eine komplexere Funktion realisiert werden: f(an, an-1, ..., a0) = f0(f1(Q1), f2(Q2)) (2)wobei Q1 ∪ Q2 = {an, an-1, ..., a0} ∧ Q1 ∩ Q2 = 0 (3)

Somit ist mit der erfindungsgemäßen Logik-Grundzellen-Anordnung die funktionale Flexibilität bzw. die Vielfalt der verarbeitbaren Logikfunktionen gegenüber dem Stand der Technik signifikant erhöht.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Die erfindungsgemäße Logik-Grundzelle kann vier Datensignaleingänge aufweisen, an denen die zwei Datensignale und deren logisch komplementäre Datensignale anlegbar sind. Ferner kann ein erstes Logikauswahl-Element zwischen einem ersten Datensignaleingang und einem zweiten Datensignaleingang vorgesehen sein, kann ein zweites Logikauswahl-Element zwischen dem ersten Datensignaleingang und einem vierten Datensignaleingang vorgesehen sein, kann ein drittes Logikauswahl-Element zwischen dem zweiten Datensignaleingang und einem dritten Datensignaleingang vorgesehen sein, und kann ein viertes Logikauswahl-Element zwischen dem dritten Datensignaleingang und dem vierten Datensignaleingang vorgesehen sein.

Die Logikfunktion, die von der erfindungsgemäßen Logik-Grundzelle gemäß der beschriebenen Ausgestaltung realisiert wird, kann mittels der ersten bis vierten Logikauswahl-Elemente vorgegeben werden. Die so eingestellte Logikfunktion (zum Beispiel ODER-Verknüpfung, UND-Verknüpfung, etc.) definiert dann die Logikfunktion, mittels welcher die Datensignale an den Datensignaleingängen miteinander Logikverknüpft werden.

Gemäß dieser Ausgestaltung wird eine Logik-Grundzelle, insbesondere für den Einsatz in regelmäßigen Zellenfeldern (FPGA, MPGA), in einer solchen schaltungstechnischen Realisierung bereitgestellt, dass bei einer sehr geringen Anzahl von erforderlichen Komponenten (zum Beispiel Transistoren als Logikauswahl-Elemente) eine komplette Abbildung des kombinatorischen Funktionsraums erreicht wird. Mit anderen Worten ist es mit der erfindungsgemäßen Logik-Grundzelle gemäß der beschriebenen Weiterbildung ermöglicht, jede mögliche Logik-Verknüpfung von zwei Datensignalen in einer optimierten Verschaltung von Logikauswahl-Elementen und Datensignaleingängen zu realisieren.

Anschaulich werden an den vier Datensignaleingängen ein erstes Datensignal, ein zu dem ersten Datensignal komplementäres Datensignal, ein zweites Datensignal und ein zu dem zweiten Datensignal komplementäres Datensignal angelegt. Die Logikauswahl-Elemente sind derart konfiguriert, dass sie die von der erfindungsgemäßen Logik-Grundzelle realisierte Logikfunktion determinieren. Dies kann zum Beispiel durch eine hartverdrahtete Realisierung der Logikauswahl-Elemente erreicht werden, so dass in diesem Fall die Logikfunktion mittels der durch die Logikauswahl-Elemente vorgegebenen unveränderlichen Verdrahtung der Datensignaleingänge bestimmt ist. Alternativ können die Logikauswahl-Elemente zum Beispiel als Logikauswahl-Transistoren vorgesehen sein, wobei mittels Anlegens von Logikauswahl-Signalen an deren Gate-Anschlüsse die zu realisierende Logikfunktion vorgegeben wird.

Die Architektur der Logik-Grundzelle gemäß der beschriebenen Ausgestaltung ist sehr einfach, so dass es mit schaltungstechnisch sehr geringem Aufwand ermöglicht ist, jede mögliche Logikfunktion zu realisieren. Daraus resultiert eine sehr kompakte Realisierung der Logik-Grundzelle, es wird Chipfläche eingespart, und es ist eine fortgesetzte Miniaturisierung ermöglicht.

Aufgrund der Miniaturisierbarkeit der Logik-Grundzelle der Erfindung, bei der nur sehr wenige schaltungstechnische Komponenten verwendet werden müssen, sind die Signallaufwege kurz gehalten, es ist eine energiesparende Betreibbarkeit ermöglicht und es ist eine hohe Verarbeitungsgeschwindigkeit bei großer Flexibilität hinsichtlich der zu realisierenden Logikfunktionen erzielt.

Die Logikauswahl-Elemente können unveränderliche Hardware-Elemente sein. Gemäß dieser Realisierung wird die gewünschte Logikfunktion einmal fest vorgegeben, und zwar mittels Verdrahtens der vier Datensignale in einer vorgegebenen Weise. Die Kopplung zwischen den einzelnen Datensignalen, die an den Datensignaleingängen bereitgestellt werden, ist durch die Verschaltung der Logikauswahl-Elemente vorgegeben und führt somit zu einer eindeutigen Logikfunktion.

Gemäß der beschriebenen Konfiguration können die Logikauswahl-Elemente mittels einer Mehrzahl von Metallisierungsebenen und/oder Vias realisiert werden.

Bei der erfindungsgemäßen Logik-Grundzelle kann das erste Logikauswahl-Element ein erster Logik-Transistor sein, der mittels eines ersten Logikauswahlsignals steuerbar ist. Das zweite Logikauswahl-Element kann ein zweiter Logik-Transistor sein, der mittels eines zweiten Logikauswahlsignals steuerbar ist. Das dritte Logikauswahl-Element kann ein dritter Logik-Transistor sein, der mittels eines dritten Logikauswahlsignals steuerbar ist. Das vierte Logikauswahl-Element kann ein vierter Logik-Transistor sein, der mittels eines vierten Logikauswahlsignals steuerbar ist.

Gemäß dieser Ausgestaltung werden vier Logikauswahlsignale an die Logik-Transistoren, vorzugsweise an deren Gate- Anschlüsse, angelegt, wodurch eine ganz bestimmte Kopplung der Datensignale an den Datensignaleingängen realisiert wird. Gemäß dieser speziellen Kopplung, die variabel vorgebbar ist, wird die realisierte Logikfunktion vorgegeben.

Ferner kann die erfindungsgemäße Logik-Grundzelle vier Datensignal-Transistoren aufweisen, an deren Gate-Anschlüssen jeweils eines der Datensignale oder ein zu einem der Datensignale logisch komplementäres Datensignal bereitstellbar ist.

Bei dieser Ausgestaltung werden die vier Datensignale, d.h. das erste Datensignal und sein logisches Komplement, sowie das zweite Datensignal und sein logisches Komplement, über Gate-Anschlüsse von vier Datensignal-Transistoren in die erfindungsgemäße Logik-Grundzelle eingekoppelt.

Gemäß der beschriebenen Ausgestaltung kann ein erster Datensignal-Transistor derart verschaltet sein, dass dessen erster Source-/Drain-Anschluss mit einem ersten Source/Drain-Anschluss des ersten Logik-Transistors und mit einem ersten Source-/Drain-Anschluss des zweiten Logik-Transistors gekoppelt ist. Ein zweiter Source-/Drain-Anschluss des ersten Datensignal-Transistors kann mit einem ersten Source-/Drain-Anschluss eines dritten Datensignal-Transistors gekoppelt sein.

Der dritte Datensignal-Transistor kann derart verschaltet sein, dass des zweiter Source-/Drain-Anschluss mit einem ersten Source-/Drain-Anschluss des vierten Logik-Transistors und mit einem ersten Source-/Drain-Anschluss des dritten Logik-Transistors gekoppelt ist.

Ferner kann ein zweiter Datensignal-Transistor derart verschaltet sein, dass dessen erster Source-/Drain-Anschluss mit einem zweiten Source-/Drain-Anschluss des ersten Logik-Transistors und mit einem zweiten Source-/Drain-Anschluss des dritten Logik-Transistors gekoppelt ist. Ein zweiter Source/Drain-Anschluss des zweiten Datensignal-Transistors kann mit einem ersten Source-/Drain-Anschluss eines vierten Datensignal-Transistors gekoppelt sein.

Darüber hinaus kann der vierte Datensignal-Transistor derart verschaltet sein, dass dessen zweiter Source-/Drain-Anschluss mit einem zweiten Source-/Drain-Anschluss des zweiten Logik-Transistors und mit einem zweiten Source-/Drain-Anschluss des vierten Logik-Transistors gekoppelt ist.

Die beschriebene Verschaltung der vier Datensignal-Transistoren mit den vier Logik-Transistoren stellt eine bevorzugte schaltungstechnische Realisierung einer Logik-Grundzelle zum Realisieren alle möglichen Logikfunktionen zum Verknüpfen der Datensignale dar, und dies mit schaltungstechnisch sehr geringem Aufwand.

Die Logik-Grundzelle kann einen mit dem Datensignalausgang gekoppelten Evaluierungs-Schalter und einen Vorlade-Schalter aufweisen, welche Schalter derart verschaltet und steuerbar sind, dass an einem Ausgang der Logik-Grundzelle bei geöffnetem (d.h. Signaltransfer erlaubendem) Evaluierungs-Schalter und geschlossenem (d.h. Signaltransfer nicht erlaubendem) Vorlade-Schalter das Ausgangssignal bereitgestellt ist, und dass an dem Ausgang der Logik-Grundzelle bei geöffnetem Vorlade-Schalter und geschlossenem Evaluierungs-Schalter ein Referenzsignal bereitgestellt ist. Der Evaluierungs-Schalter und der Vorlade-Schalter können jeweils Transistoren sein, insbesondere Feldeffekttransistoren oder Bipolartransistoren.

Gemäß dieser Ausgestaltung kann mittels des Vorlade- oder Precharge-Schalters der Ausgang auf das Referenzpotential geladen werden (Precharge-Phase), zum Beispiel während der ersten Hälfte einer Schaltperiode der Logik-Grundzelle. Mittels des Evaluierungs-Schalters kann an dem Ausgang das gemäß der vorgegebenen Logikfunktion verarbeitete Ausgangssignal bereitgestellt werden, zum Beispiel während der zweiten Hälfte der Schaltperiode der Logik-Grundzelle (Evaluate-Phase).

Jeder der Logik-Transistoren und jeder der Datensignal-Transistoren der Logik-Grundzelle kann ein Transistor eines ersten Leitungstyps sein, wobei die Transistoren des ersten Leitungstyps einen ersten Datensignalpfad bilden. Ferner kann die Logik-Grundzelle einen zweiten Datensignalpfad aus Transistoren eines zweiten Leitungstyps aufweisen, der zu dem ersten Leitungstyp komplementär ist, wobei zu jedem der Transistoren des ersten Datensignalpfads ein entsprechend verschalteter Transistor in dem zweiten Datensignalpfad bereitgestellt ist.

Die beiden Datensignalpfade sind vorzugsweise zueinander symmetrisch, wobei in dem ersten Datensignalpfad die Logik-Funktion bzw. die Multiplexer-Funktion unter Verwendung von Transistoren eines ersten Leitungstyps (p-Leitungstyp bzw. n-Leitungstyp) und in dem zweiten Datensignalpfad unter Verwendung von Transistoren eines zweiten Leitungstyps (p-Leitungstyp bzw. n-Leitungstyp) realisiert wird.

Der erste Leitungstyp kann der p-Leitungstyp und der zweite Leitungstyp kann der n-Leitungstyp sein. Alternativ kann der erste Leitungstyp der n-Leitungstyp und der zweite Leitungstyp der p-Leitungstyp sein.

Somit kann die erfindungsgemäße Logik-Grundzelle als CMOS-Logik-Grundzelle eingerichtet sein.

An dem ersten Datensignaleingang kann das erste Datensignal angelegt sein.

Ferner kann die Logik-Grundzelle ein erstes Multiplex-Element aufweisen, das einen ersten Signaleingang aufweist, an den das zweite Datensignal anlegbar ist. Das erste Multiplex-Element kann ferner einen zweiten Signaleingang aufweisen, an den ein drittes Datensignal anlegbar ist. Ferner kann das erste Multiplex-Element einen Steuereingang aufweisen, an den das Steuersignal anlegbar ist. Das erste Multiplex-Element kann einen Datenausgang aufweisen, welcher mit dem zweiten Datensignaleingang gekoppelt ist.

Ferner kann ein zweites Multiplex-Element vorgesehen sein, das einen ersten Signaleingang aufweist, an den das zu den ersten Datensignal komplementäre Signal anlegbar ist, kann einen zweiten Signaleingang aufweisen, an den das zweite Datensignal anlegbar ist, kann einen Steuereingang aufweisen, an den das Steuersignal anlegbar ist, und kann einen Datenausgang aufweisen, welcher mit dem dritten Datensignaleingang gekoppelt ist.

Darüber hinaus kann die Logik-Grundzelle ein drittes Multiplex-Element aufweisen, das einen ersten Signaleingang aufweist, an den das zu dem zweiten Datensignal komplementäre Signal anlegbar ist, das einen zweiten Signaleingang aufweist, an den das zu dem dritten Datensignal komplementäre Signal anlegbar ist, das einen Steuereingang aufweist, an dem das Steuersignal anlegbar ist, und das einen Datenausgang aufweist, welcher mit dem vierten Datensignaleingang gekoppelt ist.

Ferner kann ein viertes Multiplex-Element vorgesehen sein, das einen ersten Signaleingang aufweist, an den das erste Datensignal anlegbar ist, das einen zweiten Signaleingang aufweist, an den das zu dem dritten Datensignal komplementäre Signal anlegbar ist, das einen Steuereingang aufweist, an den das Steuersignal anlegbar ist, und das einen Datenausgang aufweist, welcher mit einem ersten Inverter gekoppelt ist.

Die beschriebenen Ausgestaltungen mit den ersten bis vierten Multiplex-Elementen ermöglichen es, in besonders vorteilhafter Weise in die Logik-Grundzelle die Multiplex-Funktionalität zu integrieren,

Ferner kann ein zweiter Inverter zum Bilden eines zu dem zweiten Datensignal logisch komplementären zweiten Datensignals vorgesehen sein.

Die Logik-Grundzelle kann einen dritten Inverter aufweisen, mittels welchem ein zu dem Ausgangssignal komplementäres Signal bereitstellbar ist.

Die erfindungsgemäße Logik-Grundzelle kann als Application-Specific Integrated Circuit vorgesehen sein. Insbesondere kann die Logik-Grundzelle als Progammable Logic Device (PLD), als Field-Programmable Gate-Array (FPGA) bzw. als maskenprogrammierter Application-Specific Integrated Circuit vorgesehen sein.

Zumindest eines der Multiplex-Elemente kann ein unveränderliches Hardware-Element sein. Insbesondere kann zumindest eines der Multiplex-Elemente mittels einer Mehrzahl von Metallisierungsebenen und/oder mittels Vias realisiert werden. Gemäß diesen Ausgestaltungen, bei denen die Multiplexer durch einen feste unveränderliche Hardwarestruktur vorgegeben sind, können diese Multiplexer ohne zusätzliche Transistoren ausgebildet werden, was zu einer starken Miniaturisierung der Logik-Grundzelle führt.

Die Ausgestaltungen, die für die Logik-Grundzelle beschrieben worden sind, gelten auch für die erfindungsgemäße Logik-Grundzellen-Anordnung.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
1 eine Logik-Grundzelle gemäß einem ersten Ausführungsbeispiel der Erfindung,
2 eine Tabelle, in der abhängig von den an die Logik-Grundzelle aus 1 angelegten Signalen die bereitgestellten Ausgangssignale gezeigt sind,
3 eine Logik-Grundzellen-Anordnung gemäß einem Ausführungsbeispiel der Erfindung,
4A, 4B schematische Ansichten von Multiplexern, die mittels unveränderlich vorgegebener Hardware-Elemente realisiert sind,
5 einen Logik-Grundzelle gemäß einem zweiten Ausführungsbeispiel der Erfindung,
6 eine Logik-Grundzelle gemäß einem dritten Ausführungsbeispiel der Erfindung.
Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
Im Weiteren wird bezugnehmend auf 1 eine Logik-Grundzelle 100 gemäß einem ersten Ausführungsbeispiel der Erfindung beschieben.
Die Logik-Grundzelle 100 weist einen ersten Datensignalpfad 101 aus n-MOS-Transistoren und einen zweiten Datensignalpfad 102 aus p-MOS-Transistoren auf.
Im Weiteren wird die Struktur des ersten Datensignalpfads 101 näher beschrieben.
Der erste Datensignalpfad 101 weist einen ersten Datensignaleingang 103 auf, an dem ein erstes Eingangssignal dm_0 bereitgestellt ist. Ferner ist an einem zweiten Datensignaleingang 104 ein zweites Eingangssignal dm_1 bereitgestellt. An einem dritten Datensignaleingang 105 ist ein drittes Eingangssignal, nämlich ein erstes Datensignal a₀, bereitgestellt. Darüber hinaus ist an einem vierten Datensignaleingang 106 ein viertes Eingangssignal dm_2 bereitgestellt.
An einem ersten Datensignalausgang 107a ist das Ausgangssignal y_q der logischen Verknüpfung der Eingangssignale dm_0, dm_1, a₀, dm_2 gemäß einer ausgewählten Logikfunktion bereitgestellt. Dieses Ausgangssignal wird mittels eines zweiten Inverters 125 in seinen logisch komplementären Wert überführt, der als Ausgangssignal y an einem zweiten Datensignalausgang 107b bereitgestellt ist.
Als ein erstes Logikauswahl-Element ist ein erster n-MOS-Logikauswahl-Transistor 108 zwischen dem ersten Datensignaleingang 103 und dem zweiten Datensignaleingang 104 bereitgestellt. Der erste n-MOS-Logikauswahl-Transistor 108 ist mittels eines ersten Logikauswahlsignals s_0n steuerbar. Ferner ist ein zweiter n-MOS-Logikauswahl-Transistor 109 als ein zweites Logikauswahl-Element zwischen dem ersten Datensignaleingang 103 und dem vierten Datensignaleingang 106 bereitgestellt. Der zweite n-MOS-Logikauswahl-Transistor 109 ist mittels eines zweiten Logikauswahlsignals s_1n steuerbar. Darüber hinaus ist als ein drittes Logikauswahl-Element ein dritter n-MOS-Logikauswahl-Transistor 110 zwischen dem zweiten Datensignaleingang 104 und dem dritten Datensignaleingang 105 bereitgestellt, welcher dritte Logikauswahl-Transistor 110 mittels eines dritten Logikauswahlsignals s_2n steuerbar ist. Als ein viertes Logikauswahl-Element ist ein vierter n-MOS-Logikauswahl-Transistor 111 zwischen dem dritten Datensignaleingang 105 und dem vierten Datensignaleingang 106 verschaltet, welcher vierte n-MOS-Logikauswahl-Transistor 111 mittels eines vierten Logikauswahlsignals s_3n steuerbar ist.
Der erste Datensignaleingang 103 ist mit dem Gate-Bereich eines ersten n-MOS-Datensignal-Transistors 112 gekoppelt. Der zweite Datensignaleingang 104 ist mit dem Gate-Bereich eines zweiten n-MOS-Datensignal-Transistors 113 gekoppelt. Der dritte Datensignaleingang 105 ist mit dem Gate-Bereich eines dritten n-MOS-Datensignal-Transistors 114 gekoppelt. Der vierte Datensignaleingang 106 ist mit dem Gate-Bereich eines vierten n-MOS-Datensignal-Transistors 115 gekoppelt.
Der erste n-MOS-Datensignal-Transistor 112 ist derart verschaltet, dass sein erster Source-/Drain-Anschluss mit einem ersten Source-/Drain-Anschluss des ersten p-MOS-Logikauswahl-Transistors 108 und mit einem ersten Source/Drain-Anschluss des zweiten p-MOS-Logikauswahl-Transistors 109 gekoppelt ist. Ein zweiter Source-/Drain-Anschluss des ersten p-MOS-Datensignal-Transistors 112 ist mit einem ersten Source-/Drain-Anschluss des dritten p-MOS-Datensignal-Transistors 114 gekoppelt und ist auf das elektrische Massepotential 126 gebracht. Der dritte p-MOS-Datensignal-Transistor 114 ist derart verschaltet, dass dessen zweiter Source-/Drain-Anschluss mit einem ersten Source-/Drain-Anschluss des vierten p-MOS-Logikauswahl-Transistors 111 und mit einem ersten Source-/Drain-Anschluss des dritten p-MOS-Logikauswahl-Transistors 110 gekoppelt ist. Der zweite p-MOS-Datensignal-Transistor 113 ist derart verschaltet, dass dessen erster Source-/Drain-Anschluss mit einem zweiten Source-/Drain-Anschluss des ersten p-MOS-Logikauswahl-Transistors 108 und mit einem zweiten Source-/Drain-Anschluss des dritten p-MOS-Logikauswahl-Transistors 110 gekoppelt ist. Ein zweiter Source-/Drain-Anschluss des zweiten p-MOS-Datensignal-Transistors 113 ist mit einem ersten Source/Drain-Anschluss des vierten p-MOS-Datensignal-Transistors 115 gekoppelt. Der vierte p-MOS-Datensignal-Transistor 115 ist derart geschaltet, dass dessen zweiter Source-/Drain- Anschluss mit einem zweiten Source-/Drain-Anschluss des zweiten p-MOS-Logikauswahl-Transistors 109 und mit einem zweiten Source-/Drain-Anschluss des vierten p-MOS-Logikauswahl-Transistors 111 gekoppelt ist.
Der zweite Source-/Drain-Anschluss des zweiten p-MOS-Datensignal-Transistors 113 und der erste Source-/Drain-Anschluss des vierten p-MOS-Datensignal-Transistors 115 sind mit dem ersten Datensignalausgang 107a gekoppelt.
Mittels eines ersten Inverters 124 kann aus dem Datensignal a₁ das dazu komplementäre Datensignal a ₁ generiert werden.
Ferner enthält die Logik-Grundzelle 100 ein erstes Multiplex-Element 128, das einen ersten Signaleingang 129 aufweist, an den das zu dem ersten Datensignal a₀ komplementäre Signal a ₀ anlegbar ist, der einen zweiten Signaleingang 130 aufweist, an den das zweite Datensignal a₁ anlegbar ist, der einen Steuereingang 131 aufweist, an den das Steuersignal s₄ anlegbar ist, und der einen Datenausgang 132 aufweist, an dem das erste Eingangssignal dm_0 bereitgestellt ist, und der mit dem ersten Datensignaleingang 103 gekoppelt ist.
Ferner ist ein zweiter Multiplexer 133 bereitgestellt, der einen ersten Signaleingang 134 aufweist, an dem das zu dem zweiten Datensignal a₁ komplementäre Signal a ₁ anlegbar ist, der einen zweiten Signaleingang 135 aufweist, an den das zu einem dritten Datensignal ctrl komplementäre Signal ctrl anlegbar ist, der einen Steuereingang 136 aufweist, an den das Steuersignal s₄ anlegbar ist, und der einen Datenausgang 137 aufweist, an welchem das zweite Eingangssignal dm_1 bereitgestellt ist, und der mit dem zweiten Datensignaleingang 104 gekoppelt ist.
Darüber hinaus enthält die Logik-Grundzelle 100 eine dritten Multiplexer 138, der einen ersten Signaleingang 139 aufweist, an den das zweite Datensignal a₁ anlegbar ist, der einen zweiten Signaleingang 140 aufweist, an den das dritte Datensignal ctrl anlegbar ist, der einen Steuereingang 141 aufweist, an den das Steuersignal s₄ anlegbar ist, der einen Datenausgang 142 aufweist, an dem das dritte Eingangssignal dm_2 bereitgestellt ist, und der mit dem vierten Datensignaleingang 106 gekoppelt ist.
Die Logik-Grundzelle 100 hält ferner einen vierten Multiplexer 143, der einen ersten Signaleingang 144 aufweist, an den das erste Datensignale a₀ anlegbar ist, der einen zweiten Signaleingang 145 aufweist, an den das zu dem dritten Datensignal ctrl komplementäre Signal ctrl anlegbar ist, der einen Steuereingang 146 aufweist, an den das Steuersignal s₄ anlegbar ist, und der einen Datenausgang 147 aufweist, welcher mit einem dritten Inverter 148 gekoppelt ist. An einem Ausgang des Inverters 148 ist die logische Verknüpfung a ₀ ∨ ctrl bereitgestellt.
Im Weiteren wird der Aufbau des zweiten Datensignalpfads 102 beschrieben.
Dieser ist in symmetrischer Weise zu den ersten Datensignalpfad 101 verschaltet. Anstelle eines ersten p-MOS-Logikauswahl-Transistors 108 ist in dem zweiten Datensignalpfad 102 ein erster p-MOS-Logikauswahl-Transistor 116 bereitgestellt, welcher mittels eines ersten Logikauswahlsignals s_0p steuerbar ist. Der zweite n-MOS-Logikauswahl-Transistor 109 ist durch einen zweiten p-MOS-Logikauswahl-Transistor 117 ersetzt, welcher mittels eines zweiten Logikauswahlsignals s_1p steuerbar ist. Der dritte n-MOS-Logikauswahl-Transistor 110 ist durch einen dritten p-MOS-Logikauswahl-Transistor 118 ersetzt, welcher mittels eines dritten Logikauswahlsignals s_2p steuerbar ist. Der vierte n-MOS-Logikauswahl-Transistor 111 ist durch einen vierten p-MOS-Logikauswahl-Transistor 119 ersetzt, welcher mittels eines vierten Logikauswahlsignals s_3p steuerbar ist.
Der erste n-MOS-Datensignal-Transistor 112 ist durch einen ersten p-MOS-Datensignal-Transistor 120 ersetzt. Der zweite n-MOS-Datensignal-Transistor 113 ist durch einen zweiten p-MOS-Datensignal-Transistor 121 ersetzt. Der dritte n-MOS-Datensignal-Transistor 114 ist durch einen dritten p-MOS-Datensignal-Transistor 122 ersetzt. Der vierte n-MOS-Datensignal-Transistor 115 ist durch einen vierten p-MOS-Datensignal-Transistor 123 ersetzt. An dem Gate-Anschluss des ersten p-MOS-Datensignal-Transistors 120 ist das erste Datensignal a₀ bereitgestellt. An dem Gate-Anschluss des zweiten p-MOS-Datensignal-Transistors 121 ist das dritte Eingangssignal dm_2 bereitgestellt. An dem Gate-Anschluss des dritten p-MOS-Datensignal-Transistors 122 ist das erste Eingangssignal dm_0 bereitgestellt. An dem Gate-Anschluss des vierten p-MOS-Datensignal-Transistors 123 ist das zweite Eingangssignal dm_1 bereitgestellt.
Es ist anzumerken, dass in dem zweiten Datensignalpfad 102 gegenüber dem ersten Datensignalpfad 101 andere Logikauswahlsignale bereitgestellt sind (nämlich s_0p bis s_3p im Vergleich zu s_0n bis s_3n).
Die miteinander gekoppelten Source-/Drain-Anschlüsse des ersten p-MOS-Datensignal-Transistors 120 und des dritten p-MOS-Datensignal-Transistors 122 sind auf das Versorgungspotential 127 gebracht. Ferner sind die miteinander gekoppelten Source-/Drain-Anschlüsse des zweiten p-MOS-Datensignal-Transistors 121 und des vierten p-MOS- Datensignal-Transistors 123 mit dem Datensignalausgang 107a gekoppelt.
Im Weiteren wird die Funktionalität der Logik-Grundzelle 100 beschrieben. Anschaulich stellt die Logik-Grundzelle 100 eine Realisierung einer Logik-Zelle zum Bilden aller Logik-Verknüpfungen von zwei Dateneingängen a₀, a₁ mit einem integrierten 2 : 1-Multiplexer in statischer Standard-CMOS-Schaltungstechnik dar.
Die Logik-Grundzelle 100 stellt eine Realisierung einer optimierten Logik-Grundzelle von zwei Eingangssignalen a₀, a₁ (bzw. von der logisch komplementären Signalen a ₀, a ₁) in statischer Standard-CMOS-Schaltungstechnik dar. Mittels Vorgebens der ersten bis vierten Logikauswahlsignale s_0n – s_3n des ersten Datensignalparts 101 bzw, der ersten bis vierten Logikauswahlsignale s_0p – s_3p des zweiten Datensignalparts 102 wird festgelegt, ob die Kanalbereiche der Logikauswahl-Transistoren 108 bis 111 bzw. 116 bis 119 leitend oder nicht leitend sind. Dadurch werden bestimmte Signalpfade innerhalb der Datensignalpfade 101 bzw. 102 erlaubt, andere ausgeschlossen. Dies führt zu einer definierten Verknüpfung der Eingangssignale a ₁, a₁, a ₀, a₀ gemäß einer Logikfunktion, die mittels Vorgebens der Logikauswahlsignale s_0n bis s_3n, s_0p bis s_3p vorgegeben wird. Die Verknüpfung der Datensignale gemäß der vorgegebenen Logikfunktion führt zu Ausgangssignalen y bzw. y_q, die an den Datensignalausgängen 107a, 107b bereitgestellt werden.
Die beschriebene Funktionalität der Logik-Grundzelle 100 stellt den Betrieb der Logik-Grundzelle in einem Logik-Betriebszustand dar, der mittels Vorgebens des Steuersignals s₄ mit einem logischen Wert "0" einstellbar ist.
Dagegen ist in einem Betriebszustand, bei dem das Steuersignal s₄ einen logischen Wert "1" aufweist, ein Multiplex-Betriebszustand eingestellt, bei dem die Logik-Grundzelle 100 als Multiplexer zum Ausgeben des ersten Datensignals a₀ oder des zweiten Datensignals a₁ dient.
Der Dateneingang a₀ bleibt in beiden Betriebsmodi (Logikfunktions-Betriebszustand und Multiplex-Betriebszustand) der Logik-Grundzelle 100 am gleichen Anschluss 105, 120 angelegt, die Belegung der restlichen drei Gate-Anschlüsse der Datensignal-Transistoren 112, 113, 115 bzw. 121 bis 123 in dem Pull-Up-Pfad und in dem Pull-Down-Pfad aus 1 wird mit Hilfe der strukturellen Multiplexer 128, 133, 138 entschieden. Mit dem Schalter s₄ wird die Belegung der Eingänge entsprechend ausgewählt. Die vier Schalter s_0n bis s_3n bzw. s_0p bis s_3p werden so geschaltet, dass acht Konfigurationssignale eine gewünschte Logik-Funktion vorgeben. Dies bewirkt, dass im Multiplex-Betrieb die Pfade im p-Gebiet und im n-Gebiet gleichzeitig an- bzw. abgeschaltet werden können. Der gleiche Schalter s₄ steuert auch den Eingangs-Multiplexer 143, der dem dritten Inverter 148 entweder das Datensignal a₀ oder das Signal ctrl der Multiplexer-Funktion zuführt. Der zweite Inverter 125 an dem zweiten Datensignalausgang 107b ermöglicht es insbesondere, die Multiplexer-Funktion (wahlweise oder gleichzeitig) invertierend und nicht-invertierend verwenden zu können.
Die in 2 gezeigte Tabelle 200 gibt an, welche Logik-Funktion y (bzw. y als dazu logisch komplementäres Signal) für die unterschiedlichen Permutationen der Logik-Auswahlsignale s_0n bis s_3n bzw. s_0p bis s_3p vorgegeben wird.
Tabelle 200 zeigt die Belegung der Schaltvariablen s_0p bis s_3p bzw. s_0n bis s_3n an, mit Hilfe welcher alle möglichen 16 Logikfunktionen zum Verknüpfen der Datensignale a₀ und a₁ eingestellt werden können. In diesem Logikfunktions-Betriebszustand, in dem das Steuersignal s₄ einen logischen Wert "0" aufweist (siehe alle Zeilen außer der letzten Zeile in 2) fungiert die Logik-Grundzelle 100 in einem Logik-Betrieb. Ist hingegen das Steuersignal s₄ auf einen logischen Wert "1" (siehe letzte Zeile der Tabelle in 2), so ist die Logik-Grundzelle 100 in dem Multiplex-Betriebszustand, so dass an einem Ausgang y entweder das erste Datensignal a₀ oder das zweite Datensignal a₁ bereitgestellt ist.
Im Weiteren wird bezugnehmend auf 3 eine Logik-Grundzellen-Anordnung 300 gemäß einem Ausführungsbeispiel der Erfindung beschrieben.
Die Logik-Grundzellen-Anordnung 300 enthält einen ersten Logikfunktionsblock 301 mit einem ersten Datensignaleingang 304 und mit einen zweiten Datensignaleingang 305, wobei an dem ersten Datensignaleingang 304 ein erstes Datensignal a₀ anliegt, wobei an dem zweiten Datensignaleingang 305 ein zweites Datensignal a₁ anliegt. Der erste Logikfunktionsblock 301 enthält ferner einen Datensignalaungang 311, an dem das Ergebnis einer Logik-Verknüpfung f₀(a₁, a₀) gemäß einer vorgebbaren ersten Logikteilfunktion bereitgestellt ist.
Ferner enthält die Logik-Grundzellen-Anordnung 300 einen zweiten Logikfunktionsblock 302 mit einem ersten Datensignaleingang 306 und mit einem zweiten Datensignaleingang 307. An dem ersten Datensignaleingang 305 ist ein viertes Datensignal a₃ bereitgestellt. An dem zweiten Datensignaleingang 307 ist ein fünftes Datensignal a₄ bereitgestellt. An einem Datensignalausgang 312 des zweiten Logikfunktionsblocks 302 ist eine Logik-Verknüpfung f₁(a₃,a₄) des vierten Eingangsignals a₃ und des fünften Eingangssignals a₄ gemäß einer vorgebbaren zweiten Logikteilfunktion f₁ bereitgestellt.
Ferner ist eine Logik-Grundzelle 303 gemäß der Erfindung bereitgestellt (beispielsweise die in 1 gezeigte Logik-Grundzelle 100), der an einen ersten Signaleingang 308 als erstes Datensignal des Ausgangssignal des ersten Logikfunktionsblocks 301 bereitgestellt ist, der als ein zweites Datensignal das Ausgangssignal des zweiten Logikfunktionsblocks 302 an einem zweiten Signaleingang 309 bereitgestellt ist, und der als Steuersignal ein drittes Datensignal a₂ bereitgestellt ist.
Jeder der Logikfunktionsblöcke 301, 302 kann eine annähernd beliebige Struktur aufweisen, sofern er die Funktionalität erfüllt, dass er aus den an seinen Eingängen bereitgestellten Datensignalen a₀, a₁ bzw. a₃, a₄ eine vorgebbare Logik-Verknüpfung f₀ bzw. f₁ realisiert. Z.B. kann ein Logikfunktionsblock als Look-up-Tabelle realisiert sein oder wie die in 1 gezeigte, in dem Logikfunktions-Betriebszustand betriebene Logik-Grundzelle 100 der Erfindung.
Die Logik-Grundzelle 303 kann unter Verwendung der darin integrierten Multiplex-Einrichtung und des Signals a₂ zum Multiplexer der ihr an den Signaleingängen 308, 309 bereitgestellten Signale dienen oder kann unter Verwendung der Logik-Einrichtung eine vorgebbare Logik-Verknüpfung der ihr an den Signaleingängen 308, 309 bereitgestellter. Signale bewerkstelligen. Je nach Betriebszustand der Logik-Grundzelle 303 ist somit an dem Signalausgang 310 entweder das Signal y_I = f(a₂, a₁, a₀) bereitgestellt oder eine logische Verknüpfung y_II = f₂(f₀(a₁, a₀), f₁(a₄, a₃)) der an den Signaleingängen 308, 309 bereitgestellten Ausgänge der Funktionsblöcke f₀, f₁.
Alternativ zu der in 3 gezeigten Konfiguration kann auch an dem ersten Datensignaleingang 306 das erste Datensignal a₀ angelegt sein und kann auch an dem zweiten Datensignaleingang 307 das zweite Datensignal a₁ angelegt sein.
Die Logik-Grundzellen-Anordnung 300 kann in dem Multiplex-Betriebszustand der Logik-Grundzelle 303 eine schaltungstechnische Realisierung einer Shannon-Zerlegung einer Funktion von drei Eingängen darstellen.
Verallgemeinert man den in 3 gezeigten Fall auf den Fall von n + 1 Datensignalen a₀, a₁ ... a_n, so kann die von der erfindungsgemäßen Logik-Grundzelle (z.B. der Logik-Grundzelle 303) bewerkstelligte mathematische Operation in dem Multiplex-Betriebszustand der Logik-Grundzelle durch Gleichung (4) beschrieben werden: y(an, ..., a1, a0) = a n·y0(an-1, ..., a0) ∨ an·y1(an-1, ..., a0) (4)
Wird der Multiplexer durch die erfindungsgemäße Logik-Grundzelle 303 in den Multiplex-Betriebszustand realisiert, sind abgesehen von der bezugnehmend auf Gleichung (4) dargestellten Shannon-Zerlegungen auch Zerlegungen mit Hilfe jeder anderen Funktionen einer solchen Anordnung möglich. Wenn die Logik-Grunduzelle 303 in dem Logikfunktions-Betriebszustand betrieben wird, kann die Funktionalität der Logik-Grundzellen-Anordnung auch durch Gleichungen (2), (3) beschrieben werden.
Insbesondere dann, wenn die Zerlegung disjunkt ist, kann gegenüber der Shannon-Zerlegung eine erhebliche Einsparung von Logik-Ressource erreicht werden. Mit dem Einsatz einer erfindungsgemäßen Logik-Grundzelle 303 wird die Zerlegung mithin sehr flexibel gewählt, wobei die Shannon-Zerlegung die Machbarkeit einer Zerlegung sichert. Eine solche Architektur stellt einen wesentlichen Fortschritt gegenüber herkömmlichen Architekturen dar, wie sie beispielsweise in [2], [4] beschrieben sind. Das Ergebnis der Logik-Synthese kann so in vielen Fällen direkt und ohne weitere Anpassung auf eine Logikzelle abgebildet werden.
Da in einem Feld von Logikzellen auch a₀, a₁, a₃, a₄ durchaus ihrerseits boolsche Funktionen von zwei oder mehreren Eingängen sein können, kann es sinnvoll sein, für 301 und 302 erfindungsgemäße Zellen gemäß 303 einzusetzen, wobei deren Steuersignale mit den neuen Eingängen a₅ und a₆ zu belegen sind.
Um die für die Logik-Grundzelle 100 aus 1 erforderlichen Ressourcen zusätzlich zu verringern, können die Multiplexer 128, 133, 138, 143, die eine statische Multiplexer-Funktionalität aufweisen, durch eine nach Erstellen des Schaltungsentwurfes feste Struktur ersetzt werden. Mit anderen Worten kann die Logik-Grundzelle der Erfindung als "structured ASIC" oder "Mask Programmable Gate Array" (MPGA) realisiert sein, wobei auch die Multiplex-Einrichtungen aus unveränderlichen Hardware-Komponenten gebildet sein können.
Im Weiteren werden bezugnehmend auf 4A, 4B zwei Ausführungsbeispiele für Multiplexer beschrieben, die als unveränderliche Hardware-Elemente realisiert werden.
In 4A ist ein Via-programmierter Multiplexer 400 gezeigt, bei dem Leiterbahnen in einer n-ten Metallisierungsebene 401 ausgeführt sind, wobei auf den Leiterbahnen Signale x0, x1 bzw. x2 bereitstellbar sind. Mittels eines variabel anbringbaren Vias 403 kann die n-te Metallisierungsebene 401 mit einer (n – 1)-ten Metallisierungsebene 402 gekoppelt werden, wodurch eine statische Multiplexer-Funktionalität realisiert wird.
Bei dem in 4B gezeigten Metall-programmierten Multiplexer 410 sind wiederum Leiterbahnen in der n-ten Metallisierungsebene 401 gezeigt, auf denen Signale x0, x1 bzw. x2 geführt werden können, wobei mittels Koppelns von nur einer dieser Leiterbahnen mit einem Ausgang y mit Hilfe eines kurzen Leitungsstückes in der Metallisierungsebene 401 die gewünschte Multiplexer-Funktionalität einmal fest einstellbar ist.
Anders ausgedrückt zeigen 4A und 4B einen Viaprogrammierten Multiplexer 400 und einen Metallprogrammierten Multiplexer 410. Durch diese Realisierung können die vier in 1 gezeigten zusätzlichen Multiplexer ohne zusätzliche Transistoren und somit in verringerter Dimension gebildet werden.
Im Weiteren wird bezugnehmend auf 5 eine Logik-Grundzelle 500 gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.
Die Logik-Grundzelle 500 aus 5 unterscheidet sich der von der in 1 gezeigten Logik-Grundzelle 100 im Wesentlichen dadurch, dass die Logikauswahl-Transistoren 108 bis 111 bzw. die Logikauswahl-Transistoren 116 bis 119 durch festverdrahtete Kontaktierungselemente ersetzt sind, gebildet aus Komponenten 503 bis 505. Die Logik-Grundzelle 500 ist gebildet aus einem ersten Datensignalpfad 501, der ähnlich wie in 1 verschaltete erste bis vierte n-MOS-Datensignal-Transistoren 112 bis 115 enthält, und aus einem zweiten Datensignalpfad 502, der ähnlich wie in 1 verschaltete p-MOS-Datensignal-Transistoren 120 bis 123 enthält. Die Verschaltung der Datensignal-Transistoren 112 bis 115, 120 bis 123 in den beiden Datensignalpfaden 501, 502 ist fest vorgegeben, d.h. unter Verwendung von Kontaktierungselementen einer ersten Metallisierungsebene 503, einer zweiten Metallisierungsebene 504 und unter Verwendung von Via 505 realisiert, die senkrecht zu der Papierebene von 5 verlaufend gebildet sind. Anders ausgedrückt sind die Logikauswahl-Elemente der Logik-Grundzelle 500 als unveränderliche Hardware-Elemente vorgesehen, nämlich realisiert mittels einer Mehrzahl von Metallisierungsebenen 503, 504 und Via 505. Die Verdrahtung der Datensignal-Transistoren 112 bis 115 bzw. 120 bis 123 legt eine jeweils fest vorgegebene Logikfunktion fest.
Anders ausgedrückt sind in 5 Konfigurations-Transistoren 108 bis 111 bzw. 116 bis 119 durch Via-Brücken und Metallisierungskomponenten 503 bis 505 ersetzt. Ferner ermöglichen vier Power-Vias 506 eventuell entfallende Logik-Komponenten von der Versorgungsspannung 127 V_DD bzw. von dem Massepotential V_SS 126 zu trennen. Für 5 gilt die Funktionalitätstabelle aus 2.
Die Schalter zwischen den einzelnen Transistoren in 5 können auf jede beliebige Weise realisiert werden, unter Verwendung von Metalllagen, Polysilizium, Diffusionsgebieten oder über eine andere geeignete Ebene eines gegenwärtigen oder eines zukünftigen CMOS-Prozesses.
Im Rahmen der Standard-CMOS-Schaltungstechnik ist die in 5 gezeigte Logik-Grundzelle 500 eine besonders kleine, schnelle und von der Leistungsaufnahme her besonders günstige Logik-Grundzelle.
Es ist ferner anzumerken, dass in 5 auch die Multiplexer 133, 138, 143, 128 durch fest verdrahtete Komponenten der Metallisierungsebenen 503, 504 bzw. Vias 505 ersetzt sind.
Ferner ist anzumerken, dass die Auslegung des Multiplexers mit einem zusätzlichen invertierenden Ausgang insbesondere für die Shannon-Zerlegung von Parity-Funktionen den Vorteil bietet, dass pro zusätzlicher XOR zu verknüpfender Variable nur ein zusätzlicher Multiplexer benötigt wird, wohingegen ohne das gleichzeitige Vorhandensein der vorhergehenden Funktion und der logischen inversen Funktion der doppelte Aufwand entstünde.
Im Weiteren wird bezugnehmend auf 6 eine Logik-Grundzelle 600 gemäß einem dritten Ausführungsbeispiel der Erfindung beschrieben.
Im Unterschied zu der Logik-Grundzelle 100 aus 1 ist die Logik-Grundzelle 600 aus 6 in nicht-statischer CMOS-Logik aufgebaut. Die Logik-Grundzelle 600 ist nur aus einem Datensignalpfad 101 gebildet, dessen interne Verschaltung der Verschaltung der Transistoren in dem ersten Datensignalpfad 101 in 1 entspricht. Im Unterschied zu der Logik-Grundzelle 100 ist somit bei der Logik-Grundzelle 600 genau ein Datensignalpfad 101 aus n-MOS-Feldeffekttransistoren 108 bis 115 vorgesehen, wohingegen der in 1 gezeigte Datensignalpfad 102 aus p-MOS-Feldeffekttransistoren 116 bis 122 in 6 eingespart ist.
Ein Ausgabesignal, welches das Ergebnis der Verarbeitung der Datensignale a₀, a₁, ... der ausgewählten Logik-Funktion darstellt, ist an einem Datensignalpfad-Ausgang 605 des Datensignalpfads 101 bereitgestellt, welcher Ausgang mit einem ersten Source-/Drain-Bereich eines p-MOS-Evaluierungs-Transistors 601 gekoppelt ist. Bei einem entsprechenden Signal an einem mit dem Gate-Bereich des Evaluierungs-Transistors 601 gekoppelten Evaluier-Eingang 603 liegt an einem mit dem zweiten Source-/Drain-Bereich des Evaluierungs-Transistors 601 gekoppelten Ausgang 107a bzw. 107b der Logik-Grundzelle 600 das verarbeitete Ausgabesignal an. Der zweite Source-/Drain-Bereich des Evaluierungs-Transistors 601 ist mit einem ersten Source-/Drain-Bereich eines p-MOS-Vorlade-Transistors 602 gekoppelt, dessen zweiter Source-/Drain-Bereich auf das elektrischen Versorgungspotential 127 gebracht ist. Bei einem entsprechenden Signal an einem mit dem Gate-Bereich des Vorlade-Transistors 602 gekoppelten Vorlade-Eingang 604 liegt an dem mit dem ersten Source/Drain-Bereich des Vorlade-Transistors 602 gekoppelten Ausgang 107a bzw. 107b der Logik-Grundzelle 600 das elektrische Versorgungspotential 127 als Referenzpotential an.
Verglichen mit 1 ist in 6 somit der Pfad aus p-MOS-Transistoren eingespart. Das Pull-Down-Netzwerk 101 ist in 6 wie in 1 aus n-MOS-Transistoren gebildet, wohingegen in 6 das Pull-Up-Netzwerk 102 aus p-MOS-Transistoren eingespart ist und durch einen statisch oder dynamisch geschalteten Precharge-Transistor 602 ersetzt ist. Alternativ zu 6 kann auch der Signalpfad aus n-MOS-Transistoren in 1 eingespart und durch einen Vorlade-Transistor ersetzt werden, wobei in diesem Fall ein Signalpfad aus p-MOS-Transistoren vorgesehen ist.
Bei der CMOS-Realisierung der erfindungsgemäßen Logik-Grundzelle 600 aus 6 ist somit ein Precharge-Transistor 602 vorgesehen, der in einem Teilintervall der Schaltzeit der Logik-Grundzelle 600 den Ausgang 107a bzw. 107b auf einen logischen Wert "1" (Precharge-Phase) bringt, wohingegen in der restlichen Schaltzeit die ausgewählte Logik-Funktion im erfindungsgemäß realisierten Pull-Down-Pfad 101 auf den Ausgang 107a bzw. 107b gebracht wird (Evaluierungsphase).
Alle Schaltungen, die wenigstens einen der beiden Pfade (Pull-Up oder Pull-Down-Pfad) der Struktur von 1 enthalten, stellen ebenfalls eine Logik-Grundzelle im Sinne der Erfindung dar, unabhängig davon, wie das jeweils entegegengesetzte Logik-Potential realisiert wird.
Die in 6 gezeigte Logik-Grundzelle 600 stellt eine besonders kompakte Realisierung dar. Die in 5 gezeigte Realisierung stellt diejenige Realisierung dar, mit der die höchste Störsicherheit erreichbar ist.
In diesem Dokument sind folgende Veröffentlichungen zitiert:

[1] Wannemacher, M "Das FPGA-Kochbuch", 6.4: SRAM-Zelle von XILINX, 1. Auflage, International Thomson Publishing Company, Bonn, 1998, S.111
[2] Wannemacher, M "Das FPGA-Kochbuch", 7.36: Logikblock (CLB) der XC4000-Familien, 1. Auflage, International Thomson Publishing Company, Bonn, 1998, S.197
[3] US 6,529,040 B1
[4] US 6,331,789 B2

100: Logik-Grundzelle
101: erster Datensignalpfad
102: zweiter Datensignalpfad
103: erster Datensignaleingang
104: zweiter Datensignaleingang
105: dritter Datensignaleingang
106: vierter Datensignaleingang
107a: erster Datensignalausgang
107b: zweiter Datensignalausgang
108: erster n-MOS-Logikauswahl-Transistor
109: zweiter n-MOS-Logikauswahl-Transistor
110: dritter n-MOS-Logikauswahl-Transistor
111: vierter n-MOS-Logikauswahl-Transistor
112: erster n-MOS-Datensignal-Transistor
113: zweiter n-MOS-Datensignal-Transistor
114: dritter n-MOS-Datensignal-Transistor
115: vierter n-MOS-Datensignal-Transistor
116: erster p-MOS-Logikauswahl-Transistor
117: zweiter p-MOS-Logikauswahl-Transistor
118: dritter p-MOS-Logikauswahl-Transistor
119: vierter p-MOS-Logikauswahl-Transistor
120: erster p-MOS-Datensignal-Transistor
121: zweiter p-MOS-Datensignal-Transistor
122: dritter p-MOS-Datensignal-Transistor
123: vierter p-MOS-Datensignal-Transistor
124: erster Inverter
125: zweiter Inverter
126: Massepotential
127: Versorgungsspannungspotential
128: erster Multiplexer
129: erster Signaleingang
130: zweiter Signaleingang
131: Steuereingang
132: Datenausgang
133: zweiter Multiplexer
134: erster Signaleingang
135: zweiter Signaleingang
136: Steuereingang
137: Datenausgang
138: dritter Multiplexer
139: erster Signaleingang
140: zweiter Signaleingang
141: Steuereingang
142: Datenausgang
143: vierter Multiplexer
144: erster Signaleingang
145: zweiter Signaleingang
146: Steuereingang
147: Datenausgang
148: dritter Inverter
200: Tabelle
300: Logik-Grundzellen-Anordnung
301: erster Logikfunktionsblock
302: zweiter Logikfunktionsblock
303: Logik-Grundzelle
304: erster Datensignaleingang
305: zweiter Datensignaleingang
306: erster Datensignaleingang
307: zweiter Datensignaleingang
308: erster Signaleingang
309: zweiter Signaleingang
310: Signalausgang
311: Datensignalausgang
312: Datensignalausgang
400: Via-programmierter Multiplexer
401: n-te Metallisierungsebene
402: (n – 1)-te Metallisierungsebene
403: Via

410: Metall-programmierter Multiplexer
500: Logik-Grundzelle
501: erster Datensignalpfad
502: zweiter Datensignalpfad
503: erste Metallisierungsebene
504: zweite Metallisierungsebene
505: Via
506: Power-Via
600: Logik-Grundzelle
601: n-MOS-Evaluierungs-Transistor
602: p-MOS-Precharge-Transistor
603: Evaluier-Eingang
604: Vorlade-Eingang
605: Datensignalpfad-Ausgang

Claims

Logik-Grundzelle zum Verarbeiten eines ersten und eines zweiten Datensignals, • mit einer Multiplex-Einrichtung zum Multiplexen der zwei Datensignale in einem Multiplex-Betriebszustand; • mit einer Logik-Einrichtung zum Bilden einer logischen Verknüpfung der zwei Datensignale gemäß einer auswählbaren Logikfunktion in einem Logikfunktions-Betriebszustand; • wobei als Ausgangssignal in dem Multiplex-Betriebszustand eines der zwei Datensignale und in dem Logikfunktions-Betriebszustand die logische Verknüpfung der zwei Datensignale gemäß der ausgewählten Logikfunktion bereitstellbar ist; • mit einer Steuer-Einheit, der ein Steuersignal bereitstellbar ist, mittels welchem vorgebbar ist, ob die Logik-Grundzelle in dem Multiplex-Betriebszustand oder in dem Logikfunktions-Betriebszustand betrieben wird.
Logik-Grundzelle nach Anspruch 1, • mit vier Datensignaleingängen, an denen die zwei Datensignale und deren logisch komplementäre Datensignale anlegbar sind; • mit einem ersten Logikauswahl-Element zwischen einem ersten Datensignaleingang und einem zweiten Datensignaleingang; • mit einem zweiten Logikauswahl-Element zwischen dem ersten Datensignaleingang und einem vierten Datensignaleingang; • mit einem dritten Logikauswahl-Element zwischen dem zweiten Datensignaleingang und einem dritten Datensignaleingang; • mit einem vierten Logikauswahl-Element zwischen dem dritten Datensignaleingang und dem vierten Datensignaleingang.
Logik-Grundzelle nach Anspruch 2, bei der die Logikauswahl-Elemente unveränderliche Hardware-Elemente sind.
Logik-Grundzelle nach Anspruch 2 oder 3, bei der die Logikauswahl-Elemente mittels einer Mehrzahl von Metallisierungsebenen und/oder mittels Vias realisiert sind.
Logik-Grundzelle nach Anspruch 2, bei der • das erste Logikauswahl-Element ein erster Logik-Transistor ist, der mittels eines ersten Logikauswahlsignals steuerbar ist; • das zweite Logikauswahl-Element ein zweiter Logik-Transistor ist, der mittels eines zweiten Logikauswahlsignals steuerbar ist; • das dritte Logikauswahl-Element ein dritter Logik-Transistor ist, der mittels eines dritten Logikauswahlsignals steuerbar ist; • das vierte Logikauswahl-Element ein vierter Logik-Transistor ist, der mittels eines vierten Logikauswahlsignals steuerbar ist.
Logik-Grundzelle nach einem der Ansprüche 1 bis 5, mit vier Datensignal-Transistoren, an deren Gate-Anschlüssen jeweils eines der Datensignale oder ein zu einem der Datensignale logisch komplementäres Datensignal bereitstellbar ist.
Logik-Grundzelle nach Anspruch 6, bei der ein erster Datensignal-Transistor derart verschaltet ist, dass dessen • erster Source-/Drain-Anschluss mit einem ersten Source/Drain-Anschluss des ersten Logik-Transistors und mit einem ersten Source-/Drain-Anschluss des zweiten Logik-Transistors gekoppelt ist; • zweiter Source-/Drain-Anschluss mit einem ersten Source/Drain-Anschluss eines dritten Datensignal-Transistors gekoppelt ist.
Logik-Grundzelle nach Anspruch 7, bei welcher der dritte Datensignal-Transistor derart verschaltet ist, dass dessen zweiter Source-/Drain-Anschluss mit einem ersten Source-/Drain-Anschluss des vierten Logik-Transistors und mit einem ersten Source-/Drain-Anschluss des dritten Logik-Transistors gekoppelt ist.
Logik-Grundzelle nach einem der Ansprüche 6 bis 8, bei der ein zweiter Datensignal-Transistor derart verschaltet ist, dass dessen • erster Source-/Drain-Anschluss mit einem zweiten Source/Drain-Anschluss des ersten Logik-Transistors und mit einem zweiten Source-/Drain-Anschluss des dritten Logik-Transistors gekoppelt ist; • zweiter Source-/Drain-Anschluss mit einem ersten Source/Drain-Anschluss eines vierten Datensignal-Transistors gekoppelt ist.
Logik-Grundzelle nach Anspruch 9, bei welcher der vierte Datensignal-Transistor derart verschaltet ist, dass dessen zweiter Source-/Drain-Anschluss mit einem zweiten Source-/Drain-Anschluss des zweiten Logik-Transistors und mit einem zweiten Source-/Drain-Anschluss des vierten Logik-Transistors gekoppelt ist.
Logik-Grundzelle nach einem der Ansprüche 1 bis 10, mit einem mit einem Datensignalausgang der Logik-Grundzelle gekoppelten Evaluierungs-Schalter und mit einem Vorlade-Schalter, welche Schalter derart verschaltet und steuerbar sind, dass an einem Ausgang der Logik-Grundzelle bei geöffnetem Evaluierungs-Schalter und geschlossenem Vorlade-Schalter das Ausgangssignal bereitgestellt ist, und dass an dem Ausgang der Logik-Grundzelle bei geöffnetem Vorlade- Schalter und geschlossenem Evaluierungs-Schalter ein Referenzsignal bereitgestellt ist.
Logik-Grundzelle nach einem der Ansprüche 6 bis 10, bei der • jeder der Logik-Transistoren und jeder der Datensignal-Transistoren ein Transistor eines ersten Leitungstyps ist, und wobei die Transistoren des ersten Leitungstyps einen ersten Datensignalpfad bilden; • ein zweiter Datensignalpfad aus Transistoren eines zweiten Leitungstyps, der zu dem ersten Leitungstyp komplementär ist, gebildet ist, wobei zu jedem der Transistoren des ersten Datensignalpfads ein entsprechend verschalteter Transistor in dem zweiten Datensignalpfad bereitgestellt ist.
Logik-Grundzelle nach Anspruch 12, bei welcher • der erste Leitungstyp der p-Leitungstyp und der zweite Leitungstyp der n-Leitungstyp ist; oder • der erste Leitungstyp der n-Leitungstyp und der zweite Leitungstyp der p-Leitungstyp ist.
Logik-Grundzelle nach einem der Ansprüche 1 bis 13, eingerichtet als CMOS-Logik-Grundzelle.
Logik-Grundzelle nach einem der Ansprüche 2 bis 14, bei der an dem ersten Datensignaleingang das erste Datensignal anlegbar ist.
Logik-Grundzelle nach einem der Ansprüche 2 bis 15, mit einem ersten Multiplexer-Element, das • einen ersten Signaleingang aufweist, an den das zweite Datensignal anlegbar ist; • einen zweiten Signaleingang aufweist, an den ein drittes Datensignal anlegbar ist; • einen Steuereingang aufweist, an den das Steuersignal anlegbar ist; • einen Datenausgang aufweist, welcher mit dem zweiten Datensignaleingang gekoppelt ist.
Logik-Grundzelle nach einem der Ansprüche 2 bis 16, mit einem zweiten Multiplexer-Element, das • einen ersten Signaleingang aufweist, an den das zu dem ersten Datensignal komplementäre Signal anlegbar ist; • einen zweiten Signaleingang aufweist, an den das zweite Datensignal anlegbar ist; • einen Steuereingang aufweist, an den das Steuersignal anlegbar ist; • einen Datenausgang aufweist, welcher mit dem dritten Datensignaleingang gekoppelt ist.
Logik-Grundzelle nach Anspruch 16 oder 17, mit einem dritten Multiplexer-Element, das • einen ersten Signaleingang aufweist, an den das zu dem zweiten Datensignal komplementäre Signal anlegbar ist; • einen zweiten Signaleingang aufweist, an den das zu dem dritten Datensignal komplementäre Signal anlegbar ist; • einen Steuereingang aufweist, an den das Steuersignal anlegbar ist; • einen Datenausgang aufweist, welcher mit dem vierten Datensignaleingang gekoppelt ist.
Logik-Grundzelle nach einem der Ansprüche 16 bis 18, mit einem vierten Multiplexer-Element, das • einen ersten Signaleingang aufweist, an den das erste Datensignal anlegbar ist; • einen zweiten Signaleingang aufweist, an den das zu dem dritten Datensignal komplementäre Signal anlegbar ist; • einen Steuereingang aufweist, an den das Steuersignal anlegbar ist; • einen Datenausgang aufweist, welcher mit einem ersten Inverter gekoppelt ist.
Logik-Grundzelle nach einem der Ansprüche 1 bis 19, mit einem zweiten Inverter zum Bilden eines zu dem zweiten Datensignal logisch komplementären zweiten Datensignals.
Logik-Grundzelle nach einem der Ansprüche 1 bis 20, mit einem dritten Inverter, mittels welchem ein zu dem Ausgangssignal komplementäres Signal bereitstellbar ist.
Logik-Grundzelle nach einem der Ansprüche 1 bis 21, eingerichtet als Application-Specific Integrated Circuit.
Logik-Grundzelle nach einem der Ansprüche 1 bis 22, eingerichtet als • Programmable Logic Device; • Field-Programmable Gate-Array; • maskenprogrammierter Application-Specific Integrated Circuit.
Logik-Grundzelle nach einem der Ansprüche 16 bis 23, bei der zumindest eines der Multiplexer-Elemente ein unveränderliches Hardware-Element ist.
Logik-Grundzelle nach Anspruch 24, bei der zumindest eines der Multiplexer-Elemente mittels einer Mehrzahl von Metallisierungsebenen und/oder mittels Vias realisiert sind.
Logik-Grundzellen-Anordnung, • mit einem ersten Logikfunktionsblock mit zwei Datensignaleingängen, an denen ein erstes Eingangssignal und ein zweites Eingangssignal anlegbar sind, und mit einem Datensignalausgang zum Bereitstellen einer Logik-Verknüpfung des ersten Eingangssignals und des zweiten Eingangssignals gemäß einer vorgebbaren ersten Logikteilfunktion; • mit einem zweiten Logikfunktionsblock mit zwei Datensignaleingängen, an denen ein drittes Eingangssignal und ein viertes Eingangssignal anlegbar sind, und mit einem Datensignalausgang zum Bereitstellen einer Logik-Verknüpfung des dritten Eingangssignals und des vierten Eingangssignals gemäß einer vorgebbaren zweiten Logikteilfunktion; • mit einer Logik-Grundzelle nach einem der Ansprüche 1 bis 25, der als erstes Datensignal das Ausgangssignal des ersten Logikfunktionsblock bereitstellbar ist, der als zweites Datensignal das Ausgangssignal des zweiten Logikfunktionsblock bereitstellbar ist und der als Steuersignal ein drittes Datensignal bereitstellbar ist.