JP3099026B2 - Ｄ／ａコンバータを有する集積回路とデジタルからアナログへの変換装置とその方法 - Google Patents
Ｄ／ａコンバータを有する集積回路とデジタルからアナログへの変換装置とその方法Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタルからアナ
ログへの（Ｄ／Ａ）コンバータに関し、特に、自己校正
型で高解像度でかつ高速で動作するようバイアスされた
Ｄ／Ａコンバータに関する。
ログへの（Ｄ／Ａ）コンバータに関し、特に、自己校正
型で高解像度でかつ高速で動作するようバイアスされた
Ｄ／Ａコンバータに関する。
【０００２】
【従来の技術】例えば１０メガサンプル／秒の高速で動
作するよう設計されたＤ／Ａコンバータにおいては、ト
ランジスタマッチングを用いて所望の解像度と精度を達
成する。この方法は、８−９ビットの解像度までは成功
しているものと言える。しかし、８−９ビット以上の性
能を必要とするような高速のアプリケーションにおいて
は、他の技術、例えばウェハレベルのレーザトリミング
あるいはダイナミックな校正が必要とされる。
作するよう設計されたＤ／Ａコンバータにおいては、ト
ランジスタマッチングを用いて所望の解像度と精度を達
成する。この方法は、８−９ビットの解像度までは成功
しているものと言える。しかし、８−９ビット以上の性
能を必要とするような高速のアプリケーションにおいて
は、他の技術、例えばウェハレベルのレーザトリミング
あるいはダイナミックな校正が必要とされる。
【０００３】デジタルデータからアナログ信号へ変換す
る際に、電圧，電流，電荷のダイナミックな校正を通常
実行して、デジタル入力コードに比例するアナログ出力
を提供している。一般的には、トランジスタを用いて所
望の電圧，電流，電荷を形成し、これを実際のデジタル
入力コードに対応させている。
る際に、電圧，電流，電荷のダイナミックな校正を通常
実行して、デジタル入力コードに比例するアナログ出力
を提供している。一般的には、トランジスタを用いて所
望の電圧，電流，電荷を形成し、これを実際のデジタル
入力コードに対応させている。
【０００４】Ｄ／Ａコンバータにおいて、最上位ビット
（ＭＳＢ）と最下位ビット（ＬＳＢ）の校正を行ういく
つかの技術が提案されている。例えば、米国特許第５，
０２１，７８４号は、校正された信号ソース即ち電流の
グループを含む信号ソース校正を開示している。ここで
各信号ソースは、同一のユニット信号を生成するものと
する。その後、このユニット信号を結合して出力信号を
形成している。しかし各信号ソースは、校正手続きに起
因する類似の好ましくないスプリアス信号も生成してし
まう。この動作中の信号ソースを連続的に校正して結合
された出力信号のスプリアス信号の好ましくない影響を
最小にするようにしている。
（ＭＳＢ）と最下位ビット（ＬＳＢ）の校正を行ういく
つかの技術が提案されている。例えば、米国特許第５，
０２１，７８４号は、校正された信号ソース即ち電流の
グループを含む信号ソース校正を開示している。ここで
各信号ソースは、同一のユニット信号を生成するものと
する。その後、このユニット信号を結合して出力信号を
形成している。しかし各信号ソースは、校正手続きに起
因する類似の好ましくないスプリアス信号も生成してし
まう。この動作中の信号ソースを連続的に校正して結合
された出力信号のスプリアス信号の好ましくない影響を
最小にするようにしている。
【０００５】前述の従来技術に係わる自己校正Ｄ／Ａコ
ンバータの欠点は、高速における精度と高い解像度がな
いことである。その理由は、たとえ小さいとはいえども
タイムインターバルが存在し、その間にＤ／Ａセルのア
レイに対する動作電圧，動作電流，動作電荷が校正規準
電圧，電流，電荷に等しくないからである。その結果、
Ｄ／Ａコンバータが高速で動作する際には、Ｄ／Ａアレ
イ中の各セルに対する動作電圧，動作電流，動作電荷
は、電圧と電流の校正規準点にほぼ等しくなるように校
正される。Ｄ／Ａアレイ中の少なくともＭＳＢセルに対
する動作電圧，電流，電荷を校正規準値に固定する技術
が提案されている。これに関しては、（"ASelf-Calibra
tion Technique For Monolithic High-Resolution D/A
Converters" by Groeneveld et al., IEEE Journal of
Solid State Circuits, Vol. 24,No. 6, December 198
9, pages 1517-1522） を参照のこと。
ンバータの欠点は、高速における精度と高い解像度がな
いことである。その理由は、たとえ小さいとはいえども
タイムインターバルが存在し、その間にＤ／Ａセルのア
レイに対する動作電圧，動作電流，動作電荷が校正規準
電圧，電流，電荷に等しくないからである。その結果、
Ｄ／Ａコンバータが高速で動作する際には、Ｄ／Ａアレ
イ中の各セルに対する動作電圧，動作電流，動作電荷
は、電圧と電流の校正規準点にほぼ等しくなるように校
正される。Ｄ／Ａアレイ中の少なくともＭＳＢセルに対
する動作電圧，電流，電荷を校正規準値に固定する技術
が提案されている。これに関しては、（"ASelf-Calibra
tion Technique For Monolithic High-Resolution D/A
Converters" by Groeneveld et al., IEEE Journal of
Solid State Circuits, Vol. 24,No. 6, December 198
9, pages 1517-1522） を参照のこと。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的とするＤ／Ａコンバータは、マルチビットデジタル信
号入力をアナログ信号出力に効率よく変換するものであ
る。
的とするＤ／Ａコンバータは、マルチビットデジタル信
号入力をアナログ信号出力に効率よく変換するものであ
る。
【０００７】
【課題を解決するための手段】本発明のＤ／Ａコンバー
タは、集積回路上で実現され複数のデータセルを有する
データアレイと校正モード中に固定校正電流と固定校正
電圧を提供する校正回路と、校正回路を第１規準電圧で
もってバイアスし、各アレイセルを第２規準電圧でもっ
てバイアスするバイアス回路とを有する。本発明の各ア
レイセルは、電流ソースデバイスと、校正トランジスタ
と、第１と第２のデータ選択スイッチと、第１と第２の
校正スイッチとを有する。
タは、集積回路上で実現され複数のデータセルを有する
データアレイと校正モード中に固定校正電流と固定校正
電圧を提供する校正回路と、校正回路を第１規準電圧で
もってバイアスし、各アレイセルを第２規準電圧でもっ
てバイアスするバイアス回路とを有する。本発明の各ア
レイセルは、電流ソースデバイスと、校正トランジスタ
と、第１と第２のデータ選択スイッチと、第１と第２の
校正スイッチとを有する。
【０００８】校正モードの間電流ソースデバイスは、各
セルを介して全電流の大部分を供給する。校正回路から
の固定校正電圧と電流とは、第１と第２の校正スイッチ
を介して校正トランジスタに供給され、この校正トラン
ジスタが、全電流の残りの部分を供給するようにさせ
る。第１と第２のデータ選択スイッチは、電流ソースデ
バイスと校正トランジスタと校正スイッチの１つに接続
され、共通規準ノードを形成する。この共通規準ノード
は、校正スイッチの１つを介して固定校正電圧に関連す
る、固定ノード電圧に維持される。
セルを介して全電流の大部分を供給する。校正回路から
の固定校正電圧と電流とは、第１と第２の校正スイッチ
を介して校正トランジスタに供給され、この校正トラン
ジスタが、全電流の残りの部分を供給するようにさせ
る。第１と第２のデータ選択スイッチは、電流ソースデ
バイスと校正トランジスタと校正スイッチの１つに接続
され、共通規準ノードを形成する。この共通規準ノード
は、校正スイッチの１つを介して固定校正電圧に関連す
る、固定ノード電圧に維持される。
【０００９】動作モードの間、バイアス回路からの第２
規準電圧は、データ選択スイッチの１つを介して、共通
規準ノードに供給され、この共通規準ノードを固定ノー
ド電圧に維持する。このバイアス回路中の電圧規準化回
路は、規準電圧をバイアストランジスタのソースに提供
する。この規準電圧は、第１規準電圧からバイアストラ
ンジスタのゲートからソースへの電圧を減算したものに
等しい。
規準電圧は、データ選択スイッチの１つを介して、共通
規準ノードに供給され、この共通規準ノードを固定ノー
ド電圧に維持する。このバイアス回路中の電圧規準化回
路は、規準電圧をバイアストランジスタのソースに提供
する。この規準電圧は、第１規準電圧からバイアストラ
ンジスタのゲートからソースへの電圧を減算したものに
等しい。
【００１０】
【発明の実施の形態】図１において本発明の自己校正型
コンバータは、高速時における高解像度と高精度を達成
するバイアス回路を含んでいる。本発明のＤ／Ａコンバ
ータ１００は、最上位ビット（ＭＳＢ）アレイ１１０
と、最下位ビット（ＬＳＢ）アレイ１２０とサーモメー
タエンコーダ１３０とバイアス回路１４０と校正回路１
５０とタイミング／制御回路１６０とを有する。
コンバータは、高速時における高解像度と高精度を達成
するバイアス回路を含んでいる。本発明のＤ／Ａコンバ
ータ１００は、最上位ビット（ＭＳＢ）アレイ１１０
と、最下位ビット（ＬＳＢ）アレイ１２０とサーモメー
タエンコーダ１３０とバイアス回路１４０と校正回路１
５０とタイミング／制御回路１６０とを有する。
【００１１】ＭＳＢアレイ１１０は、６３個のデータセ
ルを有し、各データセルは、電流Ｉ0 を供給する電流ソ
ースを有する。１２ビットデジタル符号の６個のＭＳＢ
は、サーモメータエンコーダ１３０により６３ビットの
信号に符号化される。その後、この６３ビットの信号
は、ＭＳＢアレイ１１０内の各セルの電流の流れる方向
を制御する。一方、１２ビットのデジタル符号の６個の
ＬＳＢは、ＬＳＢアレイ１２０を制御する。このＬＳＢ
アレイ１２０は、６個の二進重み付き電流ソースからな
る。
ルを有し、各データセルは、電流Ｉ0 を供給する電流ソ
ースを有する。１２ビットデジタル符号の６個のＭＳＢ
は、サーモメータエンコーダ１３０により６３ビットの
信号に符号化される。その後、この６３ビットの信号
は、ＭＳＢアレイ１１０内の各セルの電流の流れる方向
を制御する。一方、１２ビットのデジタル符号の６個の
ＬＳＢは、ＬＳＢアレイ１２０を制御する。このＬＳＢ
アレイ１２０は、６個の二進重み付き電流ソースからな
る。
【００１２】ＭＳＢアレイ１１０の６３個のデータセル
は、正出力あるいは負出力のいずれかに切り換えられ、
正の供給に接続されるトランジスタで加算される。同時
にまた６４番目のＭＳＢセルは、スペアセルとして用い
られる、即ち、校正中のセルを置換する。ＭＳＢアレイ
１１０とＬＳＢアレイ１２０とを用いデジタル符号入力
から符号化された信号を重み付けし加算することによ
り、デジタルからアナログへの変換プロセスは、公知で
あるので詳細には説明しない。
は、正出力あるいは負出力のいずれかに切り換えられ、
正の供給に接続されるトランジスタで加算される。同時
にまた６４番目のＭＳＢセルは、スペアセルとして用い
られる、即ち、校正中のセルを置換する。ＭＳＢアレイ
１１０とＬＳＢアレイ１２０とを用いデジタル符号入力
から符号化された信号を重み付けし加算することによ
り、デジタルからアナログへの変換プロセスは、公知で
あるので詳細には説明しない。
【００１３】バイアス回路１４０と校正回路１５０と２
００とを図２に示す。ここでは１個のＭＳＢセルのみが
示されている。２００は、全出力電流Ｉ0 の大部分を供
給する電流ソースＩS と校正トランジスタＭ1 と、デー
タ選択スイッチＳ1 ，Ｓ2 と校正スイッチＳ3 ，Ｓ4 と
を有する。
００とを図２に示す。ここでは１個のＭＳＢセルのみが
示されている。２００は、全出力電流Ｉ0 の大部分を供
給する電流ソースＩS と校正トランジスタＭ1 と、デー
タ選択スイッチＳ1 ，Ｓ2 と校正スイッチＳ3 ，Ｓ4 と
を有する。
【００１４】ＭＳＢ校正 校正モードにおいて、データ選択スイッチＳ1 とＳ2 は
開状態で、校正スイッチＳ3 とＳ4 は閉状態である。こ
の状態により全出力電流Ｉ0 は、校正スイッチＳ3 を介
して２００の校正トランジスタＭ1 と電流ソースＩS に
強制的に流すようになる。この電流ソースＩS は、全出
力電流Ｉ0 の大部分、例えば０．９５Ｉ0 を提供し、校
正トランジスタＭ1 のゲートには電圧がかかり、その結
果校正トランジスタＭ1 は残りの電流０．０５Ｉ0 を提
供する。各ＭＳＢセルを校正するために用いられる同一
の校正回路１５０においては、校正トランジスタＭ1 と
電流ソースＩS のミスマッチが修正される。校正モード
の後、校正スイッチＳ3 ，Ｓ4 は開状態になり、データ
選択スイッチＳ1 あるいはＳ2 のいずれかが閉状態とな
り、全出力電流Ｉ0 が正出力あるいは負出力から流れる
（ＩoutpあるいはＩoutn）。
開状態で、校正スイッチＳ3 とＳ4 は閉状態である。こ
の状態により全出力電流Ｉ0 は、校正スイッチＳ3 を介
して２００の校正トランジスタＭ1 と電流ソースＩS に
強制的に流すようになる。この電流ソースＩS は、全出
力電流Ｉ0 の大部分、例えば０．９５Ｉ0 を提供し、校
正トランジスタＭ1 のゲートには電圧がかかり、その結
果校正トランジスタＭ1 は残りの電流０．０５Ｉ0 を提
供する。各ＭＳＢセルを校正するために用いられる同一
の校正回路１５０においては、校正トランジスタＭ1 と
電流ソースＩS のミスマッチが修正される。校正モード
の後、校正スイッチＳ3 ，Ｓ4 は開状態になり、データ
選択スイッチＳ1 あるいはＳ2 のいずれかが閉状態とな
り、全出力電流Ｉ0 が正出力あるいは負出力から流れる
（ＩoutpあるいはＩoutn）。
【００１５】高速時における本発明のＤ／Ａコンバータ
の重要な点は、ノード３における電圧を校正モードと動
作モードの両方の間、同一値に保持することである。こ
れにより校正トランジスタＭ1 のＶDSの変動と電流ソー
スＩS の変動に起因するセル電流の誤差を低減し、それ
により校正時間が短くなり、その結果高い動作速度が得
られる。バイアストランジスタＭ2 と校正トランジスタ
Ｍ3 とは、同一の集積回路チップ上でＷ／ＬM2＝１０Ｗ
／ＬM3（即ち、バイアストランジスタＭ2 の長さの幅対
長さの比は、校正トランジスタＭ3 の幅対長さの比より
も１０倍大きい）となるように設計されており、そして
これらのトランジスタは、そのゲート同志が共通に接続
され、校正トランジスタＭ3 の校正電圧出力即ちノード
の電圧Ｉca l は、校正モードの間Ｖref に固定化され
る、即ちノード電圧Ｉcal は、Ｖref に等しくなる。
の重要な点は、ノード３における電圧を校正モードと動
作モードの両方の間、同一値に保持することである。こ
れにより校正トランジスタＭ1 のＶDSの変動と電流ソー
スＩS の変動に起因するセル電流の誤差を低減し、それ
により校正時間が短くなり、その結果高い動作速度が得
られる。バイアストランジスタＭ2 と校正トランジスタ
Ｍ3 とは、同一の集積回路チップ上でＷ／ＬM2＝１０Ｗ
／ＬM3（即ち、バイアストランジスタＭ2 の長さの幅対
長さの比は、校正トランジスタＭ3 の幅対長さの比より
も１０倍大きい）となるように設計されており、そして
これらのトランジスタは、そのゲート同志が共通に接続
され、校正トランジスタＭ3 の校正電圧出力即ちノード
の電圧Ｉca l は、校正モードの間Ｖref に固定化され
る、即ちノード電圧Ｉcal は、Ｖref に等しくなる。
【００１６】その後校正モードの間、ノード３における
電圧は、次のようになる。 Ｖ3 ＝Ｖref −ＲonＩ0 ここでＲonは、校正スイッチＳ3 のオン抵抗である。
電圧は、次のようになる。 Ｖ3 ＝Ｖref −ＲonＩ0 ここでＲonは、校正スイッチＳ3 のオン抵抗である。
【００１７】通常動作においては、ノード３における電
圧は、ノード４あるいはノード５のいずれかの電圧とデ
ータ選択スイッチＳ1 あるいはＳ2 のいずれかの抵抗に
より決定される。トランジスタＭ4 ，Ｍ5 ，Ｍ6 は、同
一比率の寸法即ちＷ／ＬM4＝Ｗ／ＬM5＝Ｗ／ＬM6でもっ
て形成され、これらの抵抗は、それぞれのゲートがノー
ドＶbiasに接続され、Ｖbias＝Ｖref ＋ＶGSとなる（こ
こでＶGSは、トランジスタＭ4 ，Ｍ5 ，Ｍ6 のソースと
ゲート間電圧である）。ノード４あるいはノード５は、
かくしてＶref に固定される。動作モードにおけるノー
ド３の電圧は次式となる。 Ｖ3 ＝Ｖref −Ｒ′onＩ0 ここでＲ′onは、Ｍ5 またはＭ6 のオン抵抗で、Ｖref
＝Ｖbias−ＶGSである。このため動作時におけるＶ3
は、校正時の電圧と同一となる。
圧は、ノード４あるいはノード５のいずれかの電圧とデ
ータ選択スイッチＳ1 あるいはＳ2 のいずれかの抵抗に
より決定される。トランジスタＭ4 ，Ｍ5 ，Ｍ6 は、同
一比率の寸法即ちＷ／ＬM4＝Ｗ／ＬM5＝Ｗ／ＬM6でもっ
て形成され、これらの抵抗は、それぞれのゲートがノー
ドＶbiasに接続され、Ｖbias＝Ｖref ＋ＶGSとなる（こ
こでＶGSは、トランジスタＭ4 ，Ｍ5 ，Ｍ6 のソースと
ゲート間電圧である）。ノード４あるいはノード５は、
かくしてＶref に固定される。動作モードにおけるノー
ド３の電圧は次式となる。 Ｖ3 ＝Ｖref −Ｒ′onＩ0 ここでＲ′onは、Ｍ5 またはＭ6 のオン抵抗で、Ｖref
＝Ｖbias−ＶGSである。このため動作時におけるＶ3
は、校正時の電圧と同一となる。
【００１８】次に動作モードおよび校正モードにおい
て、バイアス回路１４０が各セル内の電圧を一定に維持
する方法について述べる。図２の回路を以下詳細に説明
する。トランジスタＭ4 は、２１０の負出力あるいは電
圧規準化デバイスのいずれかに接続されているのでトラ
ンジスタＭ4 のソース電圧は、Ｖref に等しい。トラン
ジスタＭ4 は、そのゲートソース電圧がＭ5 あるいはＭ
6 のゲートソース電圧に等しくなるようＭ5 とＭ6 に対
し、同一比率で形成されている。トランジスタＭ4 ，Ｍ
5 ，Ｍ6 のそれぞれのゲートは、共通に接続され、ノー
ド４，５がそれぞれトランジスタＭ5 ，Ｍ6 のソースに
接続される。かくしてトランジスタＭ5 ，Ｍ6 は、デー
タ選択スイッチとして機能する。ＶIcalは、校正トラン
ジスタＭ3のソースに接続され、バイアストランジスタ
Ｍ2 と校正トランジスタＭ3 は同一の比率で形成され、
それぞれのゲートが共にオペアンプ２１０に接続されて
いるのでＶref に固定される。かくして、バイアストラ
ンジスタＭ2 のゲートソース間電圧は、校正トランジス
タＭ3 のゲートソース間電圧に等しくなり、Ｖref は、
バイアストランジスタＭ2 ，校正トランジスタＭ3 のソ
ースに表われる。その結果ノード４または５のＶ
Icalは、Ｖref に等しくなる。電流ソースＩS とスイッ
チＳ3 ，Ｓ1 ，Ｓ2 と校正トランジスタＭ3 とは共にノ
ード３に接続される。そのためこれらのスイッチの１つ
がオン状態になると、ノード３に接続されているオン状
態のスイッチと、電流ソースＩS と校正トランジスタＭ
1 の一端とＩcal ，ノード４あるいはノード５のいずれ
かに接続されているオン状態のスイッチの他端とは同一
電圧となる。
て、バイアス回路１４０が各セル内の電圧を一定に維持
する方法について述べる。図２の回路を以下詳細に説明
する。トランジスタＭ4 は、２１０の負出力あるいは電
圧規準化デバイスのいずれかに接続されているのでトラ
ンジスタＭ4 のソース電圧は、Ｖref に等しい。トラン
ジスタＭ4 は、そのゲートソース電圧がＭ5 あるいはＭ
6 のゲートソース電圧に等しくなるようＭ5 とＭ6 に対
し、同一比率で形成されている。トランジスタＭ4 ，Ｍ
5 ，Ｍ6 のそれぞれのゲートは、共通に接続され、ノー
ド４，５がそれぞれトランジスタＭ5 ，Ｍ6 のソースに
接続される。かくしてトランジスタＭ5 ，Ｍ6 は、デー
タ選択スイッチとして機能する。ＶIcalは、校正トラン
ジスタＭ3のソースに接続され、バイアストランジスタ
Ｍ2 と校正トランジスタＭ3 は同一の比率で形成され、
それぞれのゲートが共にオペアンプ２１０に接続されて
いるのでＶref に固定される。かくして、バイアストラ
ンジスタＭ2 のゲートソース間電圧は、校正トランジス
タＭ3 のゲートソース間電圧に等しくなり、Ｖref は、
バイアストランジスタＭ2 ，校正トランジスタＭ3 のソ
ースに表われる。その結果ノード４または５のＶ
Icalは、Ｖref に等しくなる。電流ソースＩS とスイッ
チＳ3 ，Ｓ1 ，Ｓ2 と校正トランジスタＭ3 とは共にノ
ード３に接続される。そのためこれらのスイッチの１つ
がオン状態になると、ノード３に接続されているオン状
態のスイッチと、電流ソースＩS と校正トランジスタＭ
1 の一端とＩcal ，ノード４あるいはノード５のいずれ
かに接続されているオン状態のスイッチの他端とは同一
電圧となる。
【００１９】その結果さらにバイアス回路１４０をバイ
アスするとノード３の電圧は、校正モードと動作モード
を通して一定に維持される。その結果Ｄ／Ａコンバータ
は、高速で高解像度が可能となる。
アスするとノード３の電圧は、校正モードと動作モード
を通して一定に維持される。その結果Ｄ／Ａコンバータ
は、高速で高解像度が可能となる。
【００２０】ＬＳＢ校正 図３にＬＳＢアレイ１２０のブロック図を表す。このＬ
ＳＢ電流は、１つのＭＳＢ電流ソースを二進の重み付き
微細電流ソースに分割することにより得られる。ここで
電流ソースＩS と校正トランジスタＭ１ とは、ＭＳＢ
アレイ１１０のセル内のそれらのものと同一である。
ＳＢ電流は、１つのＭＳＢ電流ソースを二進の重み付き
微細電流ソースに分割することにより得られる。ここで
電流ソースＩS と校正トランジスタＭ１ とは、ＭＳＢ
アレイ１１０のセル内のそれらのものと同一である。
【００２１】ＭＳＢ校正においては、校正中のセルを置
換するスペアのセルが存在する。しかし、Ｄ／Ａコンバ
ータのＬＳＢ部分に対しても同一のアプローチを用いる
ことにより二重のＬＳＢアレイが必要となる。そして完
全なアレイを置換することなくＬＳＢアレイの校正を完
了する替わりに電流ソースＩS と校正トランジスタＭ1
とを二重にする。一校正クロック周期の間左側の電流ソ
ースＩS が校正され、一方右側の電流ソースＩS がアレ
イに電流を供給する。次の校正クロック周期の間、セル
は交換され、そのプロセスが繰り返される。
換するスペアのセルが存在する。しかし、Ｄ／Ａコンバ
ータのＬＳＢ部分に対しても同一のアプローチを用いる
ことにより二重のＬＳＢアレイが必要となる。そして完
全なアレイを置換することなくＬＳＢアレイの校正を完
了する替わりに電流ソースＩS と校正トランジスタＭ1
とを二重にする。一校正クロック周期の間左側の電流ソ
ースＩS が校正され、一方右側の電流ソースＩS がアレ
イに電流を供給する。次の校正クロック周期の間、セル
は交換され、そのプロセスが繰り返される。
【００２２】ＭＳＢアレイ１１０内におけるのと同様
に、バイアス回路１４０は、スピードと精度とを改善す
るために校正動作と通常動作の間電流ソースＩS と
ＩS′ に係る電圧を一定に保持する。これは、Ｖbiasに
接続される複数のトランジスタを共通に接続し、同一比
率で形成することにより達成できる。一定電圧に維持す
ることにより校正速度が増加する。
に、バイアス回路１４０は、スピードと精度とを改善す
るために校正動作と通常動作の間電流ソースＩS と
ＩS′ に係る電圧を一定に保持する。これは、Ｖbiasに
接続される複数のトランジスタを共通に接続し、同一比
率で形成することにより達成できる。一定電圧に維持す
ることにより校正速度が増加する。
【００２３】次に本発明の自己校正型Ｄ／Ａコンバータ
の高速性と高解像度を図４，５を参照して説明する。図
４，５においては、中央局４１０から顧客の構内４２０
に情報を分配するのに使用される高速で非対象デジタル
加入者ラインのようなデジタル加入者ラインを利用する
アプリケーション用に設計されたＡＤＳＬトランシーバ
のＣＭＯＳチップ４００を用いている。しかし、本発明
においてＡＤＳＬトランシーバのＣＭＯＳチップ４００
を使用することは、単なる一実施例である。
の高速性と高解像度を図４，５を参照して説明する。図
４，５においては、中央局４１０から顧客の構内４２０
に情報を分配するのに使用される高速で非対象デジタル
加入者ラインのようなデジタル加入者ラインを利用する
アプリケーション用に設計されたＡＤＳＬトランシーバ
のＣＭＯＳチップ４００を用いている。しかし、本発明
においてＡＤＳＬトランシーバのＣＭＯＳチップ４００
を使用することは、単なる一実施例である。
【００２４】ＡＤＳＬトランシーバのＣＭＯＳチップ４
００は、図５に示すようにＡ／Ｄコンバータ５１０と送
信フィルタ５２０と受信フィルタ５３０とプログラマブ
ルゲイン増幅器５４０と本発明の自己校正型のＤ／Ａコ
ンバータ５００とを含む。Ａ／Ｄコンバータ５１０とＤ
／Ａコンバータ５００とは、１２ビットの１０メガサン
プル／秒のコンバータである。このＡ／Ｄコンバータ５
１０は、（March 1992issue of the IEEE Journal of S
olid-State Circuits, vol. 27, pp. 351-358）に開示
されている。プログラマブルゲイン増幅器５４０は、４
８ｄＢゲインで１．７ＭＨｚのバンド幅を有する。ＡＤ
ＳＬトランシーバのＣＭＯＳチップ４００が、Ｅ１レー
ト（２．０４８Ｍｂｐｓ）の非対象デジタル加入者ライ
ントランシーバに用いられた場合には、０．５ｍｍツイ
ストの銅製ワイヤで５．６ｋｍ間で１０-9以下のビット
エラーレートを達成する。
００は、図５に示すようにＡ／Ｄコンバータ５１０と送
信フィルタ５２０と受信フィルタ５３０とプログラマブ
ルゲイン増幅器５４０と本発明の自己校正型のＤ／Ａコ
ンバータ５００とを含む。Ａ／Ｄコンバータ５１０とＤ
／Ａコンバータ５００とは、１２ビットの１０メガサン
プル／秒のコンバータである。このＡ／Ｄコンバータ５
１０は、（March 1992issue of the IEEE Journal of S
olid-State Circuits, vol. 27, pp. 351-358）に開示
されている。プログラマブルゲイン増幅器５４０は、４
８ｄＢゲインで１．７ＭＨｚのバンド幅を有する。ＡＤ
ＳＬトランシーバのＣＭＯＳチップ４００が、Ｅ１レー
ト（２．０４８Ｍｂｐｓ）の非対象デジタル加入者ライ
ントランシーバに用いられた場合には、０．５ｍｍツイ
ストの銅製ワイヤで５．６ｋｍ間で１０-9以下のビット
エラーレートを達成する。
【００２５】図５は、本発明のＡＤＳＬトランシーバの
ＣＭＯＳチップ４００をデジタル信号処理（ＤＳＰ）機
能装置５５０と一体にマルチチップに形成した状態を示
す。このＤＳＰ機能装置５５０は、（February 1992 is
sue of the ISSCC Digest ofTechnical Papers, vol. 3
5, pp. 222-223） に開示されている。ＡＤＳＬトラン
シーバのＣＭＯＳチップ４００のアナログ部分は、２つ
のチップからなりその１つは、本発明のＤ／Ａンバータ
を含み他の１つは、ラインドライバ／受信機増幅器５６
０を含む。図５に示すようなアナログフロント内の各ブ
ロックは、本発明の自己校正型Ｄ／Ａコンバータの動作
部分を特に強調するために以下に詳細に述べる。
ＣＭＯＳチップ４００をデジタル信号処理（ＤＳＰ）機
能装置５５０と一体にマルチチップに形成した状態を示
す。このＤＳＰ機能装置５５０は、（February 1992 is
sue of the ISSCC Digest ofTechnical Papers, vol. 3
5, pp. 222-223） に開示されている。ＡＤＳＬトラン
シーバのＣＭＯＳチップ４００のアナログ部分は、２つ
のチップからなりその１つは、本発明のＤ／Ａンバータ
を含み他の１つは、ラインドライバ／受信機増幅器５６
０を含む。図５に示すようなアナログフロント内の各ブ
ロックは、本発明の自己校正型Ｄ／Ａコンバータの動作
部分を特に強調するために以下に詳細に述べる。
【００２６】送信用（再生用）フィルタ 送信パス内の本発明のＤ／Ａコンバータ５００の後にロ
ーパスフィルタである送信フィルタ５２０が配置され、
この送信フィルタ５２０は、サンプリング周波数を増加
させる際に発生する伝送用スペクトルの虚像（images）
を除去する。本発明の１００をサンプリングレートの４
倍で動作させると送信フィルタ５２０は、単純化されノ
イズを低減し、線形性を改善する。この送信フィルタ５
２０は、４次フィルタで２つの２次のRauch filters の
カスケード接続で校正され、その後にバッファが接続さ
れて外部負荷を駆動する。この送信フィルタ５２０は、
ウェハレベルでトリミングされ、レジスタとキャパシタ
処理に起因する変動を低減し、３ｄＢ周波数がＴ１／Ｅ
１デジタル加入者ラインをサポートするためにプログラ
ムされる。
ーパスフィルタである送信フィルタ５２０が配置され、
この送信フィルタ５２０は、サンプリング周波数を増加
させる際に発生する伝送用スペクトルの虚像（images）
を除去する。本発明の１００をサンプリングレートの４
倍で動作させると送信フィルタ５２０は、単純化されノ
イズを低減し、線形性を改善する。この送信フィルタ５
２０は、４次フィルタで２つの２次のRauch filters の
カスケード接続で校正され、その後にバッファが接続さ
れて外部負荷を駆動する。この送信フィルタ５２０は、
ウェハレベルでトリミングされ、レジスタとキャパシタ
処理に起因する変動を低減し、３ｄＢ周波数がＴ１／Ｅ
１デジタル加入者ラインをサポートするためにプログラ
ムされる。
【００２７】受信用（アンティエリアシング Anti-alia
sing）フィルタ 送信フィルタ５２０と同様に受信フィルタ５３０は、ロ
ーパスフィルタである。フィルタは、Ａ／Ｄコンバータ
５１０をサンプリングすることにより信号バンド内に不
正に入る（aliased） 高周波数ノイズを除去する。フィ
ルタの次数は、信号パスバンドの周波数とサンプリング
周波数に依存する。デジタルデシメータと４倍のＡ／Ｄ
変換のオーバサンプリングは、受信フィルタ５３０を単
純化するために好ましい。これによりＡ／Ｄコンバータ
５１０のＳＮ比を向上させる。その結果得られた４次フ
ィルタの３ｄＢ周波数は、Ｔ１／Ｅ１デジタル加入者ラ
インアプリケーションをサポートするためにプログラム
される。この実際の校正は、送信フィルタ５２０と同様
である。
sing）フィルタ 送信フィルタ５２０と同様に受信フィルタ５３０は、ロ
ーパスフィルタである。フィルタは、Ａ／Ｄコンバータ
５１０をサンプリングすることにより信号バンド内に不
正に入る（aliased） 高周波数ノイズを除去する。フィ
ルタの次数は、信号パスバンドの周波数とサンプリング
周波数に依存する。デジタルデシメータと４倍のＡ／Ｄ
変換のオーバサンプリングは、受信フィルタ５３０を単
純化するために好ましい。これによりＡ／Ｄコンバータ
５１０のＳＮ比を向上させる。その結果得られた４次フ
ィルタの３ｄＢ周波数は、Ｔ１／Ｅ１デジタル加入者ラ
インアプリケーションをサポートするためにプログラム
される。この実際の校正は、送信フィルタ５２０と同様
である。
【００２８】プログラマブルゲイン増幅器 高速デジタル加入者ラインでは、受信信号は、送信信号
と同一の周波数バンドを占有し、一方非対象デジタル加
入者ラインでは、受信信号は送信信号と異なる周波数バ
ンドを占有する。これらの２つの異なるシステムが受信
機ゲインに対し異なる要件を必要とする。Ｅ１レート
（２Ｍｂｐｓ）の非対象デジタル加入者ラインにおいて
は、信号は２Ｍｂｐｓ（Ｅ１レート）システム用の０．
４ｍｍ銅製ワイヤの４．２５ｋｍからなるチャネルを介
して通信する。これは、６０ｄＢミドバンドロスに相当
し、バンドの高い端部では８５ｄＢ以上の損失となる。
このようなチャネルを補償するためにプログラマブルゲ
イン増幅器５４０は、高いゲインと広いバンド幅を組み
合わせ、そして高い入力インピーダンスと（１０ｎＶ）
／√Ｈｚ以下の入力ノイズ電圧を維持する。このプログ
ラマブルゲイン増幅器５４０のゲインは、３段階に分か
れる。その第１段階は、６ｄＢのステップで３０ｄＢの
ゲインであり、第２段階は、３ｄＢのステップで１５ｄ
Ｂのゲインであり、第３段階は、０．３ｄＢのステップ
で３ｄＢである。
と同一の周波数バンドを占有し、一方非対象デジタル加
入者ラインでは、受信信号は送信信号と異なる周波数バ
ンドを占有する。これらの２つの異なるシステムが受信
機ゲインに対し異なる要件を必要とする。Ｅ１レート
（２Ｍｂｐｓ）の非対象デジタル加入者ラインにおいて
は、信号は２Ｍｂｐｓ（Ｅ１レート）システム用の０．
４ｍｍ銅製ワイヤの４．２５ｋｍからなるチャネルを介
して通信する。これは、６０ｄＢミドバンドロスに相当
し、バンドの高い端部では８５ｄＢ以上の損失となる。
このようなチャネルを補償するためにプログラマブルゲ
イン増幅器５４０は、高いゲインと広いバンド幅を組み
合わせ、そして高い入力インピーダンスと（１０ｎＶ）
／√Ｈｚ以下の入力ノイズ電圧を維持する。このプログ
ラマブルゲイン増幅器５４０のゲインは、３段階に分か
れる。その第１段階は、６ｄＢのステップで３０ｄＢの
ゲインであり、第２段階は、３ｄＢのステップで１５ｄ
Ｂのゲインであり、第３段階は、０．３ｄＢのステップ
で３ｄＢである。
【００２９】
【発明の効果】以上述べたように、本発明はデジタルか
らアナログへのＤ／Ａコンバータに関し、特に、自己校
正型で高解像度でかつ高速で動作するようバイアスされ
たＤ／Ａコンバータを提供する。
らアナログへのＤ／Ａコンバータに関し、特に、自己校
正型で高解像度でかつ高速で動作するようバイアスされ
たＤ／Ａコンバータを提供する。
【図１】本発明の一実施例によるＤ／Ａコンバータのブ
ロック図
ロック図
【図２】図１のＤ／Ａコンバータの最上位ビットと最下
位ビットのアレイのセルを校正するバイアス回路のブロ
ック図
位ビットのアレイのセルを校正するバイアス回路のブロ
ック図
【図３】図１のＤ／Ａコンバータの最下位ビットのアレ
イを表す図
イを表す図
【図４】本発明の自己校正型Ｄ／Ａコンバータが非対象
デジタル加入者ラインに組み込まれた状態を表すブロッ
ク図
デジタル加入者ラインに組み込まれた状態を表すブロッ
ク図
【図５】非対象デジタル加入者ラインのトランシーバの
アーキテクチャーを表す図
アーキテクチャーを表す図
１１０ 最上位ビット（ＭＳＢ）アレイ １２０ 最下位ビット（ＬＳＢ）アレイ １３０ サーモメータエンコーダ １４０ バイアス回路 １５０ 校正回路 １６０ タイミング／制御回路 ４００ ＡＤＳＬトランシーバのＣＭＯＳチップ ４１０ 中央局 ４２０ 顧客の構内 ５００ Ｄ／Ａコンバータ ５１０ Ａ／Ｄコンバータ ５２０ 送信フィルタ ５３０ 受信フィルタ ５４０ プログラマブルゲイン増幅器 ５５０ デジタル信号処理（ＤＳＰ）機能装置 ５６０ ラインドライバ／受信機増幅器 Ｓ1 ，Ｓ2 データ選択スイッチ Ｓ3 ，Ｓ4 校正スイッチ Ｍ1 ，Ｍ3 校正トランジスタ Ｍ2 バイアストランジスタ Ｍ4 ，Ｍ5 ，Ｍ6 トランジスタ Ｉ0 全出力電流 ＩS 電流ソース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レザ セイド シャリアトドウスト アメリカ合衆国，07830 ニュージャー ジー，キャリフォン，レノア ロード 17 (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (20)
- 【請求項１】 複数ビットのデジタル信号入力をアナロ
グ信号出力に変換するＤ／Ａコンバータを有する集積回
路において、 （Ａ）複数のデータセルを有するデータアレイと、 （Ｂ）校正モードの間、固定校正電流と電圧とを提供す
る校正回路と、 （Ｃ）前記校正回路を第１規準電圧でバイアスし、前記
データセルの各々を第２規準電圧でバイアスするバイア
ス回路と、からなり、 前記各データセルは、 （Ａ１）電流ソースデバイスと、 （Ａ２）校正トランジスタと、 （Ａ３）第１と第２のデータ選択スイッチと、 （Ａ４）第１と第２の校正スイッチと、 を有し、 校正モードの間、 前記（Ａ１）電流ソースデバイスは、全電流の大部分を
前記データセルを介して提供し、 前記（Ｂ）校正回路からの固定校正電圧と電流とは、前
記（Ａ４）第１と第２の校正スイッチを介して、前記
（Ａ２）校正トランジスタに供給され、前記（Ａ２）校
正トランジスタが前記全電流の残りの部分を供給し、 前記（Ａ３）第１と第２のデータ選択スイッチは、前記
（Ａ１）電流ソースデバイスと前記（Ａ２）校正トラン
ジスタと前記（Ａ４）校正スイッチの１つに共通に接続
され、共通規準ノードを形成し、 前記共通規準ノードは、前記（Ａ４）校正スイッチの１
つを介して前記固定校正電圧と関連する固定ノード電圧
に維持され、 動作モードの間、 前記（Ｃ）のバイアス回路からの第２規準電圧は、前記
（Ａ３）データ選択スイッチの１つを介して、前記共通
規準ノードに供給され、前記共通規準ノードを前記固定
ノード電圧に維持することを特徴とするＤ／Ａコンバー
タを含む集積回路。 - 【請求項２】 前記（Ｃ）バイアス回路は、固定電圧を
供給する電圧規準装置と、第１と第２の規準電圧を供給
する第１と第２のバイアストランジスタとを有すること
を特徴とする請求項１の集積回路。 - 【請求項３】 前記（Ｂ）校正回路は、前記バイアス回
路の前記第１バイアストランジスタと相似の大きさを有
する校正トランジスタを有し、 前記第１バイアストランジスタと、前記校正トランジス
タの入力ノードとが接続され、前記電圧規準装置の前記
固定電圧に等しい固定校正電圧出力を提供することを特
徴とする請求項２の集積回路。 - 【請求項４】 前記データセル内の前記（Ａ３）の第１
と第２のデータ選択スイッチと前記（Ａ４）第１校正ス
イッチとは、その電圧と電流の性能特性が等しくなるよ
うな等しい製造寸法を有することを特徴とする請求項２
の集積回路。 - 【請求項５】 前記各データセルは、第１と第２の駆動
トランジスタを有し、それらは、前記第１と第２のデー
タ選択スイッチに接続され、前記駆動トランジスタが電
流駆動出力を提供することを特徴とする請求項２の集積
回路。 - 【請求項６】 前記第１と第２の駆動トランジスタと、
前記バイアス回路の第２バイアストランジスタとは、比
例した電圧と電流性能特性を提供するような比例した製
造寸法を有し、 前記駆動トランジスタと、前記第２バイアストランジス
タとは、それぞれのゲートで接続されていることを特徴
とする請求項５の集積回路。 - 【請求項７】 前記データアレイは、最上位ビットデー
タセルと最下位ビットデータセルとを有し、 校正モードの間、前記最上位ビットデータセルと最下位
ビットデータセルとが校正されることを特徴とする請求
項１の集積回路。 - 【請求項８】 前記最上位ビットアレイの校正モードの
間、スペアデータセルを用いて校正中のデータセルを置
換することを特徴とする請求項７の集積回路。 - 【請求項９】 前記最下位ビットデータセルは、第１と
第２の電流ソースと、第１と第２の校正トランジスタと
を有し、 第１校正クロック期間の間、前記第１電流ソースが校正
され、第２電流ソースは、電流を前記データセルに供給
し、第２の校正クロック周期の間、前記データセルは、
他のデータセルと置き代わることを特徴とする請求項７
の集積回路。 - 【請求項１０】 複数ビットのデジタルデータ信号をア
ナログ信号出力に変換するＤ／Ａ変換装置において、 （Ａ）複数のデータセルを有するデータアレイと、前記
各データセルは、前記デジタルデータ信号の重み付き部
分を表し、 （Ｂ）校正電圧出力と校正電流出力と前記各データセル
に供給する校正手段と、 （Ｃ）固定電圧規準を提供する規準電圧装置を含むバイ
アス手段と、を有し、前記データセルは、 電流ソース手段と校正手段接続されセル規準ノードを形
成するデータ入力手段を有し、 校正モードの間、 前記校正手段からの前記校正電圧と校正電流は、電流ソ
ース手段を校正するために供給され、 前記校正手段は、前記校正モードと動作モードの間、前
記バイアス回路の前記固定電圧規準に関連して電圧規準
と固定関係にあるノード電圧に前記セル規準ノードを追
従させる手段をさらに有することを特徴とするＤ／Ａコ
ンバータ装置。 - 【請求項１１】 前記（Ｃ）バイアス手段は、前記固定
電圧を供給する固定電圧規準装置と、第１と第２の規準
電圧を供給する第１と第２のバイアストランジスタとを
有することを特徴とする請求項１０の装置。 - 【請求項１２】 前記（Ｂ）校正手段は、前記バイアス
手段の前記第１バイアストランジスタと相似の大きさを
有する校正トランジスタを有し、 前記第１バイアストランジスタと、前記校正トランジス
タの入力ノードとが接続され、前記電圧規準装置の前記
固定電圧に等しい固定校正電圧出力を提供することを特
徴とする請求項１１の装置。 - 【請求項１３】 前記追従させる手段は、同一比例寸法
の第１と第２のデータ選択スイッチと第１校正スイッチ
を有することを特徴とする請求項１１の装置。 - 【請求項１４】 前記データセル内の前記追従手段は、
第１と第２の駆動トランジスタを有し、それらは前記第
１と第２のデータ選択スイッチに接続され前記駆動トラ
ンジスタが電流駆動出力を提供することを特徴とする請
求項１３の装置。 - 【請求項１５】 前記第１と第２の駆動トランジスタ
と、前記バイアス回路の第２バイアストランジスタと
は、比例した電圧と電流性能特性を提供するような比例
した製造寸法を有し、 前記駆動トランジスタと、前記第２バイアストランジス
タとは、それぞれのゲート入力が接続されていることを
特徴とする請求項１４の装置。 - 【請求項１６】 前記データアレイは、最上位ビットデ
ータセルと最下位ビットデータセルとを有し、 校正モードの間、前記最上位ビットデータセルと最下位
ビットデータセルとが校正されることを特徴とする請求
項１０の装置。 - 【請求項１７】 前記最上位ビットアレイの校正モード
の間、スペアデータセルを用いて校正中のデータセルを
置換することを特徴とする請求項１６の装置。 - 【請求項１８】 前記最下位ビットデータセルは、第１
と第２の電流ソースと、第１と第２の校正トランジスタ
とを有し、 第１校正クロック期間の間、前記第１電流ソースが校正
され、第２電流ソースは、電流を前記データセルに供給
し、第２の校正クロック周期の間、前記データセルは、
他のデータセルと置き代わることを特徴とする請求項１
６の装置。 - 【請求項１９】 複数ビットのデジタル信号入力をアナ
ログ信号出力に変換する方法において、 （Ａ）校正回路から固定校正電流と固定校正電圧とを校
正モードの間、複数のデータセルを有するデータアレイ
に供給するステップと、 （Ｂ）前記校正回路を第１規準電圧でもってバイアス
し、前記データセルを第２規準電圧でもってバイアスす
るステップと、 前記アレイの各セルは、電流ソース装置と校正トランジ
スタと、第１と第２のデータ選択スイッチと、第１と第
２の校正スイッチとを有し、 校正モードの間、前記電流ソース装置は、全電流の大部
分を前記データセルを介して供給し、 前記校正回路からの前記固定校正電圧と電流とは、前記
校正トランジスタに前記第１と第２の校正スイッチを介
して供給し、前記校正トランジスタが前記全電流の残り
の部分を供給するようにし、 前記第１と第２のデータ選択スイッチは、前記電流ソー
ス装置と前記校正トランジスタと前記校正スイッチの１
つに共通に接続され、共通規準ノードを形成し、この規
準ノードを前記固定規準電圧に関連した固定ノード電圧
に前記校正スイッチの１つを介して維持し、 （Ｃ）動作モードの間、前記バイアス回路からの前記第
２規準電圧を前記データ選択スイッチの１つを介して、
前記共通規準ノードに供給し、前記ノードを前記固定ノ
ード電圧に維持するステップとからなることを特徴とす
る複数ビットのＤ／Ａ変換方法。 - 【請求項２０】 前記複数のデータセルは、最上位ビッ
トデータセルと最下位ビットデータセルとを有し、 前記最上位ビットデータセルは、校正前にスペアセルと
置換され、 前記各最下位ビットデータセルは、一対の校正トランジ
スタと第１と第２の電流ソースとを有し、第１校正クロ
ック期間の間前記第１電流ソースが校正され、第２電流
ソースは、電流を前記データセルに供給し、第２校正ク
ロック期間の間前記データセルは、他のセルと交換され
て前記プロセスが繰り返されることを特徴とする請求項
１９に記載した方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US427927 | 1995-04-26 | ||
| US08/427,927 US5646619A (en) | 1995-04-26 | 1995-04-26 | Self-calibrating high speed D/A converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307266A JPH08307266A (ja) | 1996-11-22 |
| JP3099026B2 true JP3099026B2 (ja) | 2000-10-16 |
Family
ID=23696867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08106585A Expired - Fee Related JP3099026B2 (ja) | 1995-04-26 | 1996-04-26 | Ｄ／ａコンバータを有する集積回路とデジタルからアナログへの変換装置とその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5646619A (ja) |
| EP (1) | EP0740424A3 (ja) |
| JP (1) | JP3099026B2 (ja) |
| KR (1) | KR0179466B1 (ja) |
| TW (1) | TW341736B (ja) |
Families Citing this family (32)
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|---|---|---|---|---|
| US6100833A (en) * | 1993-11-05 | 2000-08-08 | Lg Semicon Co., Ltd. | Digital to analog converter and bias circuit therefor |
| US5844515A (en) * | 1994-11-04 | 1998-12-01 | Lg Semicon Co., Ltd | Digital to analog converter and bias circuit therefor |
| US5838271A (en) * | 1997-01-31 | 1998-11-17 | Lg Semicon Co., Ltd. | Digital to analog converter and bias circuit therefor for providing weighed currents |
| FR2755806B1 (fr) * | 1996-11-14 | 1999-01-08 | Sgs Thomson Microelectronics | Convertisseur numerique-analogique a sources de courant a autocalibration |
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