JPH0511445B2 - - Google Patents
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- JPH0511445B2 JPH0511445B2 JP59203334A JP20333484A JPH0511445B2 JP H0511445 B2 JPH0511445 B2 JP H0511445B2 JP 59203334 A JP59203334 A JP 59203334A JP 20333484 A JP20333484 A JP 20333484A JP H0511445 B2 JPH0511445 B2 JP H0511445B2
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- JP
- Japan
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- amplifier
- input
- output
- parallel
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- 238000013139 quantization Methods 0.000 claims description 29
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 101100309712 Arabidopsis thaliana SD11 gene Proteins 0.000 description 3
- 101100309719 Arabidopsis thaliana SD31 gene Proteins 0.000 description 2
- -1 SD21 Proteins 0.000 description 2
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 1
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号を高速かつ高分解能
で、デイジタル信号に変換するＡ／Ｄ変換器に関
し、更に詳しくは、量子化と減算を繰り返して、
高分解能を得得るＡ／Ｄ変換器に関する。
で、デイジタル信号に変換するＡ／Ｄ変換器に関
し、更に詳しくは、量子化と減算を繰り返して、
高分解能を得得るＡ／Ｄ変換器に関する。
（従来の技術）
第３図は、従来の直並列形と呼ばれているＡ／
Ｄ変換器の一例を示す構成図である。入力端子１
に印加される入力電圧vinは、サンプルホールド
回路２によつてサンプルホールドされる。このサ
ンプルホールド回路２の出力電圧VSは、減算増
幅器３に印加されるとともに、第１の並列Ａ／Ｄ
変換器４に印加される。この第１の並列Ａ／Ｄ変
換器４は、サンプルホールド回路２の出力電圧
VSを量子化するものであつて、正，負の基準電
圧±Vrefと、この基準電圧±Vrefを分圧する2n
個（ｎは任意の整数）の等しい抵抗Ｒ１と、分圧
された参照電圧とサンプルホールド回路２からの
電圧VSとを比較する2n＋１個のコンパレータ
CMP及び各コンパレータ出力２進符号化回路４
１とで構成されている。この第１の並列Ａ／Ｄ変
換器の符号化出力（±ｎビツト）は、正負が反転
され、Ｄ／Ａ変換器５に印加され、ここで、アナ
ログ信号VDAに変換された後、抵抗RS２を介し
て減算増幅器３に印加される。
Ｄ変換器の一例を示す構成図である。入力端子１
に印加される入力電圧vinは、サンプルホールド
回路２によつてサンプルホールドされる。このサ
ンプルホールド回路２の出力電圧VSは、減算増
幅器３に印加されるとともに、第１の並列Ａ／Ｄ
変換器４に印加される。この第１の並列Ａ／Ｄ変
換器４は、サンプルホールド回路２の出力電圧
VSを量子化するものであつて、正，負の基準電
圧±Vrefと、この基準電圧±Vrefを分圧する2n
個（ｎは任意の整数）の等しい抵抗Ｒ１と、分圧
された参照電圧とサンプルホールド回路２からの
電圧VSとを比較する2n＋１個のコンパレータ
CMP及び各コンパレータ出力２進符号化回路４
１とで構成されている。この第１の並列Ａ／Ｄ変
換器の符号化出力（±ｎビツト）は、正負が反転
され、Ｄ／Ａ変換器５に印加され、ここで、アナ
ログ信号VDAに変換された後、抵抗RS２を介し
て減算増幅器３に印加される。
減算増幅器３は、サンプルホールド回路２の出
力電圧VSと、Ｄ／Ａ変換器５からのアナログ信
号VDAとを入力し、第１の並列Ａ／Ｄ変換器４の
量子化誤差（VS−VDA）を求め、これを増幅し、
第２の並列Ａ／Ｄ変換器６に入力させる。この第
２の並列Ａ／Ｄ変換器６は、第１の並列Ａ／Ｄ変
換器４と同様の構成であつて、量子化誤差（VS
−VDA）をＡ／Ｄ変換する。第２の並列Ａ／Ｄ変
換器６の出力符号は、全体のデイジタル出力の下
位ビツトとなり、第１の並列Ａ／Ｄ変換器４の出
力符号は、上位ビツトとなる。
力電圧VSと、Ｄ／Ａ変換器５からのアナログ信
号VDAとを入力し、第１の並列Ａ／Ｄ変換器４の
量子化誤差（VS−VDA）を求め、これを増幅し、
第２の並列Ａ／Ｄ変換器６に入力させる。この第
２の並列Ａ／Ｄ変換器６は、第１の並列Ａ／Ｄ変
換器４と同様の構成であつて、量子化誤差（VS
−VDA）をＡ／Ｄ変換する。第２の並列Ａ／Ｄ変
換器６の出力符号は、全体のデイジタル出力の下
位ビツトとなり、第１の並列Ａ／Ｄ変換器４の出
力符号は、上位ビツトとなる。
（発明が解決しようとする問題）
従来の回路は、このような構成であるために、
通常2nビツトの直並列形Ａ／Ｄ変換器を構成する
には、基準電圧を分圧して参照電圧を得るための
複数個の抵抗やコンパレータ及びｎビツト確度で
ｎ／２ビツト分解能のＤ／Ａ変換器等を必要と
し、構成が複雑になるという問題があつた。
通常2nビツトの直並列形Ａ／Ｄ変換器を構成する
には、基準電圧を分圧して参照電圧を得るための
複数個の抵抗やコンパレータ及びｎビツト確度で
ｎ／２ビツト分解能のＤ／Ａ変換器等を必要と
し、構成が複雑になるという問題があつた。
本発明は、このような従来回路の問題点に鑑み
てなされたもので、その目的は、高速かつ高分解
能なＡ／Ｄ変換器を簡単な構成で実現することに
ある。
てなされたもので、その目的は、高速かつ高分解
能なＡ／Ｄ変換器を簡単な構成で実現することに
ある。
（問題点を解決するための手段）
このような問題点を解決する本発明は、入力信
号をサンプルホールドするサンプルホールド回路
と、このサンプルホールド回路の出力を入力する
利得可変の減算増幅器と、正，負極性の基準電圧
を分圧する2n個の等しい抵抗（ｎは任意の整数）
及びこれらの各抵抗によつて分圧された参照電圧
と前記減算増幅器の出力電圧とを比較する2n＋１
個のコンパレータを含み前記減算増幅器の出力電
圧を量子化する並列量子化手段と、この並列量子
化手段の出力に応じて前記参照電圧をスイツチし
前記並列量子化手段の量子化値に対応したアナロ
グ電圧を得るＤ／Ａ変換手段と、このＤ／Ａ変換
手段の出力を前記減算増幅器の入力側に与え量子
化減算を行ない、次に減算増幅器の利得を切り換
える動作を行い、これを所定回数繰り返す回路手
段とを備えたことを特徴とするものである。
号をサンプルホールドするサンプルホールド回路
と、このサンプルホールド回路の出力を入力する
利得可変の減算増幅器と、正，負極性の基準電圧
を分圧する2n個の等しい抵抗（ｎは任意の整数）
及びこれらの各抵抗によつて分圧された参照電圧
と前記減算増幅器の出力電圧とを比較する2n＋１
個のコンパレータを含み前記減算増幅器の出力電
圧を量子化する並列量子化手段と、この並列量子
化手段の出力に応じて前記参照電圧をスイツチし
前記並列量子化手段の量子化値に対応したアナロ
グ電圧を得るＤ／Ａ変換手段と、このＤ／Ａ変換
手段の出力を前記減算増幅器の入力側に与え量子
化減算を行ない、次に減算増幅器の利得を切り換
える動作を行い、これを所定回数繰り返す回路手
段とを備えたことを特徴とするものである。
（実施例）
以下、本発明の実施例を図面を用いて詳細に説
明する。第１図は本発明に係る実施例の一例を示
す構成図である。図において、１は入力信号Vin
が印加される入力端子、２は入力信号Vinをサン
プルホールドするサンプルホールド回路、３はサ
ンプルホールド回路２の出力信号VSを入力する
利得可変の減算増幅器である。この減算増幅器３
は、入力抵抗RI，直流増幅器AMP１，帰還抵抗
Ｒ，3R，12R，48R及びこれらの各帰還抵抗を短
絡するスイツチSg１〜Sg３、出力電圧を切換え
て取り出すスイツチSG１〜SG４を含んで構成さ
れている。
明する。第１図は本発明に係る実施例の一例を示
す構成図である。図において、１は入力信号Vin
が印加される入力端子、２は入力信号Vinをサン
プルホールドするサンプルホールド回路、３はサ
ンプルホールド回路２の出力信号VSを入力する
利得可変の減算増幅器である。この減算増幅器３
は、入力抵抗RI，直流増幅器AMP１，帰還抵抗
Ｒ，3R，12R，48R及びこれらの各帰還抵抗を短
絡するスイツチSg１〜Sg３、出力電圧を切換え
て取り出すスイツチSG１〜SG４を含んで構成さ
れている。
４は減算増幅器３の出力信号VCを量子化する
並列量子化手段で、正，負極性の基準電圧±VR
及びこの基準電圧±VRを分圧する2n（ｎは任意の
整数で、この例ではｎは３）個の等しい抵抗
RD、分圧された参照電圧と減算増幅器３の出力
電圧VCとを比較する2n＋１（ここでは９個）のコ
ンパレータCMP１〜CMP９及び各コンパレータ
の出力をラツチするフリツプフロツプFF１〜FF
９で構成されている。
並列量子化手段で、正，負極性の基準電圧±VR
及びこの基準電圧±VRを分圧する2n（ｎは任意の
整数で、この例ではｎは３）個の等しい抵抗
RD、分圧された参照電圧と減算増幅器３の出力
電圧VCとを比較する2n＋１（ここでは９個）のコ
ンパレータCMP１〜CMP９及び各コンパレータ
の出力をラツチするフリツプフロツプFF１〜FF
９で構成されている。
５は並列量子化手段４の出力に応じて各参照電
圧をスイツチし、アナログ電圧を得て、このアナ
ログ電圧を減算増幅器３の入力側に与えるＤ／Ａ
変換手段である。このＤ／Ａ変換手段５は、参照
電圧をスイツチする３個のスイツチをひとつのグ
ループとする９グループ（合計で27個）のスイツ
チ群SD１１，SD２１，SD３１〜SD１９，SD２
９，SD３９と、各グループの各スイツチからの
信号をそれぞれ入力する３個のバツフアアンプ
AMPd１，AMPd２，AMPd３と、これらの各
バツフアアンプの出力側に設けたスイツチSd１，
Sd２，Sd３を含んで構成されており、各バツフ
アアンプAMPd１〜AMPd３の出力は、各スイ
ツチSd１〜Sd３及び減算用の重み抵抗Ｒ，4R，
16Rを介して、減算増幅器３の入力端に印加され
る。７は制御論理回路で、各フリツプフロツプ回
路FF１〜FF９を介して並列量子化手段４からの
量子化出力を入力し、Ａ／Ｄ変換手段５の各スイ
ツチSD１１〜SD２１，SD３１，SD１９，SD２
９，SD３９及びスイツチSd１〜Sd３を制御する
とともに、サンプルホールド回路２や、減算増幅
器３の各スイツチを制御する。
圧をスイツチし、アナログ電圧を得て、このアナ
ログ電圧を減算増幅器３の入力側に与えるＤ／Ａ
変換手段である。このＤ／Ａ変換手段５は、参照
電圧をスイツチする３個のスイツチをひとつのグ
ループとする９グループ（合計で27個）のスイツ
チ群SD１１，SD２１，SD３１〜SD１９，SD２
９，SD３９と、各グループの各スイツチからの
信号をそれぞれ入力する３個のバツフアアンプ
AMPd１，AMPd２，AMPd３と、これらの各
バツフアアンプの出力側に設けたスイツチSd１，
Sd２，Sd３を含んで構成されており、各バツフ
アアンプAMPd１〜AMPd３の出力は、各スイ
ツチSd１〜Sd３及び減算用の重み抵抗Ｒ，4R，
16Rを介して、減算増幅器３の入力端に印加され
る。７は制御論理回路で、各フリツプフロツプ回
路FF１〜FF９を介して並列量子化手段４からの
量子化出力を入力し、Ａ／Ｄ変換手段５の各スイ
ツチSD１１〜SD２１，SD３１，SD１９，SD２
９，SD３９及びスイツチSd１〜Sd３を制御する
とともに、サンプルホールド回路２や、減算増幅
器３の各スイツチを制御する。
このように構成した本発明装置の動作を第２図
の動作説明図を参照しながら説明する。ここで
は、±2Bit×４の8bit Ａ／Ｄ変換器を想定する。
の動作説明図を参照しながら説明する。ここで
は、±2Bit×４の8bit Ａ／Ｄ変換器を想定する。
Ａ／Ｄ変換の開始により、まず制御論理回路７
は、サンプルホールド回路２で、入力信号Vinを
サンプルホールドし、このホールド電圧VSを
Ａ／Ｄ変換する。
は、サンプルホールド回路２で、入力信号Vinを
サンプルホールドし、このホールド電圧VSを
Ａ／Ｄ変換する。
最初に、減算増幅器３のスイツチSG１及びス
イツチSg１が閉じられており、ホールド電圧VS
の−１倍の電圧VCが並列量子化手段４に与えら
れ、これが量子化される（第１量子化）。並列量
子化手段４からの量子化値出力Q0〜Ｑ±4は、制
御論理回路７に加えられており、この制御論理回
路７は、量子化値に従つてＤ／Ａ変換手段５のス
イツチSD１１〜SD１９の何れかを閉じ、量子化
アナログ電圧Vd１をバツフアアンプAMPd１に
印加させる。ここでスイツチSd１が閉じられ、
量子化アナログ電圧Vd１は、抵抗Ｒを通して減
算増幅器３に入力され、減算がなわれる。以上の
動作によつて、減算増幅器３の出力端には、第１
量子化値の量子化誤差（VS−Vd１）が得られ
る。
イツチSg１が閉じられており、ホールド電圧VS
の−１倍の電圧VCが並列量子化手段４に与えら
れ、これが量子化される（第１量子化）。並列量
子化手段４からの量子化値出力Q0〜Ｑ±4は、制
御論理回路７に加えられており、この制御論理回
路７は、量子化値に従つてＤ／Ａ変換手段５のス
イツチSD１１〜SD１９の何れかを閉じ、量子化
アナログ電圧Vd１をバツフアアンプAMPd１に
印加させる。ここでスイツチSd１が閉じられ、
量子化アナログ電圧Vd１は、抵抗Ｒを通して減
算増幅器３に入力され、減算がなわれる。以上の
動作によつて、減算増幅器３の出力端には、第１
量子化値の量子化誤差（VS−Vd１）が得られ
る。
次に、スイツチSG１及びスイツチSg１を開
き、スイツチSG２及びスイツチSg２を閉じ、こ
れによつて減算増幅器３の利得を切り換え、VC
＝（VS−Vd１）×４を並列量子化手段４に入力さ
せる。この電圧は、再び並列量子化手段４によつ
て量子化（第２量子化）され、制御論理回路７
は、その量子化出力Q0〜Ｑ±4に従つて、スイツ
チSD２１〜SD２９の何れかを閉じ、第２回目の
量子化アナログ電圧Vd２をバツフアアンプ
AMPd２の入力端に得る。
き、スイツチSG２及びスイツチSg２を閉じ、こ
れによつて減算増幅器３の利得を切り換え、VC
＝（VS−Vd１）×４を並列量子化手段４に入力さ
せる。この電圧は、再び並列量子化手段４によつ
て量子化（第２量子化）され、制御論理回路７
は、その量子化出力Q0〜Ｑ±4に従つて、スイツ
チSD２１〜SD２９の何れかを閉じ、第２回目の
量子化アナログ電圧Vd２をバツフアアンプ
AMPd２の入力端に得る。
ここで、スイツチSd２が閉じられ、この電圧
は抵抗4Rを通して、減算増幅器３に入力され、
第２回目の減算が行なわれる。
は抵抗4Rを通して、減算増幅器３に入力され、
第２回目の減算が行なわれる。
次に、スイツチSG２及びスイツチSg２を開
き、スイツチSG３及びスイツチSg３を閉じ、こ
れによつて減算増幅器３の利得を切り換え、今度
は、 VC＝（VS−Vd1−Vd2／４）×16 を並列量子化手段４に入力し、ここで、３回目の
量子化（第３量子化）がなされる。３回目の量子
化アナログ電圧Vd3は、スイツチSd３，抵抗１
６Ｒを通して、減算増幅器３に入力され、第３回
目の減算が行なわれる。
き、スイツチSG３及びスイツチSg３を閉じ、こ
れによつて減算増幅器３の利得を切り換え、今度
は、 VC＝（VS−Vd1−Vd2／４）×16 を並列量子化手段４に入力し、ここで、３回目の
量子化（第３量子化）がなされる。３回目の量子
化アナログ電圧Vd3は、スイツチSd３，抵抗１
６Ｒを通して、減算増幅器３に入力され、第３回
目の減算が行なわれる。
次に、同様にして、スイツチSG３及びスイツ
チSg３を開き、スイツチSG４を閉じ、今度は、 VC＝（VS−Vd1−Vd2／４−Vd3／16） ×64 を並列量子化手段４に入力し、ここで、４回目の
量子化（第４量子化）がなされ、Ａ／Ｄ変換動作
を終了する。
チSg３を開き、スイツチSG４を閉じ、今度は、 VC＝（VS−Vd1−Vd2／４−Vd3／16） ×64 を並列量子化手段４に入力し、ここで、４回目の
量子化（第４量子化）がなされ、Ａ／Ｄ変換動作
を終了する。
なお、上記の実施例では、４回の量子化動作と
３回の量子化減算を行なわせる場合を例にとつて
説明したが、これらの動作を更に多く繰り返すこ
とができるように構成すれば、Ａ／Ｄ変換の分解
能を更に高くすることができる。
３回の量子化減算を行なわせる場合を例にとつて
説明したが、これらの動作を更に多く繰り返すこ
とができるように構成すれば、Ａ／Ｄ変換の分解
能を更に高くすることができる。
（発明の効果）
以上説明したように、本発明は、量子化手段が
１組で構成されるもので、本発明によれば、高速
かつ高分解能なＡ／Ｄ変換器を簡単な構成で実現
できる。
１組で構成されるもので、本発明によれば、高速
かつ高分解能なＡ／Ｄ変換器を簡単な構成で実現
できる。
第１図は、本発明に係る実施例の一例を示す構
成図、第２図はその動作を示す動作説明図、第３
図は、従来の直並列形Ａ／Ｄ変換器の構成図であ
る。 １……入力端子、２……サンプルホールド回
路、３……減算増幅器、４……並列量子化手段、
５……Ｄ／Ａ変換手段、７……制御論理回路。
成図、第２図はその動作を示す動作説明図、第３
図は、従来の直並列形Ａ／Ｄ変換器の構成図であ
る。 １……入力端子、２……サンプルホールド回
路、３……減算増幅器、４……並列量子化手段、
５……Ｄ／Ａ変換手段、７……制御論理回路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号をサンプルホールドするサンプルホ
ールド回路と、 このサンプルホールド回路の出力を受けて、切
り換え可能な利得で増幅する減算増幅器と、 正，負極性の基準電圧を分圧する2n個（ｎは任
意の整数）の等しい抵抗によつて分圧した参照電
圧と前記減算増幅器の出力電圧とを比較する2n＋
１個のコンパレータを含み、各参照電圧をそのま
ま出力すると共に前記減算増幅器の出力電圧の量
子化値を出力する並列量子化手段と、 その出力側がオンオフ用のスイツチおよび減算
用重み抵抗を介して前記減算増幅器の入力側に接
続された複数個のバツフアアンプと、前記並列量
子化手段から出力された参照電圧を取り込むため
のスイツチを備え、複数の参照電圧から１つの参
照電圧を複数のバツフアアンプのうちの１つのバ
ツフアアンプに取り込むようにしたＤ／Ａ変換手
段と、 前記減算増幅器で適宜増幅した信号を前記並列
量子化手段で量子化し、前記Ｄ／Ａ変換手段にお
いては前記量子化値に関連して参照電圧の一つを
選択し、その参照電圧を前記減算増幅器での切り
換え利得に関連して選ばれた１つのバツフアアン
プに入力し、そのバツフアアンプの出力を減算用
重み抵抗を介して前記減算増幅器の入力側に与え
て量子化減算を行い、次に減算増幅器の利得を切
り換えてその出力を再び前記並列量子化手段に導
き同様の動作を行い、これを所定回数繰り返すよ
うに制御する機能、および前記得られた量子化値
を合成して前記サンプルホールド回路に入力され
た入力信号に対応したデイジタル値を求める機能
を有する制御論理回路 を備えたことを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333484A JPS6181030A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333484A JPS6181030A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181030A JPS6181030A (ja) | 1986-04-24 |
| JPH0511445B2 true JPH0511445B2 (ja) | 1993-02-15 |
Family
ID=16472290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20333484A Granted JPS6181030A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181030A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2690905B2 (ja) * | 1987-08-28 | 1997-12-17 | 株式会社日立製作所 | 直並列形ａｄ変換器 |
| JPH01202927A (ja) * | 1988-02-09 | 1989-08-15 | Nec Corp | アナログ／デジタル変換器 |
| JP2995599B2 (ja) * | 1992-09-09 | 1999-12-27 | セイコーインスツルメンツ株式会社 | アナログデジタル変換方法 |
| JPH11274928A (ja) * | 1999-02-15 | 1999-10-08 | Seiko Instruments Inc | アナログデジタル変換回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206228A (ja) * | 1982-05-27 | 1983-12-01 | Nippon Denso Co Ltd | アナログーディジタル変換方法 |
-
1984
- 1984-09-28 JP JP20333484A patent/JPS6181030A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206228A (ja) * | 1982-05-27 | 1983-12-01 | Nippon Denso Co Ltd | アナログーディジタル変換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6181030A (ja) | 1986-04-24 |
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