KR900001070B1 - 전파형 아날로그-디지탈 변환기 - Google Patents

Abstract

내용 없음.

Description

전파형 아날로그-디지탈 변환기

제1도는 종래의 전파형 아날로그-디지탈 변환회로.

제2도는 이 발명이 회로 구성 개략도.

제3도는 제2도의 상세한 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

OP1-OP16 : 연산증폭기 R1-R26 : 저항

SW1-SW9 : 스위치 G1-G3 : 반전게이트

SB1-SB3 : 감산기

이 발명은 아날로그의 영상신호를 디지탈 신호로 변화시키는 전파형(Propagation- Type)아날로그-디지탈 변환기(이하 AD 콘버터라고 약칭함)에 관한 것이다.

제1도는 종래의 전파형 AD 콘버터로서, 입력되는 아날로그 영상신호(Sin)는 저항(R1)을 거쳐서 저항(R2)을 거친 네거티브(Negative)의 기준신호

와 비교용 연산증폭기(OP1)의 비반전단자에 인가되고, 이 연산증폭기(OP1)의 반전단자는 접지와 연결되어 연산증폭기(OP1)의 비반전단자에 인가되는 전압이 Sin

일 때에는 연산증폭기(OP1)의 출력단에는 논리 ＂0＂신호가 나타나며, 연산증폭기(OP1)의 비반전단자에 인가되는 전압이 Sin

일 때에는 연산증폭기(OP1)의 출력단에는 ＂1＂신호가 나타난다.

그리고, 상기한 연산증폭기(OP1)에서 출력되는 신호가 논리 ＂1＂일때에는 스위치가 (SW1)가 (2)단자에 연결되어서 입력신호(Sin)

·Vref의 신호가 비교하게 되고. 출력신호가 논리 ＂0＂일 때에는 입력신호(Sin)가

의 신호가 비교되도록 연산증폭기(OP2)의 비반전단자에는 저항 (R3),(R4)과 기준전압(

)을 인가하는 스위치(SW1)를 직렬로 연결하며, 또한 스위치(SW1)와 병렬로 연결된 저항 (R5)를 통해서 기준전압(

)이 연산증폭기(OP2)의 비반전단자에 인가되도록 한다.

상기한 회로구성으로 최상위 비트(MSB)와 다음 비트의 디지탈신호를 검출하는 바와 같이 연산증폭기(OP3),(OP4)를 순차 연결하여서 입력신호에 순차 출력된 신호에 의해 저항의 결합에 의한 비교 기준신호를 다르게 설정하여 4비트의 디지탈 신호를 검출하도록 연결되어 있다.

이와 같이 구성되는 종래의 회로는 순차적으로 2배수의 비를 갖도록 기준전압을 설정하기 위해 저항을 많이 사용하기 때문에 저항상호간의 비율에 의해서 변환오차가 발생하는 결점이 있었고, 또한 입력신호에 대한 기준전압이 네거티브전압이기 때문에 전압차가 많은 결점이 있었다.

따라서 본 발명의 목적은 상기한 결정만을 해결하기 위해 안출한 것으로서, 입력되는 아날로그 신호에 대응하는 기준전압을 포지티브(Postitive)전압으로 설정하므로써 저항의 수를 줄이고, 이에 따라 변환오차를 감소시키는 AD 콘버터를 제공하는 것이다.

이하 제2도와 제3도에 의거하여 이 발명의 실시예를 상세히 설명한다.

제2도는 이 발명의 회로구성 개략도로서, 비디오의 아날로그 영상신호(Vin)는 반전단자에

의 기준전압이 인가되는 비교기용 연산증폭기(OP5)의 비반전단자와 스위치(SW4)의 일단 및

의 기준신호를 인가하는 감산기(SB1)에 인가되고, 연산증폭기(OP5)의 출력신호는 감산기(SB1)에서 출력되는 신호를 일단에 인가하는 스위치(SW5)의 스위칭을 제어함과 동시에 반전게이트(G1)를 거쳐서 스위치(SW4)의 스위칭을 제어하며, 스위치(SW4),(SW5)에서 출력되는 신호는 다음 비트신호를 검출하기 위해, 영상신호(Vin)를 인가하여 최상위비트(MSB)신호를 변환하는 회로와 같이 연산증폭기(OP9)의 비반전단자에 인가된다.

즉, 연상신호(Vin)를 인가하여 최상위비트신호(S1)를 검출하는 상기 회로와 같은 단위회로(UNIT), 즉, 연산증폭기(OP5)와 감산기(SB1) 및 반전게이트(G1) 그리고 스위치(SW4,SW5)로 구성되는데 , 다음 비트신호(S2),(S3)를 검출하기 위해 단위회로(UNIT)를 순차연결하고, 최하위 비트신호를 검출하기 위해서 (S3)의 비트신호를 검출하는 단위회로에서 출력되는 신호는 비교기용 연산증폭기(OP16)에 인가되도록 연결한다.

그리고, 입력 아날로그 영상신호(Vin)에 대한 디지탈 비트신호(S1-S4)를 출력시키는 각 연산증폭기(OP5,OP9,OP13,OP16)의 반전단자에는 기준전압(Vref)의 1/2배수신호로서 각

의 기준전압이 인가된다.

제3도는 상기한 구성을 갖는 이 발명의 상세한 회로도로서, 제2도와 동일한 부호는 동일한 회로소자이고, 각 감산기(SB1-SB3)는 연산증폭기와 저항으로 이루어져 있다.

상기한 감산기(SB1)는 연산증폭기(OP6-OP8)와 같은 저항값을 갖는 저항(R15-R18)으로 구성되고. 감산기(SB2)는 연산증폭기(OP14-OP16)와 같은 저항값을 갖는 저항(R19-R22)으로 구성되며, 감산기(SB3)는 연산증폭기(OP-14-OP16)와 같은 저항값을 갖는 저항(R23-R26)으로 구성된다.

그리고 각 감산기는 회로구성에 동일하나, 각 단위회로(UNIT)의 감산기(SB1-SB3)에는 감산하기 위한 기준전압이

으로 각각 인가된다.

다음은 상기한 구성을 갖는 본 발명의 전파형 아날로그-디지탈 신호로 변화시키는 회로동작을 설명한다.

먼저, 입력되는 아날로그 영상신호(Vin)는 연산증폭기(OP5)에서

의 기준전압과 비교되는 데, 입력 영상신호(Vin)가 기준전압(

)보다 크면 연산증폭기(OP5)의 출력단에 나타나는 최상위비트신호(S1)는 논리 ＂1＂(하이레벨) 상태가 되고 , 입력영상신호(Vin)가 기준전압(

)보다 작으면 최상위 비트신호(S1)는 논리 ＂0＂(로우레벨) 상태가 된다.

이때, 연산증폭기(OP5)의 출력단에 나타난 최상위비트신호(S1)가 논리 ＂0＂ 상태일때 반전게이트(G1)에 의해 논리 ＂1＂ 신호로 반전되어 스위치(SW4)를 제어하기 때문에 영상신호(Vin)가 스위치 (SW4)를 통해 연산증폭기(OP9)에 인가되나, 최상위비트(S1)가 논리 ＂1＂상태일때 이 논리 ＂1＂ 신호로 스위치(SW5)를 제어하여 입력영상신호(Vin)가 연산증폭기(OP6-OP8)의 순차 연결된 감산기(SB1)를 통하므로써

의 전압이 감해져 연산증폭기(OP9)에 인가된다.

상기 감산시(SB1)의 저항 (R15-R18)값이 동일하므로 감산기(SB1)에서는 입력 영상신호(Vin)에 기준전압

을 감하여 출력된다. ＂1＂이면 감산기 신호(Vin-

)가 연산증폭기(OP9)에서

의 기준전압과 비교되고, 최상위비트신호(S1)가 논리 ＂0＂이면 입력영상신호(Vin)가 연산증폭기(OP9)에서

의 기준전압과 비교되므로써 연산증폭기(OP9)의 출력단에는 다음 비트의 디지탈신호(S2)가 검출된다.

이와 같이, 최상위비트신호(S1)가 검출되는 바와 같이 단위회로(UNIT)의 동작이 반복되어 최하위 비트신호(S4)까지 디지탈 신호를 검출한다.

이상과 같이 이 발명에 의하면 아날로그신호를 디지탈신호로 변환시킴에 있어 저항에 의한 변환오차를 줄여서 검출하기 때문에 비디오의 영상신호에 대해 해상도를 높일 수 있다.

Claims (1)

1. 영상신호를 디지탈신호로 변환시키는 변환회로에 있어서, 영상신호(Vin)를 포지티브 기준신호(Vref/2)로 비교하여 최상위 비트신호(S1)를 검출하는 연산증폭기(OP5)와 영상신호(Vin)를 Vref/2의 기준신호로 감하는 감산기(SB1)와 , 연산증폭기(OP5)의 출력신호레벨에 따라 영상신호(Vin)와 감산기(SB1)의 출력신호를 각각 전환하는 스위치(SW4.SW5)로 이루어진 단위회로(UNIT)를 검출비트 수대로 순차 연결하고, 최하위 비트신호(S4)는 검출이전의 단위회로의 스위치(SW8,SW9)에서 출력되는 신호를 인가하여 검출되도록 연산증폭기(OP16)를 연결하며, 각 단위회로에서의 디지탈 검출비트신호를 출력하는 비교기용 연산증폭기는 입력신호에 대한 기준신호가 순차적으로 1/2배수로 하여 인가하도록 연결하고, 각 단위회로에서의 감산기는 입력신호에 대한 기준신호가 순차적으로 1/2배수로 하여 인가하도록 연결한 것을 특징으로 하는 전파형 아날로그-디지탈 변환기.

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