JPS58145227A - デイジタル・アナログ変換回路 - Google Patents
デイジタル・アナログ変換回路Info
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- JPS58145227A JPS58145227A JP2740582A JP2740582A JPS58145227A JP S58145227 A JPS58145227 A JP S58145227A JP 2740582 A JP2740582 A JP 2740582A JP 2740582 A JP2740582 A JP 2740582A JP S58145227 A JPS58145227 A JP S58145227A
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル・アナログ変換回路（以下率Ｋ
ｊＪ ／ Ａ変換回路という）、特にＰＣ゛１ディスク
プレーヤ、ｐ ｔ’ Ｍ鈴音再生装置等の再生系に用い
て好適な、精度があまり良くな％−為Ｄ／Ａ変換器を用
いても、高ダイナミツクレンジを得ることができ、信号
歪も少ないｌ）／Ａ変換回路に関する。
ｊＪ ／ Ａ変換回路という）、特にＰＣ゛１ディスク
プレーヤ、ｐ ｔ’ Ｍ鈴音再生装置等の再生系に用い
て好適な、精度があまり良くな％−為Ｄ／Ａ変換器を用
いても、高ダイナミツクレンジを得ることができ、信号
歪も少ないｌ）／Ａ変換回路に関する。
一般に、Ｄ／Ａ変換器は、高精度のものはと製造上の歩
留りが悪く格段に高価格となる。このため、精度があま
り良くないＤ／Ａ変換器を用い工高ダイナミックレンジ
のＤ／Ａ変換回路を構成することができれば、Ｌ）／Ａ
ｔ換回路の価格を低摩なものとすることができる。本発
明は、このような要求に答えるためＫなされたものであ
る。
留りが悪く格段に高価格となる。このため、精度があま
り良くないＤ／Ａ変換器を用い工高ダイナミックレンジ
のＤ／Ａ変換回路を構成することができれば、Ｌ）／Ａ
ｔ換回路の価格を低摩なものとすることができる。本発
明は、このような要求に答えるためＫなされたものであ
る。
以下、従来技術によるＤ／Ａ変換回路を図面により説明
する。
する。
第１図は、一般的なｉ）／Ａ変換器の回路−１纂２図は
その動作を説明するための入出力特性とアナログ信号波
形のａ１図であり、第１１４において、１はＬ）／Ａ変
換器、２はテ１ジタル傷号入力端子、５はアナログ信号
出力端子、４は足電流源群、５はスイッチ部、６は電流
電圧変換用オペアンプ、７はオフセットバイナリ−用型
ｆＩｔ―である。
その動作を説明するための入出力特性とアナログ信号波
形のａ１図であり、第１１４において、１はＬ）／Ａ変
換器、２はテ１ジタル傷号入力端子、５はアナログ信号
出力端子、４は足電流源群、５はスイッチ部、６は電流
電圧変換用オペアンプ、７はオフセットバイナリ−用型
ｆＩｔ―である。
第１−において、スイッチ部５は、デ１ジタル信号入力
端子２からの入カデづジタル信号のビット数と同数のス
イッチ素子より構成され、各スイッチ素子は、入力ディ
ジタル信号の各ビットによりその開閉が制御される。各
スイッチ素子の一方の端子は、これらの各スイッチ素子
な制御する入カデ（ジタル信号例えばＰＣＭ信号の各ビ
ットが有する重みに対応する電流値を有する定電ｆＮ源
群４内の各定電流源に接続されている。また、各スイッ
チ素子の他方の端子はワイヤードオア接続され、オフセ
クトバイナリ−用亀泳林７に接続されるとともに、各ス
イッチ隼子ＫＷｃ続された定電流源の電Ｒ値が加算され
、電流電圧変換用オペアンプ６に接続されている。電流
電圧変換用オペアンプ６は、入力ディジタル信号の各ピ
ッ）Ｋ制御されるスイッチ部５の各スイッチ素子に接続
された定電ｆＮ鯵の電流値の加算値をアナセグ電圧信号
に変換してアナログ信号出力端子５に出力する。
端子２からの入カデづジタル信号のビット数と同数のス
イッチ素子より構成され、各スイッチ素子は、入力ディ
ジタル信号の各ビットによりその開閉が制御される。各
スイッチ素子の一方の端子は、これらの各スイッチ素子
な制御する入カデ（ジタル信号例えばＰＣＭ信号の各ビ
ットが有する重みに対応する電流値を有する定電ｆＮ源
群４内の各定電流源に接続されている。また、各スイッ
チ素子の他方の端子はワイヤードオア接続され、オフセ
クトバイナリ−用亀泳林７に接続されるとともに、各ス
イッチ隼子ＫＷｃ続された定電流源の電Ｒ値が加算され
、電流電圧変換用オペアンプ６に接続されている。電流
電圧変換用オペアンプ６は、入力ディジタル信号の各ピ
ッ）Ｋ制御されるスイッチ部５の各スイッチ素子に接続
された定電ｆＮ鯵の電流値の加算値をアナセグ電圧信号
に変換してアナログ信号出力端子５に出力する。
上述のようなり／Ａｔ換器における定電諏源許４の各定
電流源の精度は、入力ディジタル備考の最下位ビット（
以下ＬＳＢという）が有する重み、すなわち、ＬＳＢＫ
より制御されるスイッチ素子に接続された足電Ｒ源の電
流値の１／２の精度（一般に１／２ＩＬＳＢの精度とい
う）が要求される。しかしながら、ｐｃ＊＊−＊Ｐ５生
装置勢の再生系に用いられるような、入力ゲイジタル傭
号のビット数が１４〜１６ビクトのＤ／Ａ変換器におい
て、この１／２． Ｌ ５ Ｂｆ）９度の振求は、最上
位ビット（以下ＪＩＳＢという）Ｋ対応する定電波源の
精度として０．００３ ％〜０．０００７４参の精度Ｖ
要求することＫなる。このように高精度な定電ｔＩＩｌ
ｌＩを有″・するＤ／Ａ変換器を得ることはきわめて―
しく、製造時の歩留りも悪くなり、結局高精度の７７／
Ａ変換鮨は、きわめて＾価なものとなる。また、Ｄ／Ａ
変換養の製造時の歩留りを良くして価格な下げると、Ｄ
／ Ａ変換器を構成する定電流源の精度が１／２・Ｌ
ＳＨの精度より悪くなる。したがって、ｐｃ＊―音再生
装置勢の再生系に精度の悪いＬ）／Ａ変換器な用いた場
合、取扱うアナログ信号の歪及びダイナミックレンジが
大幅に劣化してしまうことＫなる。
電流源の精度は、入力ディジタル備考の最下位ビット（
以下ＬＳＢという）が有する重み、すなわち、ＬＳＢＫ
より制御されるスイッチ素子に接続された足電Ｒ源の電
流値の１／２の精度（一般に１／２ＩＬＳＢの精度とい
う）が要求される。しかしながら、ｐｃ＊＊−＊Ｐ５生
装置勢の再生系に用いられるような、入力ゲイジタル傭
号のビット数が１４〜１６ビクトのＤ／Ａ変換器におい
て、この１／２． Ｌ ５ Ｂｆ）９度の振求は、最上
位ビット（以下ＪＩＳＢという）Ｋ対応する定電波源の
精度として０．００３ ％〜０．０００７４参の精度Ｖ
要求することＫなる。このように高精度な定電ｔＩＩｌ
ｌＩを有″・するＤ／Ａ変換器を得ることはきわめて―
しく、製造時の歩留りも悪くなり、結局高精度の７７／
Ａ変換鮨は、きわめて＾価なものとなる。また、Ｄ／Ａ
変換養の製造時の歩留りを良くして価格な下げると、Ｄ
／ Ａ変換器を構成する定電流源の精度が１／２・Ｌ
ＳＨの精度より悪くなる。したがって、ｐｃ＊―音再生
装置勢の再生系に精度の悪いＬ）／Ａ変換器な用いた場
合、取扱うアナログ信号の歪及びダイナミックレンジが
大幅に劣化してしまうことＫなる。
以下、１４ビツトの１）／Ａ変換器を例として、精度の
悪いＬ）／Ａ変換鮨のアナログ信号波形の歪とダイナミ
ックレンジについて説明する。
悪いＬ）／Ａ変換鮨のアナログ信号波形の歪とダイナミ
ックレンジについて説明する。
一般ｆＣ１Ｌｌ／Ａ変換器に要求される精度は、前述し
たように１／２ｅＬＳＢであり、１４ビツトのｉ）／Ａ
ｆ換器のフルスケールに対する精ｔは７７／Ａ変換器の
このような要求精度を満たすため、入力テイジタル信号
の各ビットに対応して設けられる各定電Ｒ―の必要精度
は、入力ディジタル信号を構成ｊも各ビットが有する重
みＫより！１４なり、例えば入力ディジタル信号が１４
ビツトのＰＣＭ信号である場合、ＭＳＢＫ対応する定電
流源でα００６１−１纂２ビツトに対応する定を流源で
α０１２％、謝Ｓピッ）Ｋ対応する定電ｆｌｔｆＩＩＡ
で０．０２４％、纂４ピクトに対応する定電波源でａ口
４８−咎となり、下位ビットに対応する定電流＆はとそ
の必要精度は緩くなる。
たように１／２ｅＬＳＢであり、１４ビツトのｉ）／Ａ
ｆ換器のフルスケールに対する精ｔは７７／Ａ変換器の
このような要求精度を満たすため、入力テイジタル信号
の各ビットに対応して設けられる各定電Ｒ―の必要精度
は、入力ディジタル信号を構成ｊも各ビットが有する重
みＫより！１４なり、例えば入力ディジタル信号が１４
ビツトのＰＣＭ信号である場合、ＭＳＢＫ対応する定電
流源でα００６１−１纂２ビツトに対応する定を流源で
α０１２％、謝Ｓピッ）Ｋ対応する定電ｆｌｔｆＩＩＡ
で０．０２４％、纂４ピクトに対応する定電波源でａ口
４８−咎となり、下位ビットに対応する定電流＆はとそ
の必要精度は緩くなる。
いま、Ｄ／Ａ変換器を構成する定電流源の精度が歩留り
等のなんらかの理由で０．０２４％の精度しか得られな
い１４ビツト構成のＩ）／Ａ変換器が構成されたとする
。この１）／Ａ変換器は、入力ディジタル信号のＳビッ
ト目以峰に対応する定電ｔｌｌ源は必要精度を満足する
が、ＭＳＢ及び２、−ビット目に対応する定電波源は必
要精度を満足していないので、変換された出力アナログ
信号な歪ませることになる。
等のなんらかの理由で０．０２４％の精度しか得られな
い１４ビツト構成のＩ）／Ａ変換器が構成されたとする
。この１）／Ａ変換器は、入力ディジタル信号のＳビッ
ト目以峰に対応する定電ｔｌｌ源は必要精度を満足する
が、ＭＳＢ及び２、−ビット目に対応する定電波源は必
要精度を満足していないので、変換された出力アナログ
信号な歪ませることになる。
巻解を容易にするため、ＩＫ差部分を拡大して前述のＬ
Ｊ ／ Ａ Ｉｌ−換器の入出力特性とアナログ信号波
形を第２図により説明する。
Ｊ ／ Ａ Ｉｌ−換器の入出力特性とアナログ信号波
形を第２図により説明する。
凧２−において、横軸は、１４ビツトの入力ディジタル
信号のｇｔｔ ％ ０ ＃がらｇｔｔ ％ １１迄の鵬
次の配列を示し、その中央を出力アナログ信号の零レベ
ルに対応させている。また、縦軸は、出力アナログ信号
レベルを示している。曲線８は／！／ ／ Ａ ｉ検器
の人出力哲性曲細で、その中央部すなわち出力アナログ
信号の零レベルで階段状に変化している部分は、入力デ
ィジタル信号のＭＳＢが％ＯＩから％１１に変化する点
であり、左右に対称的に示された同様な階段状の変化部
分は、入力ディジタル信号の第２ＩＩ目のビットが％Ｏ
ｌから％１１Ｋ変化する点である。
信号のｇｔｔ ％ ０ ＃がらｇｔｔ ％ １１迄の鵬
次の配列を示し、その中央を出力アナログ信号の零レベ
ルに対応させている。また、縦軸は、出力アナログ信号
レベルを示している。曲線８は／！／ ／ Ａ ｉ検器
の人出力哲性曲細で、その中央部すなわち出力アナログ
信号の零レベルで階段状に変化している部分は、入力デ
ィジタル信号のＭＳＢが％ＯＩから％１１に変化する点
であり、左右に対称的に示された同様な階段状の変化部
分は、入力ディジタル信号の第２ＩＩ目のビットが％Ｏ
ｌから％１１Ｋ変化する点である。
曲Ｉｓ８のような入出力特性を示すＤ／Ａ変換器に波形
９に示す比較的低レベルのデづジタル信号による正弦波
信号を印加すると、アナログ信号の零レベルでＭＳＢの
ｔＯ＃から１１Ｎまたはその逆の切換えが生じ、出力ア
ナログ信号は、波形１０に示すような金を生じる。一方
、ダイナミックレンジについて考察すると、出力アナロ
グ信号の敵太値は、Ｌ）／Ａ変換器めフルスケール迄で
あり、出力アナログ信号の最小値は、ＭＳＨＫ対応する
定電ｆｌ＆源の誤差迄である。すなわち、ＭＳＢＶＣ対
応する定電ｆＩ＃−の１差が必要精度の４倍である第２
釦の曲線８に示す入出力特性を有するＤ／Ａ変！ｌ！６
は、′／２・ＬＳＢの精度を有する理想的な７７／Ａ変
換器に比し、４倍のレベルの微少信号しか得られないた
め、１４ビツトのｌ）／Ａ変換器が理想的な場合に有す
るダイナミックレンジＢ４ｔｔｂｖ得ることができず、
その１／４である７２ ｒｉｂのダイナミックレンジし
か得られない。
９に示す比較的低レベルのデづジタル信号による正弦波
信号を印加すると、アナログ信号の零レベルでＭＳＢの
ｔＯ＃から１１Ｎまたはその逆の切換えが生じ、出力ア
ナログ信号は、波形１０に示すような金を生じる。一方
、ダイナミックレンジについて考察すると、出力アナロ
グ信号の敵太値は、Ｌ）／Ａ変換器めフルスケール迄で
あり、出力アナログ信号の最小値は、ＭＳＨＫ対応する
定電ｆｌ＆源の誤差迄である。すなわち、ＭＳＢＶＣ対
応する定電ｆＩ＃−の１差が必要精度の４倍である第２
釦の曲線８に示す入出力特性を有するＤ／Ａ変！ｌ！６
は、′／２・ＬＳＢの精度を有する理想的な７７／Ａ変
換器に比し、４倍のレベルの微少信号しか得られないた
め、１４ビツトのｌ）／Ａ変換器が理想的な場合に有す
るダイナミックレンジＢ４ｔｔｂｖ得ることができず、
その１／４である７２ ｒｉｂのダイナミックレンジし
か得られない。
このような欠点Ｖ解決するため、本発明者は入力ディジ
タル信号に一定のディジタル符号を加算した後に、該加
算後の入力ディジタル信号をｌ）／ Ａ変換器に入力す
ることにより、ｌ」１倍号時に精度の悪いＭＳＢＪＩＣ
対応する定を波源の切換えを行な、わせず、前記加算し
た一足のディジタル符号に相当ｊるだけｔ）／Ａ変挨養
のオフセットバイナリ−用亀汗源の値をずらした改ＩＩ
８れたＤ／Ａ変換回路を提案した。
タル信号に一定のディジタル符号を加算した後に、該加
算後の入力ディジタル信号をｌ）／ Ａ変換器に入力す
ることにより、ｌ」１倍号時に精度の悪いＭＳＢＪＩＣ
対応する定を波源の切換えを行な、わせず、前記加算し
た一足のディジタル符号に相当ｊるだけｔ）／Ａ変挨養
のオフセットバイナリ−用亀汗源の値をずらした改ＩＩ
８れたＤ／Ａ変換回路を提案した。
第Ｓ図は、前述の＊案による改良されたＤ／Ａ変換回路
の入出力特性とアナログ信号波形の説明図であり、以下
この図により改良されたＤ／Ａ変換回路について説明す
る。
の入出力特性とアナログ信号波形の説明図であり、以下
この図により改良されたＤ／Ａ変換回路について説明す
る。
第５図において、横軸と縦軸は９２図の場合と四じであ
り、また、曲線１１は改良されたＤ／Ａ変換回路の入出
力特性を示す曲−で、階段状Ｋｆ化ｊＴｏ部分は９２図
の曲線８により説明したのと同様である。曲−１１は、
出力アナログ信号の零レベルの位置が第２図の曲線８に
比し、前述したように入力ディジタル信号に加算した一
定のディジタル符号に相当する分だけずれている。
り、また、曲線１１は改良されたＤ／Ａ変換回路の入出
力特性を示す曲−で、階段状Ｋｆ化ｊＴｏ部分は９２図
の曲線８により説明したのと同様である。曲−１１は、
出力アナログ信号の零レベルの位置が第２図の曲線８に
比し、前述したように入力ディジタル信号に加算した一
定のディジタル符号に相当する分だけずれている。
このような入出力特性を示すＤ／Ａ変換回路に波形１２
に示す小信号のディジタル信号による正弦波信号を加え
た場合、纂２図で説明した場合とは異なり、出力アナロ
グ信号の零レベルでＭＳＨＪｆ：、対応する定電ｆＩＬ
源の切換えは起らず、長のない出力アナログ信号１３が
得られる。しかしながら、 Ｌ）／Ａ変換１路への入力
ディジタル４Ｗｉ号のレベルが大きくなると、一定のデ
ィジタル符号を加算した後のディジタル信号はオーバー
７０−する場合が生じ、この場合加ｘｉのディジタル信
号は、ａｔｔ’ｏｚ付近のディジタル信号に変化する。
に示す小信号のディジタル信号による正弦波信号を加え
た場合、纂２図で説明した場合とは異なり、出力アナロ
グ信号の零レベルでＭＳＨＪｆ：、対応する定電ｆＩＬ
源の切換えは起らず、長のない出力アナログ信号１３が
得られる。しかしながら、 Ｌ）／Ａ変換１路への入力
ディジタル４Ｗｉ号のレベルが大きくなると、一定のデ
ィジタル符号を加算した後のディジタル信号はオーバー
７０−する場合が生じ、この場合加ｘｉのディジタル信
号は、ａｔｔ’ｏｚ付近のディジタル信号に変化する。
このため、加算後のテ１ジタル信号が印加される１１／
Ａ褒換器の入力ディジタル信号による正弦波及び出力ア
ナログ信号は。
Ａ褒換器の入力ディジタル信号による正弦波及び出力ア
ナログ信号は。
波形１４及び１５に示すようＫきわめて大きな非対称性
の★を生じてしまう。
の★を生じてしまう。
本発明の目的は、以上述べたような従来接衝の欠点を除
去し、上位ピッ）Ｋ対応ｊる定電流源の精度が悪いＤ／
Ａ変換器を用いても、精度のよいＤ／Ａ変！Ｉｌｌ器を
用いた場合と同程度のダイナミックレンジな有し、かつ
、入力ディジタル信号のレベルが太き（なっても、出力
アナログ信号Ｋｍ形１ｉをはとんと生じない、）’ （
、’ Ｍ ＠音再生装置勢の再生系に用いて好適なＬ）
／Ａ変換回路を提供するにある。
去し、上位ピッ）Ｋ対応ｊる定電流源の精度が悪いＤ／
Ａ変換器を用いても、精度のよいＤ／Ａ変！Ｉｌｌ器を
用いた場合と同程度のダイナミックレンジな有し、かつ
、入力ディジタル信号のレベルが太き（なっても、出力
アナログ信号Ｋｍ形１ｉをはとんと生じない、）’ （
、’ Ｍ ＠音再生装置勢の再生系に用いて好適なＬ）
／Ａ変換回路を提供するにある。
この目的を達成するため、本発明は、４ビツトの入力デ
ィジタル信号に一定のディジタ身符号を加算し、加Ｘ後
のディジタル信号を亀ビットのＤ／Ａ変撲ｆＦＫ印加す
ることＫより、該Ｄ／Ａ変換器において小信号入力時に
精度の悪いＭＳＢＫ対応する定電流回路の切換えを行な
わないようＫするとともＫ、入力ディジタル信号に一定
のディジタル符号を加算した加算器のディジタル信号に
オーバーフローを生じたとき前記４ビツトのｔ）／Ａ変
換器ＫＧｔｔＸＩのフルスケールのディジタル信号な印
加するようＫしたことｔｌ−特徴とｊる。
ィジタル信号に一定のディジタ身符号を加算し、加Ｘ後
のディジタル信号を亀ビットのＤ／Ａ変撲ｆＦＫ印加す
ることＫより、該Ｄ／Ａ変換器において小信号入力時に
精度の悪いＭＳＢＫ対応する定電流回路の切換えを行な
わないようＫするとともＫ、入力ディジタル信号に一定
のディジタル符号を加算した加算器のディジタル信号に
オーバーフローを生じたとき前記４ビツトのｔ）／Ａ変
換器ＫＧｔｔＸＩのフルスケールのディジタル信号な印
加するようＫしたことｔｌ−特徴とｊる。
以下、本発明によるｉ）／Ａ変！Ｉ（ロ）路の実施例Ｖ
図１１ＩｉＫついて説明する。
図１１ＩｉＫついて説明する。
ｊｌ１４１ｊ！Ｊは本発明の一実施例のブロック図、第
５−は本発明の詳細な説明するための入出力特性とアナ
ログ信号波形の説＆Ｊｌｌ−であり、第４１１ｇにおい
て、１６は本＊ＨＡＬよ７ｂＬ）／ＡＡ換回路、１７は
ディジタル信号入力端子、１８はアナログ信号出力端子
、１９は上位ビットに対応する定電流源の精度の悪い４
ビツトのＤ／Ａ変換器、２０はディジタル加算器、２１
はオーバーフロー検出器、２２はデづジタル信号切換回
路である。
５−は本発明の詳細な説明するための入出力特性とアナ
ログ信号波形の説＆Ｊｌｌ−であり、第４１１ｇにおい
て、１６は本＊ＨＡＬよ７ｂＬ）／ＡＡ換回路、１７は
ディジタル信号入力端子、１８はアナログ信号出力端子
、１９は上位ビットに対応する定電流源の精度の悪い４
ビツトのＤ／Ａ変換器、２０はディジタル加算器、２１
はオーバーフロー検出器、２２はデづジタル信号切換回
路である。
素置ｉｊ［よるｌ）／Ａ変変換絡路１６．１）／ＡＡ換
器１９の入力ｌ１ｌｌＫ入力端子１７からの入力ディジ
タル信号に一定のディジタル信号を加ｊｌするディジタ
ル加算器２０１’設け、また７７／Ａ俊換器１９の出力
＠に前記ディジタル加算器２０のオー／”−７０−１！
１１出するオーバーフロー検出器２１の出力により制御
されるディジタル信号切換回路２２′ｖ介して入力され
るｌ）／ＡｆＡ−換器１９ｖ設けて構成される。
器１９の入力ｌ１ｌｌＫ入力端子１７からの入力ディジ
タル信号に一定のディジタル信号を加ｊｌするディジタ
ル加算器２０１’設け、また７７／Ａ俊換器１９の出力
＠に前記ディジタル加算器２０のオー／”−７０−１！
１１出するオーバーフロー検出器２１の出力により制御
されるディジタル信号切換回路２２′ｖ介して入力され
るｌ）／ＡｆＡ−換器１９ｖ設けて構成される。
次にその動作を説明する。
入力端子１７からの４ビツトの入力ディジタル信号は、
ディジタル加算器２０に印加され、該加Ｘ器２０は入力
ディジタル信号に一定のディジタル符号を加算して加Ｓ
彼のディジタル信号なディジタル信号切換回路２２を介
してＬ）／ＡＡ換器１？ＫＥＪＪ加する。ｌ）／Ａ変挾
器１９はディジタル信号切換（ロ）路２２の出力の一ビ
ットのテ（ジタル信号をアナログ信号に変換して出力す
る。オーバーフロー検出＃＃２１は、ディジタル加、ｊ
Ｉ器２０の動作を監視し、入力ディジタル信号に一定の
ディジタル符号を加算した結果がへビットな越えるオー
バーフローを生じたか否かを検出する。
ディジタル加算器２０に印加され、該加Ｘ器２０は入力
ディジタル信号に一定のディジタル符号を加算して加Ｓ
彼のディジタル信号なディジタル信号切換回路２２を介
してＬ）／ＡＡ換器１？ＫＥＪＪ加する。ｌ）／Ａ変挾
器１９はディジタル信号切換（ロ）路２２の出力の一ビ
ットのテ（ジタル信号をアナログ信号に変換して出力す
る。オーバーフロー検出＃＃２１は、ディジタル加、ｊ
Ｉ器２０の動作を監視し、入力ディジタル信号に一定の
ディジタル符号を加算した結果がへビットな越えるオー
バーフローを生じたか否かを検出する。
ディジタル加算器２０にオーバーフローが生じない場合
、オーバーフロー検出器２１は検出出力を発生せず、デ
ィジタル信号切換回路２２はディジタル加算器２０の出
力をそのままＤ／Ａ変換器に印加する。ディジタル加算
器２０にオーバーフローが生じた場合、オーバーフロー
検出器２１は検出出力Ｖ発生してディジタル信号切換回
路２２はＤ／Ａｆ換器のフルスケールに相当するａｔｔ
％１１のディジタル信号を出力して、Ｄ／Ａ変換器１９
の出力アナログ信号はフルスケールの値になる。
、オーバーフロー検出器２１は検出出力を発生せず、デ
ィジタル信号切換回路２２はディジタル加算器２０の出
力をそのままＤ／Ａ変換器に印加する。ディジタル加算
器２０にオーバーフローが生じた場合、オーバーフロー
検出器２１は検出出力Ｖ発生してディジタル信号切換回
路２２はＤ／Ａｆ換器のフルスケールに相当するａｔｔ
％１１のディジタル信号を出力して、Ｄ／Ａ変換器１９
の出力アナログ信号はフルスケールの値になる。
前述のＬｊ／Ａ変換回路１６の入出力特性とアナ關グ信
号波形を第５１ＭＫより説明する。＃Ｉ５−において、
横軸、縦軸及び曲ｍ１１は第３−の場合と同じである。
号波形を第５１ＭＫより説明する。＃Ｉ５−において、
横軸、縦軸及び曲ｍ１１は第３−の場合と同じである。
このような入出力特性を示すＬ）／Ａ変挾回路１６に小
信号の波形１２に示すようなディジタル信号による正弦
波信号を入力した場合、歪のない出力アナログ信号１３
か得られるのは１ｓ５−で説明した場合と同様である。
信号の波形１２に示すようなディジタル信号による正弦
波信号を入力した場合、歪のない出力アナログ信号１３
か得られるのは１ｓ５−で説明した場合と同様である。
一方、入カテ１ジタル信号のレベルが増加し、ディジタ
ル加算器２０がオーバーフローし、ディジタル加Ｓ器２
０の出力のテ１ジタル信号が波形１４に示すような盈を
生じた場合、デ（ジタル信号切換回路２２の働きによっ
て、Ｉ）／ＡｆＡ器１９の入力がαｔｔ’１’になるた
め、Ｄ／Ａ変換器１９への入力ディジタル信号波形は波
形１４の破＠２５の部分が実１ｉ１２４ Ｋ示すように
補正され、ｌ）／Ａ変ａｈ路１６の出力アナログ信号は
、波形２５ Ｋ７７Ｆ、すようＫはとんど長のない波形
となる。
ル加算器２０がオーバーフローし、ディジタル加Ｓ器２
０の出力のテ１ジタル信号が波形１４に示すような盈を
生じた場合、デ（ジタル信号切換回路２２の働きによっ
て、Ｉ）／ＡｆＡ器１９の入力がαｔｔ’１’になるた
め、Ｄ／Ａ変換器１９への入力ディジタル信号波形は波
形１４の破＠２５の部分が実１ｉ１２４ Ｋ示すように
補正され、ｌ）／Ａ変ａｈ路１６の出力アナログ信号は
、波形２５ Ｋ７７Ｆ、すようＫはとんど長のない波形
となる。
第４−に示すＤ／Ａ変換回路において、ディジタル加算
器２０は、一般にフルアダーと呼ばれるＴ ｒ Ｌ ／
ｔ’で容易に構成でき、オーバーフロー検出器２１は
、フルアダーの桁上げ信号であるキャリー信号を使用す
ることＫより具体化できる。
器２０は、一般にフルアダーと呼ばれるＴ ｒ Ｌ ／
ｔ’で容易に構成でき、オーバーフロー検出器２１は
、フルアダーの桁上げ信号であるキャリー信号を使用す
ることＫより具体化できる。
ディジタル信号切換回路２２の一異体例ＶＩＩ４図に示
す。図から明らかなように１一方の入力端子にオーバー
フロー検出−２１の出力を印加し他方の入力デイジタル
加Ｘ器２０を出力な印加する２人力のＣＡＲＡ路をｆ＆
佃設けることＫより作ることができる。すなわちオーバ
ーフローが生じない場合オーバーフロー検出！！１ｉ１
２１出力が％Ｏｌであり、ＯＲ回路の出力はディジタル
加算器２０の出力がそのまま得られ、オーバーフローが
生じた場合オーバーフロー検出器２１の出力が％１１と
なり、ＯＲ回路の出力は６１１ ％ １１ Ｋなる。
す。図から明らかなように１一方の入力端子にオーバー
フロー検出−２１の出力を印加し他方の入力デイジタル
加Ｘ器２０を出力な印加する２人力のＣＡＲＡ路をｆ＆
佃設けることＫより作ることができる。すなわちオーバ
ーフローが生じない場合オーバーフロー検出！！１ｉ１
２１出力が％Ｏｌであり、ＯＲ回路の出力はディジタル
加算器２０の出力がそのまま得られ、オーバーフローが
生じた場合オーバーフロー検出器２１の出力が％１１と
なり、ＯＲ回路の出力は６１１ ％ １１ Ｋなる。
次に装置＃４によるＤ／Ａ変換回路におけるダイナミッ
クレンジについて考察する。
クレンジについて考察する。
出力アナログ信号の最小値は、４ビツトの入力ディジタ
ル信号に一定のディジタル符号を加えることにより、精
度の悪い上位ピッ）Ｋ対応する定電流源の切換えな行な
うことな（得ることができるので、高精度の定電流源を
有するＤ／Ａ変換励路の場合と同一とすることができる
。一方、出力アナレグ信号の最大値は１ｇ％ビットの入
力デイジタル信号に一定のディジタル符号を加算した給
米、その加Ｓ値が略ビットを越えた場合でもＤ／Ａ変換
Ｎ路のフルスケールに対応するアナログ量を出力する。
ル信号に一定のディジタル符号を加えることにより、精
度の悪い上位ピッ）Ｋ対応する定電流源の切換えな行な
うことな（得ることができるので、高精度の定電流源を
有するＤ／Ａ変換励路の場合と同一とすることができる
。一方、出力アナレグ信号の最大値は１ｇ％ビットの入
力デイジタル信号に一定のディジタル符号を加算した給
米、その加Ｓ値が略ビットを越えた場合でもＤ／Ａ変換
Ｎ路のフルスケールに対応するアナログ量を出力する。
したがって、本発明によるＤ／Ａｆ換回路のダイナミッ
クレンジは、鴇ビットの震想的なり／Ａｆ換回路とはば
同一の値を得ることができる。
クレンジは、鴇ビットの震想的なり／Ａｆ換回路とはば
同一の値を得ることができる。
なお、本発明によるＤ／Ａ変ｗ１１回路は、ディジタル
加算番２０の演算時間およびディジタル信号切ＩＩ曲路
２２の遅延時間だけ、１）／ＡＡ換回路の変換時間が遅
くなる欠点を有するが、ディジタル加算器の演算時間お
よびディジタル信号切換（９）路の遅延時間は１００％
Ｉ以下であり、ｐｔ’＊鍮音再生装置勢の再生系に与え
られるＤ／Ａ変換（ロ）路の変換時間１０ＪＩＪＦＫ比
して充分小さく、実用上特に問題とはならない。
加算番２０の演算時間およびディジタル信号切ＩＩ曲路
２２の遅延時間だけ、１）／ＡＡ換回路の変換時間が遅
くなる欠点を有するが、ディジタル加算器の演算時間お
よびディジタル信号切換（９）路の遅延時間は１００％
Ｉ以下であり、ｐｔ’＊鍮音再生装置勢の再生系に与え
られるＤ／Ａ変換（ロ）路の変換時間１０ＪＩＪＦＫ比
して充分小さく、実用上特に問題とはならない。
以上説明したよ５に１本発明によれば、精度があまり良
くないＤ／Ａ変換器を用いて、精度のよいＤ／Ａ変換器
とＰＩ程度のダイナミックレンジと金の少ない出力アナ
ログ信号を得ることができる低価格のｌ）／Ａ変変換回
路長提供ることができる。
くないＤ／Ａ変換器を用いて、精度のよいＤ／Ａ変換器
とＰＩ程度のダイナミックレンジと金の少ない出力アナ
ログ信号を得ることができる低価格のｌ）／Ａ変変換回
路長提供ることができる。
第１図は一般的なり／ＡＡ換器の回路図、纂２図は纂１
１の回路の入出力特性とアナログ信号波形の説明−１第
５−は改良された技術によるｌ）／ＡＡ換回路の入出力
特性とアナログ信号波形の説明図、第４図は本発明によ
るＬ）／ＡＡ換回路の一実施例のブロック函、第５図は
第４図の回路の入出力特性とアナログ信号波形の説明図
、第６図はテイジタル信号切換回路の一実施例の回路図
である。 １．１９・・・１）／ＡＡ換器 ２．１７・・ディジタル信号入力端子 ５．１８・・・アナログ信号出力端子 ４・・・定電Ｒ１１群 ５・・・スイッチ郁６・・
・電流電圧変換用オペアンプ ７・・・オフセットバイナリ−用型＊５ｔ１６・・・本
発明によるＤ／Ａ変換回路２０・・・デ（ジタル加算器 ２１・・・オーバーフロー検出器 ２２・・・ディジタル信号切換（ロ）路ｆ １ 口 才 ４ 図 ／乙 才５図
１の回路の入出力特性とアナログ信号波形の説明−１第
５−は改良された技術によるｌ）／ＡＡ換回路の入出力
特性とアナログ信号波形の説明図、第４図は本発明によ
るＬ）／ＡＡ換回路の一実施例のブロック函、第５図は
第４図の回路の入出力特性とアナログ信号波形の説明図
、第６図はテイジタル信号切換回路の一実施例の回路図
である。 １．１９・・・１）／ＡＡ換器 ２．１７・・ディジタル信号入力端子 ５．１８・・・アナログ信号出力端子 ４・・・定電Ｒ１１群 ５・・・スイッチ郁６・・
・電流電圧変換用オペアンプ ７・・・オフセットバイナリ−用型＊５ｔ１６・・・本
発明によるＤ／Ａ変換回路２０・・・デ（ジタル加算器 ２１・・・オーバーフロー検出器 ２２・・・ディジタル信号切換（ロ）路ｆ １ 口 才 ４ 図 ／乙 才５図
Claims (1)
- 入力ディジタル信号をアナログ信′＠に変換して出力す
るディジタル−アナログ変換回路において、入力ディジ
タル信号に一定のディジタル符号な加算するディジタル
加算器と、該ディジタル加算器の出力であるデづジタル
符号加＠＊のディジタル信号が人力され、該加算器のデ
ィジタル信号とフルスケールのディジタル信号を制御入
力で切換るディジタル信号切換回路と、該テイジタル信
号切換回路出力のディジタル信号をアナログ信号に変換
して出力するディジタルΦアナログ変換器と、前記ディ
ジタル加算器の出力がオーバーフローしたことを検出し
て検出出力で前記ディジタル儂号切換胞路な制御するオ
ーバーフロー検出益とから構成されることを特徴と〒る
デづジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2740582A JPS58145227A (ja) | 1982-02-24 | 1982-02-24 | デイジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2740582A JPS58145227A (ja) | 1982-02-24 | 1982-02-24 | デイジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145227A true JPS58145227A (ja) | 1983-08-30 |
Family
ID=12220162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2740582A Pending JPS58145227A (ja) | 1982-02-24 | 1982-02-24 | デイジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145227A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213126A (ja) * | 1984-04-06 | 1985-10-25 | Matsushita Electric Ind Co Ltd | Ｄ―ａコンバータ |
| JPS60213125A (ja) * | 1984-04-06 | 1985-10-25 | Matsushita Electric Ind Co Ltd | Ｄ―ａコンバータ |
| JPS62124597A (ja) * | 1985-11-25 | 1987-06-05 | 松下電器産業株式会社 | 電子楽器 |
| JPS63193616A (ja) * | 1987-02-04 | 1988-08-10 | Mitsubishi Electric Corp | デイジタル／アナログ変換装置 |
-
1982
- 1982-02-24 JP JP2740582A patent/JPS58145227A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213126A (ja) * | 1984-04-06 | 1985-10-25 | Matsushita Electric Ind Co Ltd | Ｄ―ａコンバータ |
| JPS60213125A (ja) * | 1984-04-06 | 1985-10-25 | Matsushita Electric Ind Co Ltd | Ｄ―ａコンバータ |
| JPS62124597A (ja) * | 1985-11-25 | 1987-06-05 | 松下電器産業株式会社 | 電子楽器 |
| JPS63193616A (ja) * | 1987-02-04 | 1988-08-10 | Mitsubishi Electric Corp | デイジタル／アナログ変換装置 |
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