JPS6139728A - デジタル・アナログ変換装置 - Google Patents
デジタル・アナログ変換装置Info
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- JPS6139728A JPS6139728A JP16142884A JP16142884A JPS6139728A JP S6139728 A JPS6139728 A JP S6139728A JP 16142884 A JP16142884 A JP 16142884A JP 16142884 A JP16142884 A JP 16142884A JP S6139728 A JPS6139728 A JP S6139728A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２進数の重み付けによって符号化されたデジ
タル信号をアナログ信号に変換するデジタル・アナログ
変換装置に関し、特に、入力デジタルデータをパルス幅
女調（Ｐ ＷＭ ： Ｐｕｌｓｅ−ＷｉｄｔｈＭｏｄｕ
ｌａｔｉｏｎ ）波に変換してアナログ化する方式のも
のに関する。
タル信号をアナログ信号に変換するデジタル・アナログ
変換装置に関し、特に、入力デジタルデータをパルス幅
女調（Ｐ ＷＭ ： Ｐｕｌｓｅ−ＷｉｄｔｈＭｏｄｕ
ｌａｔｉｏｎ ）波に変換してアナログ化する方式のも
のに関する。
本発明に係るデジタル・アナログ変換装置は、例えば、
所謂Ｐ ＣＭ （Ｐｕ１ｓｅ Ｃｏｄｅ Ｍｏｄｕｌａ
ｔｉｏｎ ）オーディオ装置等に・適用きれる。
所謂Ｐ ＣＭ （Ｐｕ１ｓｅ Ｃｏｄｅ Ｍｏｄｕｌａ
ｔｉｏｎ ）オーディオ装置等に・適用きれる。
従来より、単純二進符号や二進化十進符号のように各ビ
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換するデジタル・アナログ（Ｄ／Ａ ）変換装置は
、上記各ビットの重みにて与・えられるデジタル情報に
対応するパルス振幅変調（Ｐ Ａ Ｍ ： Ｐｕ１ｓｅ
’Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）波
やｐｗＭ波に上記デジタル信号を変換して、上記ＰＡＭ
波あるいはＰＷＭ波を低域通過フィルタ等にて補間する
ことによりアナログ信号を得るようにした変換方式のも
のが広く知られている。
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換するデジタル・アナログ（Ｄ／Ａ ）変換装置は
、上記各ビットの重みにて与・えられるデジタル情報に
対応するパルス振幅変調（Ｐ Ａ Ｍ ： Ｐｕ１ｓｅ
’Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ）波
やｐｗＭ波に上記デジタル信号を変換して、上記ＰＡＭ
波あるいはＰＷＭ波を低域通過フィルタ等にて補間する
ことによりアナログ信号を得るようにした変換方式のも
のが広く知られている。
デジタル信号をＰＡＭ波に変換する方式（以下、ＰＡＭ
方式という。）の’Ｄ／Ａ変換装置では、原理的に直線
性の良好な変換特性を得られるのであるが、入力デジタ
ル信号の各ビットの重みに正確に対応する高精度の抵抗
加算回路や電流加算回路を必要とし、分解能を高めよう
とすると回路規模が大きくなり且つ回路全体を高精度に
形成しなければならない。さらに、ＰＡＭ方式にてＮビ
ットの分解能のＤ／Ａ変換を行なうには、例えば電流加
算回路を利用すると、谷ビットに対応して高精度に重み
づけされたＮ個の定電流源を必要とする。
方式という。）の’Ｄ／Ａ変換装置では、原理的に直線
性の良好な変換特性を得られるのであるが、入力デジタ
ル信号の各ビットの重みに正確に対応する高精度の抵抗
加算回路や電流加算回路を必要とし、分解能を高めよう
とすると回路規模が大きくなり且つ回路全体を高精度に
形成しなければならない。さらに、ＰＡＭ方式にてＮビ
ットの分解能のＤ／Ａ変換を行なうには、例えば電流加
算回路を利用すると、谷ビットに対応して高精度に重み
づけされたＮ個の定電流源を必要とする。
また、デジタル信号をＰＷＭ波に変換する方式（以下、
ＰＷＭ方式という。）のＤ／Ａ変換装置では、入力デジ
タルデータに応じてカウンタにより出力のパルス幅を制
御すれば良いので、回路構成が簡単であるが、その変換
特性が原理的に非直線で変換誤差を含み、また、分解能
に応じてカウンタの動作周波数を高くする必要がある。
ＰＷＭ方式という。）のＤ／Ａ変換装置では、入力デジ
タルデータに応じてカウンタにより出力のパルス幅を制
御すれば良いので、回路構成が簡単であるが、その変換
特性が原理的に非直線で変換誤差を含み、また、分解能
に応じてカウンタの動作周波数を高くする必要がある。
すなわち、同一人力データをＰＡＭ方式とＰＷＭ方式に
てＤ／Ａ変換した場合に、同一人力データに対するＰＡ
Ｍ波およびＰＷＭ波は第５図Ａおよび第５図Ｂに示すよ
うに時間積分値は等しいのであるが、パルス幅の変化す
るＰＷＭ波はパルス高の変化するＰＡＭ波と一致する零
あるいはフルースケール（ＦＳ）以外の入力データでは
上記ＰＡＭ波よりも信号エネルギーがサンプル点ｔｓ
に集中しているので低域通過フィルタ等にて補間してア
ナログ信号にしたときの瞬時値レベルが高くなり、ＰＷ
Ｍ方式では第６図に示すように非直線の変換特性になっ
てしまう。
てＤ／Ａ変換した場合に、同一人力データに対するＰＡ
Ｍ波およびＰＷＭ波は第５図Ａおよび第５図Ｂに示すよ
うに時間積分値は等しいのであるが、パルス幅の変化す
るＰＷＭ波はパルス高の変化するＰＡＭ波と一致する零
あるいはフルースケール（ＦＳ）以外の入力データでは
上記ＰＡＭ波よりも信号エネルギーがサンプル点ｔｓ
に集中しているので低域通過フィルタ等にて補間してア
ナログ信号にしたときの瞬時値レベルが高くなり、ＰＷ
Ｍ方式では第６図に示すように非直線の変換特性になっ
てしまう。
、 上記ＰＷＭ方式における変換特性の非直線性はア
ナログ信号の周波数に応じて変化し、信号周波数が高い
程、上記非直線性による歪が大きくなり、また、一変換
周期（Ｔ）内でのＰＷＭ波の最大パルス幅が大きい程、
上記歪が大きくなってしまう。
ナログ信号の周波数に応じて変化し、信号周波数が高い
程、上記非直線性による歪が大きくなり、また、一変換
周期（Ｔ）内でのＰＷＭ波の最大パルス幅が大きい程、
上記歪が大きくなってしまう。
上記ＰＷＭ方式における変換歪を低減するには、ＰＷＭ
波のパルス幅を制御するカウンタの動作周波数を高くし
て、データの１ＬＳＢを示すＰＷＭ波のパルス幅を小さ
くすれば良い。しかし、ＩＬＳＢ当りのパルス幅を小さ
くすると、このＰＷＭ波を低域通過フィルタにて補間し
て得られるアナログ信号の信号レベルが低くなってしま
い、最大出力レベルと無信号レベルとの比すなわちダイ
ナミックレンジが低下するという欠点がある。
波のパルス幅を制御するカウンタの動作周波数を高くし
て、データの１ＬＳＢを示すＰＷＭ波のパルス幅を小さ
くすれば良い。しかし、ＩＬＳＢ当りのパルス幅を小さ
くすると、このＰＷＭ波を低域通過フィルタにて補間し
て得られるアナログ信号の信号レベルが低くなってしま
い、最大出力レベルと無信号レベルとの比すなわちダイ
ナミックレンジが低下するという欠点がある。
そこで、本件出願人は上述の如き問題点に鑑みＰＷＭ方
式によるＤ／Ａ変換特性のダイナミックレンジの拡大お
よび直線性の向上を図り、高分解能のＤ／Ａ変換を可能
にするために、入力デジタルデータを複数種類のＰＷＭ
波に変換して、一変換周期内で左右対称に各ＰＷＭ波を
加算合成するようにしたＤ／Ａ変換装置（特願昭５８−
１９９５７６号）や一変換周期を等間隔に分割した各区
間の各中心のタイミングをそれぞれ中心とする左右対称
の複数のＰＷＭ波に入力デジタルデータを変換するよう
にしたＤ／Ａ変換装置（特願昭５８−１９９５７７号）
などを先に提案している。
式によるＤ／Ａ変換特性のダイナミックレンジの拡大お
よび直線性の向上を図り、高分解能のＤ／Ａ変換を可能
にするために、入力デジタルデータを複数種類のＰＷＭ
波に変換して、一変換周期内で左右対称に各ＰＷＭ波を
加算合成するようにしたＤ／Ａ変換装置（特願昭５８−
１９９５７６号）や一変換周期を等間隔に分割した各区
間の各中心のタイミングをそれぞれ中心とする左右対称
の複数のＰＷＭ波に入力デジタルデータを変換するよう
にしたＤ／Ａ変換装置（特願昭５８−１９９５７７号）
などを先に提案している。
本発明は、先に提案している特願昭５８−１９９５７６
号や特願昭５８−１９９５７７号の技術思想を有効に利
用して、ＰＷＭ方式によるＤ／Ａ変換特性の直線性の向
上を図り、高精度で高分解能のＤ／Ａ変換動作を簡単な
回路構成にて行ない得るようにした新規な構成のデジタ
ル・アナログ変換装置を提供するものである。
号や特願昭５８−１９９５７７号の技術思想を有効に利
用して、ＰＷＭ方式によるＤ／Ａ変換特性の直線性の向
上を図り、高精度で高分解能のＤ／Ａ変換動作を簡単な
回路構成にて行ない得るようにした新規な構成のデジタ
ル・アナログ変換装置を提供するものである。
本発明に係るデジタル・アナログ変換装置は、上述の目
的を達成するために、Ｎビットの入力デジタルデータを
上位ｎＨビットデータ吉下位ｎＬビットデータに分割し
、上記上位旧（ビットデータを一変換周期の中心のタイ
ミングを中心として左右対称に複数に分割したパルス幅
変調波に変換するとともに５上記下位ｎ１．ビットデー
タを上記一変換周期の中心のタイミングを中心として左
右対称に上記下位ｎＬビットデータに対応した数の単位
パルスを配列したパルス列に変換し、上記パルス幅変調
波と上記パルス列との加算合成波に上記Ｎビットの入力
デジタルデータを変換する手段を備えて成ることを特徴
とする。
的を達成するために、Ｎビットの入力デジタルデータを
上位ｎＨビットデータ吉下位ｎＬビットデータに分割し
、上記上位旧（ビットデータを一変換周期の中心のタイ
ミングを中心として左右対称に複数に分割したパルス幅
変調波に変換するとともに５上記下位ｎ１．ビットデー
タを上記一変換周期の中心のタイミングを中心として左
右対称に上記下位ｎＬビットデータに対応した数の単位
パルスを配列したパルス列に変換し、上記パルス幅変調
波と上記パルス列との加算合成波に上記Ｎビットの入力
デジタルデータを変換する手段を備えて成ることを特徴
とする。
このデジタル・アナログ変換装置では、Ｎ（Ｎ＝４）ビ
ットの入力デジタルデータＤＩＮ ＣＤＩ、Ｄ２゜ＤＢ
、Ｄ４］について上位ｎＨ（ｎＨ＝２ ）ビットデータ
ＤＩ、Ｄ２と下位ｎＬ（ｎＬ＝２）ピットデ−タＤ８．
Ｄ４に分割してＤ／Ａｍ換を行なうとすると、第３図に
示すように、原理的に一変換周期ＴＳの中心のタイミン
グｔｓを中心として左右対称な上位ビットデータＩｈ
、 Ｄ２に対応する４つのＰＷＭ波Ｐ１’、 Ｐ２．
Ｐ８． Ｐ４と下位ビットデータに対応する数の
単位パルスＰＯとの加算合成波を形成する。
ットの入力デジタルデータＤＩＮ ＣＤＩ、Ｄ２゜ＤＢ
、Ｄ４］について上位ｎＨ（ｎＨ＝２ ）ビットデータ
ＤＩ、Ｄ２と下位ｎＬ（ｎＬ＝２）ピットデ−タＤ８．
Ｄ４に分割してＤ／Ａｍ換を行なうとすると、第３図に
示すように、原理的に一変換周期ＴＳの中心のタイミン
グｔｓを中心として左右対称な上位ビットデータＩｈ
、 Ｄ２に対応する４つのＰＷＭ波Ｐ１’、 Ｐ２．
Ｐ８． Ｐ４と下位ビットデータに対応する数の
単位パルスＰＯとの加算合成波を形成する。
１ 以下、本発明に係るデジタル・アナログ変換装置の
一実施例について、図面に従い詳細に説明する。
一実施例について、図面に従い詳細に説明する。
第１図のブロック図は本発明に係る４ビツトＤ／Ａ変換
装置の一実施例を示すもので、この実施例では、入力デ
ジタルデータＤＩＮとして４ビツトのパラレルデータＤ
Ｉ、Ｄ２．ＤＢ、Ｄ４がｐｗＭ制御部１００の第１ない
し第４のデータ入力端子１・２．３．４に供給される。
装置の一実施例を示すもので、この実施例では、入力デ
ジタルデータＤＩＮとして４ビツトのパラレルデータＤ
Ｉ、Ｄ２．ＤＢ、Ｄ４がｐｗＭ制御部１００の第１ない
し第４のデータ入力端子１・２．３．４に供給される。
そして、上記入力デジタルデータＤ■Ｎは、そのビット
の重みの大きなＭＳＢ側の上位２ビットデータＤ１．Ｄ
２が上記第１および第２のデータ入力端子１，２から第
１の一致検出回路５およびＡＮＤゲート６に供給されて
いるさともに、それぞれインバータ７．８を介して第２
の一致検出回路９およびＡＮＤゲート１０に供給されて
いる。また、ビットの重みの小さなＬＳＢ側の下位２ビ
ットデータＤ＋１．Ｄ４は、上記第３および第４のデー
タ入力端子３，４から第３の一致検出回路１１に供給さ
れているとともに、それぞれインバータ１２．１３を介
して第４の一致検出回路１４に供給されている。
の重みの大きなＭＳＢ側の上位２ビットデータＤ１．Ｄ
２が上記第１および第２のデータ入力端子１，２から第
１の一致検出回路５およびＡＮＤゲート６に供給されて
いるさともに、それぞれインバータ７．８を介して第２
の一致検出回路９およびＡＮＤゲート１０に供給されて
いる。また、ビットの重みの小さなＬＳＢ側の下位２ビ
ットデータＤ＋１．Ｄ４は、上記第３および第４のデー
タ入力端子３，４から第３の一致検出回路１１に供給さ
れているとともに、それぞれインバータ１２．１３を介
して第４の一致検出回路１４に供給されている。
この実施例におけるＰＷＭ制御部１００は、クロック入
力端子１５に供給されるクロックパルスφＣＬＫ を計
数する６ビツトカウンタ１６を備えて− おり、この
カウンタ１６から出力される第２図のタイムチャートに
示す如き６ビツトの計数出力データＱｔ、Ｑｚ、Ｑム
、 Ｑ４ 、 Ｑａ’ 、 Ｑａに基いて上記入力デジ
タルデータ１ｊｒＮ［Ｉｈ 、Ｄ２ 、Ｄ’８ 、Ｄ４
Ｉに対応する上述の第３図に示した加算合成波形して、
ＰＷＭ出力部２００の動作制御を行なうようになってい
る。
力端子１５に供給されるクロックパルスφＣＬＫ を計
数する６ビツトカウンタ１６を備えて− おり、この
カウンタ１６から出力される第２図のタイムチャートに
示す如き６ビツトの計数出力データＱｔ、Ｑｚ、Ｑム
、 Ｑ４ 、 Ｑａ’ 、 Ｑａに基いて上記入力デジ
タルデータ１ｊｒＮ［Ｉｈ 、Ｄ２ 、Ｄ’８ 、Ｄ４
Ｉに対応する上述の第３図に示した加算合成波形して、
ＰＷＭ出力部２００の動作制御を行なうようになってい
る。
上記６ビツトカウンタ１６は、その計数出力データＱｌ
、 Ｑａ、 ＱＢ、 Ｑ４． Ｑａ、 Ｑａを６人力の
ＡＮＤゲート１７に供給し、全てのデータが論理「１」
のときに上記ＡＮＤゲート１７の出力によって第１のＲ
−８フリツプフロツプ１８をセットし、′第２のＲ−Ｓ
フリップフロップ１９をリセットする。また、上記６ビ
ツトカウンタ１６は、その計数出力データＱｌ ｌ Ｑ
ａ １ Ｑｓ Ｉ Ｑ４１ＱＢＩＱ６の第１および第
２ビツトデータＱｌ 、Ｑａを第１および第２の一致検
出回路５，９に供給しているとともに、第４および第５
ビツトデータＱ４゜Ｑｓを第３および第４の一致検出回
路１’ １ 、１４に供給している。
、 Ｑａ、 ＱＢ、 Ｑ４． Ｑａ、 Ｑａを６人力の
ＡＮＤゲート１７に供給し、全てのデータが論理「１」
のときに上記ＡＮＤゲート１７の出力によって第１のＲ
−８フリツプフロツプ１８をセットし、′第２のＲ−Ｓ
フリップフロップ１９をリセットする。また、上記６ビ
ツトカウンタ１６は、その計数出力データＱｌ ｌ Ｑ
ａ １ Ｑｓ Ｉ Ｑ４１ＱＢＩＱ６の第１および第
２ビツトデータＱｌ 、Ｑａを第１および第２の一致検
出回路５，９に供給しているとともに、第４および第５
ビツトデータＱ４゜Ｑｓを第３および第４の一致検出回
路１’ １ 、１４に供給している。
上記第１の一致検出回路５は、上記入力デジタルデータ
ＤＩＮの上位２ビツトデータＤｔ 、 Ｄ２と上記カウ
ンタ１６の第１および第２ビットデータＱｌ、Ｑ−との
一致検出を行なうもので、２個のＥＸ・ＯＲゲート５１
．５２と１個のＮＯＲゲート５３にて構成されている。
ＤＩＮの上位２ビツトデータＤｔ 、 Ｄ２と上記カウ
ンタ１６の第１および第２ビットデータＱｌ、Ｑ−との
一致検出を行なうもので、２個のＥＸ・ＯＲゲート５１
．５２と１個のＮＯＲゲート５３にて構成されている。
この第１の一致検出回路５は、その一方のＥＸ・ＯＲゲ
ート５１に各データＤＩ、Ｑ２が供給され、また、他方
のＥ’Ｘ・ＯＲゲート５２に各データＤ２．Ｑｘが供給
されており、これらがともに一致したときに論理「ｌ」
になる第１の一致検出パルスをＮＯＲゲート５３から出
力する。
ート５１に各データＤＩ、Ｑ２が供給され、また、他方
のＥ’Ｘ・ＯＲゲート５２に各データＤ２．Ｑｘが供給
されており、これらがともに一致したときに論理「ｌ」
になる第１の一致検出パルスをＮＯＲゲート５３から出
力する。
また、上記第２の一致検出回路９は、上記第１および第
２のデータ入力端子１，２からインバータ７．８を介し
て供給される上記上位２ビットデータＤＩ、Ｄ２の否定
データＤＩ 、 Ｄ２と上記カウンタ１６の各データＱ
２．Ｑｌとの一致検出を行なうもので、上述の第１の一
致検出回路と同様に構成されている。
２のデータ入力端子１，２からインバータ７．８を介し
て供給される上記上位２ビットデータＤＩ、Ｄ２の否定
データＤＩ 、 Ｄ２と上記カウンタ１６の各データＱ
２．Ｑｌとの一致検出を行なうもので、上述の第１の一
致検出回路と同様に構成されている。
さらに、上記第３および第４の一致検出回路１１．１４
は、上記第３および第４のデータ入力端子３，４から供
給される下位２ビツトデータＤａ。
は、上記第３および第４のデータ入力端子３，４から供
給される下位２ビツトデータＤａ。
Ｄ４およびインバータ１２．１３による否定データＤａ
、Ｄ４と上記カウンタ１６の各データＱ６゜Ｑ４との
一致検出を行なうもので、これらも上記第１の一致検出
回路５と同様な構成になっている。
、Ｄ４と上記カウンタ１６の各データＱ６゜Ｑ４との
一致検出を行なうもので、これらも上記第１の一致検出
回路５と同様な構成になっている。
そして、上記第１の一致検出回路５にて得られる第１の
一致検出パルスは、上記カウンタ１６の第３ヒツトデー
タＱ８にてゲート制御されているＡＮＤゲー１２０に供
給されている。上記ＡＮＤゲート２０は、上記第３ビツ
トデータＱ８が論理「ｌ」の期間中に上記第１の一致検
出パルスをＡＮＤゲート２１に直接供給すると吉もにＤ
型フリップフロップ２２を介してＡＮＤゲート２３に供
給する。上記り型フリップフロップ２２は、上記第１の
一致検出パルスを上記クロックパルスφＣＬＫの１クロ
ック分だけ遅延させる。また、上記各ＡＮＤゲート２１
．２３は、上記６人力のＡＮＤゲート１７の出力にてセ
ットされる第１のＲ−Ｓフリップフロップ１８のＱ出力
にて相補的にゲート制御されており、上記第１の一致検
出パルスおよびその遅延パルスを上記Ｑ出力に応じて選
択してＯＲゲート２４を介して出力する。このＯＲゲー
ト２４の出力は、上記第１および第２のデータ入力端子
１，２から上記２ヒツトデータＤＩ、Ｄ２がそれぞれイ
ンバータ７．８を介して供給されている上記ＡＮＤゲー
ト１０の出力によりゲート制御されるＡＮＤゲート２５
の反転入力端に供給されているとともに、ＮＯＲゲート
２６を介して第３のＲ−８フリツプフロツプ２７にリセ
ットパルスとして供給されている。
一致検出パルスは、上記カウンタ１６の第３ヒツトデー
タＱ８にてゲート制御されているＡＮＤゲー１２０に供
給されている。上記ＡＮＤゲート２０は、上記第３ビツ
トデータＱ８が論理「ｌ」の期間中に上記第１の一致検
出パルスをＡＮＤゲート２１に直接供給すると吉もにＤ
型フリップフロップ２２を介してＡＮＤゲート２３に供
給する。上記り型フリップフロップ２２は、上記第１の
一致検出パルスを上記クロックパルスφＣＬＫの１クロ
ック分だけ遅延させる。また、上記各ＡＮＤゲート２１
．２３は、上記６人力のＡＮＤゲート１７の出力にてセ
ットされる第１のＲ−Ｓフリップフロップ１８のＱ出力
にて相補的にゲート制御されており、上記第１の一致検
出パルスおよびその遅延パルスを上記Ｑ出力に応じて選
択してＯＲゲート２４を介して出力する。このＯＲゲー
ト２４の出力は、上記第１および第２のデータ入力端子
１，２から上記２ヒツトデータＤＩ、Ｄ２がそれぞれイ
ンバータ７．８を介して供給されている上記ＡＮＤゲー
ト１０の出力によりゲート制御されるＡＮＤゲート２５
の反転入力端に供給されているとともに、ＮＯＲゲート
２６を介して第３のＲ−８フリツプフロツプ２７にリセ
ットパルスとして供給されている。
また、上記第２の一致検出回路９にて得られる第２の一
致検出パルスは、上記カウンタ１６の第３ビツトデータ
Ｑ８の否定データにてゲート制御されているＡＮＤゲー
ト２８に供給されている。
致検出パルスは、上記カウンタ１６の第３ビツトデータ
Ｑ８の否定データにてゲート制御されているＡＮＤゲー
ト２８に供給されている。
上記ＡＮＤゲート２８は、上記第３ビットデータＱ８が
論理［０」の期間中に上記第２の一致検出パルスをＡＮ
Ｄゲート２９に直接供給するとともにＤ型フリップフロ
ップ３０を介してＡＮＤゲート３１に供給する。上記り
型フリップフロップ３０は、上記第２の一致検出パルス
を上記クロックパルスφＣＬＫの１クロック分だけ遅延
させる。また、上記各ＡＮＤゲー１−２９ 、３１は、
上記６人力のＡＮＤゲート１７の出力にてリセットされ
る第２の１（・Ｓフリップフロップ１９のＱ出力にて相
補的にゲート制御されており、上記第２の一致検出パル
スおよびその遅延パルスを上記Ｑ出力に応じて選択して
ＯＲゲート３２を介して出力する。
論理［０」の期間中に上記第２の一致検出パルスをＡＮ
Ｄゲート２９に直接供給するとともにＤ型フリップフロ
ップ３０を介してＡＮＤゲート３１に供給する。上記り
型フリップフロップ３０は、上記第２の一致検出パルス
を上記クロックパルスφＣＬＫの１クロック分だけ遅延
させる。また、上記各ＡＮＤゲー１−２９ 、３１は、
上記６人力のＡＮＤゲート１７の出力にてリセットされ
る第２の１（・Ｓフリップフロップ１９のＱ出力にて相
補的にゲート制御されており、上記第２の一致検出パル
スおよびその遅延パルスを上記Ｑ出力に応じて選択して
ＯＲゲート３２を介して出力する。
このＯＲ，ゲート３２の出力は、上記第１および第２の
データ入力端子１，２から上記２ヒットデークＤＩ、Ｄ
２が供給されている上記ＡＮＤゲート６の出力によりゲ
ート匍制御されるＡＮＤゲート３３の反転入力端に供給
されているとともに５ＮＯＲゲート３４を介して上記第
３のＲ−Ｓフリップフロップ２７にセットパルス古して
供給されている。
データ入力端子１，２から上記２ヒットデークＤＩ、Ｄ
２が供給されている上記ＡＮＤゲート６の出力によりゲ
ート匍制御されるＡＮＤゲート３３の反転入力端に供給
されているとともに５ＮＯＲゲート３４を介して上記第
３のＲ−Ｓフリップフロップ２７にセットパルス古して
供給されている。
さらに、上記第３の一致検出回路１１にて得られる第３
の一致検出パルスは、上記カウンタ１６の第３ビットデ
ータＱ３がインバータ３５を介して供給されるＡＮＤケ
ート３６に供給され、上記第３ビソトデ〜りＱ８の否定
データ乏の論理積出力にて上記第１のＲ，−Ｓフリップ
フロップ１８をリセットするようになっている。
の一致検出パルスは、上記カウンタ１６の第３ビットデ
ータＱ３がインバータ３５を介して供給されるＡＮＤケ
ート３６に供給され、上記第３ビソトデ〜りＱ８の否定
データ乏の論理積出力にて上記第１のＲ，−Ｓフリップ
フロップ１８をリセットするようになっている。
またさらに、上記第４の一致検出回路１４にて得られる
第４の一致検１１卜々ルスは、上記第３ビツトデータＱ
８がクロックパルスとして供給されているＤ型フリップ
フロップ３フを介してＡＮＤゲート３８に供給され、上
記第３ビツトデータＱ８の否定データとの論理積出力に
て上記第２のＲ・Ｓフリップフロップ１９をセットする
ようになっている。
第４の一致検１１卜々ルスは、上記第３ビツトデータＱ
８がクロックパルスとして供給されているＤ型フリップ
フロップ３フを介してＡＮＤゲート３８に供給され、上
記第３ビツトデータＱ８の否定データとの論理積出力に
て上記第２のＲ・Ｓフリップフロップ１９をセットする
ようになっている。
なお、上記第１および第２のＲ，−Ｓフリップフロップ
１８．１９は、立上りエツジにてトリガされ、また第３
のＲ−Ｓフリップフロップ２７は立下りエツジにてトリ
ガーされる。
１８．１９は、立上りエツジにてトリガされ、また第３
のＲ−Ｓフリップフロップ２７は立下りエツジにてトリ
ガーされる。
上述の如き構成のＰＷＭ制御部１００において、第３の
Ｒ−Ｓフリップフロップ２７は、上記上位２ビットデー
タＤＩ、Ｄ２が１１．ｌ“のときにはセント優先のフリ
ップフロップとして働き、またＩｈ 、Ｄ２が１０，０
”であるときにはリセット優先のフリップフロップとし
て働いて、各ＮＯＲ’７”−ト３４，２６を介して供給
されるセットパルスおよびリセットパルスによりトリガ
ーされることにより、上述の第３図に示す如き加算合成
波形に対応する制御信号ＳＳＷを制御出力端子４０から
ＰＷＭ波出力部２００に供給する。
Ｒ−Ｓフリップフロップ２７は、上記上位２ビットデー
タＤＩ、Ｄ２が１１．ｌ“のときにはセント優先のフリ
ップフロップとして働き、またＩｈ 、Ｄ２が１０，０
”であるときにはリセット優先のフリップフロップとし
て働いて、各ＮＯＲ’７”−ト３４，２６を介して供給
されるセットパルスおよびリセットパルスによりトリガ
ーされることにより、上述の第３図に示す如き加算合成
波形に対応する制御信号ＳＳＷを制御出力端子４０から
ＰＷＭ波出力部２００に供給する。
上記ＰＷＭ波出力部２００は、上記制御信号ＳＳＷによ
りスイッチング制御されるスイッチ７１を備え、このス
イッチ７１を介して定電流源７２が演算増幅器７３の反
転入力端子に接続されているとともに、上記演算増幅器
７３の出力端子７′５と反転入力端子との間が帰遷抵抗
７４を介して接続され、さらに上記演算増幅器７３の非
反転入力端子が接地された構成となっている。
りスイッチング制御されるスイッチ７１を備え、このス
イッチ７１を介して定電流源７２が演算増幅器７３の反
転入力端子に接続されているとともに、上記演算増幅器
７３の出力端子７′５と反転入力端子との間が帰遷抵抗
７４を介して接続され、さらに上記演算増幅器７３の非
反転入力端子が接地された構成となっている。
このＰＷＭ波出力部２００は、上述のＰＷＭ制御部１０
０から供給される制御信号Ｓｓｗによって上記スイッチ
７１がスイッチング制御されることによって、上述の第
３図に示した４つのＰＷＭ波Ｐｉ 、Ｐ２ 、Ｐａ
、Ｐ４と各単位パルスＰＯとの加算合成波にて示さ
れる入力デジタルデータＤＩＨに対応した変換出力Ｐ
Ｗ Ｍ ０ＩＪＴを出力端子７５から出力する。
０から供給される制御信号Ｓｓｗによって上記スイッチ
７１がスイッチング制御されることによって、上述の第
３図に示した４つのＰＷＭ波Ｐｉ 、Ｐ２ 、Ｐａ
、Ｐ４と各単位パルスＰＯとの加算合成波にて示さ
れる入力デジタルデータＤＩＨに対応した変換出力Ｐ
Ｗ Ｍ ０ＩＪＴを出力端子７５から出力する。
上記変換出力Ｐ Ｗ Ｍ ＯＵＴは、一変換周期Ｔｓの
゛中心のタイミングｔｓ を中心として左右対称に信
号エネルギーが分散されているので、低域通過フイ″夕
にて補間した場合の０７変換特性の非呵。
゛中心のタイミングｔｓ を中心として左右対称に信
号エネルギーが分散されているので、低域通過フイ″夕
にて補間した場合の０７変換特性の非呵。
練性が軽減され、この実施例の装置では第４図に示す如
きＤ／Ａ変換特性を呈するこさになる。
きＤ／Ａ変換特性を呈するこさになる。
上述の実施例の説明から明らかなように、本発明に係る
デジタル・アナログ変換装置では、一変換周期内で左右
対称な複数のＰＷＭ波にＮビットの入力デジタルデータ
が変換され、しかも、下位ｎＬ ヒツトデータに応じて
信号エネルギーが分散するように変化するので、所謂ア
パーチャ効果の影響が少なく、直線性の良好なり／Ａ変
換特性を呈し、高精度、高分解能のＤ／Ａ変換動作をＰ
ＷＭ方式にて行なうことができ、所期の目的を十分に達
成することができる。
デジタル・アナログ変換装置では、一変換周期内で左右
対称な複数のＰＷＭ波にＮビットの入力デジタルデータ
が変換され、しかも、下位ｎＬ ヒツトデータに応じて
信号エネルギーが分散するように変化するので、所謂ア
パーチャ効果の影響が少なく、直線性の良好なり／Ａ変
換特性を呈し、高精度、高分解能のＤ／Ａ変換動作をＰ
ＷＭ方式にて行なうことができ、所期の目的を十分に達
成することができる。
第１図は本発明に係るデジタル・アナログ変換装置の一
実施例を示すブロック図であり、第２図は上記実施例の
動作を示すタイムチャートであり、第３図は上記実施例
におけるパルス幅変調波出力の波形図であり、第４図は
上記実施例におけるＤ／Ａ変換特性を示す特性線図であ
る。。 第５図Ａおよび第５図Ｂは一般にＤ／Ａ変換に用いられ
るＰＡＭ波およびＰＷＭ波を示す各波形図であり、第６
図は上記ＰＡＭ波およびＰＷＭ竺。 を用いたＤ／Ａ変換の各変換特性を示す特性線図 −）
。
実施例を示すブロック図であり、第２図は上記実施例の
動作を示すタイムチャートであり、第３図は上記実施例
におけるパルス幅変調波出力の波形図であり、第４図は
上記実施例におけるＤ／Ａ変換特性を示す特性線図であ
る。。 第５図Ａおよび第５図Ｂは一般にＤ／Ａ変換に用いられ
るＰＡＭ波およびＰＷＭ波を示す各波形図であり、第６
図は上記ＰＡＭ波およびＰＷＭ竺。 を用いたＤ／Ａ変換の各変換特性を示す特性線図 −）
。
Claims (1)
- Ｎビットの入力デジタルデータを上位ｎ＿Ｈビットデー
タと下位ｎ＿Ｌビットデータに分割し、上記上位ｎ＿Ｈ
ビットデータを一変換周期の中心のタイミングを中心と
して左右対称に複数に分割したパルス幅変調波に変換す
るとともに、上記下位ｎ＿Ｌビットデータを上記一変換
周期の中心のタイミングを中心として左右対称に上記下
位ｎ＿Ｌビットデータに対応した数の単位パルスを配列
したパルス列に変換し、上記パルス幅変調波と上記パル
ス列との加算合成波に上記Ｎビットの入力デジタルデー
タを変換する手段を備えて成るデジタル・アナログ変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16142884A JPS6139728A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16142884A JPS6139728A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139728A true JPS6139728A (ja) | 1986-02-25 |
Family
ID=15734918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16142884A Pending JPS6139728A (ja) | 1984-07-31 | 1984-07-31 | デジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139728A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353042U (ja) * | 1989-09-29 | 1991-05-22 | ||
| US5148168A (en) * | 1990-05-16 | 1992-09-15 | Sony Corporation | Digital-to-analog converter using pulse-width modulation |
| EP0618678A2 (en) * | 1993-04-01 | 1994-10-05 | Ford Motor Company | Digital pulse width modulator circuit with proportional dither |
| JP2005341568A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | Ｄ級増幅器及びパルス幅変調方法 |
-
1984
- 1984-07-31 JP JP16142884A patent/JPS6139728A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353042U (ja) * | 1989-09-29 | 1991-05-22 | ||
| US5148168A (en) * | 1990-05-16 | 1992-09-15 | Sony Corporation | Digital-to-analog converter using pulse-width modulation |
| EP0618678A2 (en) * | 1993-04-01 | 1994-10-05 | Ford Motor Company | Digital pulse width modulator circuit with proportional dither |
| EP0618678A3 (en) * | 1993-04-01 | 1995-08-16 | Ford Motor Co | Digital pulse width modulator using a proportional shake signal. |
| JP2005341568A (ja) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | Ｄ級増幅器及びパルス幅変調方法 |
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