JPH0697831A - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
- Publication number
- JPH0697831A JPH0697831A JP35513291A JP35513291A JPH0697831A JP H0697831 A JPH0697831 A JP H0697831A JP 35513291 A JP35513291 A JP 35513291A JP 35513291 A JP35513291 A JP 35513291A JP H0697831 A JPH0697831 A JP H0697831A
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- JP
- Japan
- Prior art keywords
- bit
- digital
- circuit
- pulse width
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】デルタ・シグマ変調方式を採用することなく、
ダイレクトにデジタル・デ―タを１ビットデジタル／ア
ナログ変換することで、高性能、高安定に加えて高品質
なデジタル／アナログ変換回路を実現することを課題と
する。 【構成】Ｎビットのデジタル・デ―タをｍ個のグル―プ
に分割し、その範囲内でとりうるデ―タの値に応じた一
定振幅のパルス信号の幅叉は密度を時間制御にて変化さ
せ変調し、変調後の信号を分割したグル―プ単位に重み
付けし、合成することで、デジタル・アナログ変換を行
なう。
ダイレクトにデジタル・デ―タを１ビットデジタル／ア
ナログ変換することで、高性能、高安定に加えて高品質
なデジタル／アナログ変換回路を実現することを課題と
する。 【構成】Ｎビットのデジタル・デ―タをｍ個のグル―プ
に分割し、その範囲内でとりうるデ―タの値に応じた一
定振幅のパルス信号の幅叉は密度を時間制御にて変化さ
せ変調し、変調後の信号を分割したグル―プ単位に重み
付けし、合成することで、デジタル・アナログ変換を行
なう。
Description
【０００１】
【産業上の利用分野】この発明は、各種デジタルオ―デ
ィオ機器に於けるデジタル／アナログ変換器に関する。
ィオ機器に於けるデジタル／アナログ変換器に関する。
【０００２】
【従来の技術】従来の高精度デジタル／アナログ変換器
としては、デルタ・シグマ変調方式による１ビットデジ
タル／アナログ変換器が代表的な存在である。これは、
デジタル・デ―タを一定振幅のパルス幅叉はパルス密度
に変換するものであり、パルスの幅叉は密度は、高精度
なタイミング発生回路（クロック）によってデジタル回
路にて生成されるため、極めて高精度、高安定なデジタ
ル／アナログ変換を実現している。
としては、デルタ・シグマ変調方式による１ビットデジ
タル／アナログ変換器が代表的な存在である。これは、
デジタル・デ―タを一定振幅のパルス幅叉はパルス密度
に変換するものであり、パルスの幅叉は密度は、高精度
なタイミング発生回路（クロック）によってデジタル回
路にて生成されるため、極めて高精度、高安定なデジタ
ル／アナログ変換を実現している。
【０００３】しかしながら、デルタ・シグマ変調器は、
デジタル・デ―タをダイレクトにパルス幅叉は密度に変
換している訳ではない。ダイレクトに変換する場合、Ｃ
Ｄプレ―ヤの場合を例にとると、量子化ビット数１６ビ
ット、サンプリング周波数４４．１ｋＨｚであり、２
２．６７５７μｓ（１／４４．１ｋＨｚ）の時間内に２
16（＝６５５３６）通りの制御が必要となる。もし、こ
れをパルス幅に変換することを考えると ４４．１ｋＨｚ×２16＝２．８９ＧＨｚ にも及ぶタイミング発生器とこの速度に追従動作する論
理回路が必要であり、とうてい現実的ではない。
デジタル・デ―タをダイレクトにパルス幅叉は密度に変
換している訳ではない。ダイレクトに変換する場合、Ｃ
Ｄプレ―ヤの場合を例にとると、量子化ビット数１６ビ
ット、サンプリング周波数４４．１ｋＨｚであり、２
２．６７５７μｓ（１／４４．１ｋＨｚ）の時間内に２
16（＝６５５３６）通りの制御が必要となる。もし、こ
れをパルス幅に変換することを考えると ４４．１ｋＨｚ×２16＝２．８９ＧＨｚ にも及ぶタイミング発生器とこの速度に追従動作する論
理回路が必要であり、とうてい現実的ではない。
【０００４】デルタ・シグマ変調器の基本は、非常に低
ビット（１〜４ビット）のデジタル／アナログ変換器を
使用し、この分解能が低いがために生ずる再量子化雑音
を遅延器を通して再度入力部に帰還させ、再量子化雑音
の周波数分布を高域に集中させることで可聴帯域内の分
解能の向上を計るものであり、数１０ＭＨｚ程度のクロ
ック速度で動作させているのが一般的である。換言すれ
ば、低分解能のデジタル／アナログ変換器による誤差成
分を常時補正して動作させる構成であり、前述したよう
に周波数一定の静特性に於いては、高性能を発揮する。
しかし、過去の誤差成分が常に帰還されているため、ダ
イナミックな特性、例えば単発的なデジタル・ゼロが入
力されても出力は、すぐには追従できず、ノイズとなっ
て発生（ハンティング現象）してしまい、音質的には高
品質とは云えない。
ビット（１〜４ビット）のデジタル／アナログ変換器を
使用し、この分解能が低いがために生ずる再量子化雑音
を遅延器を通して再度入力部に帰還させ、再量子化雑音
の周波数分布を高域に集中させることで可聴帯域内の分
解能の向上を計るものであり、数１０ＭＨｚ程度のクロ
ック速度で動作させているのが一般的である。換言すれ
ば、低分解能のデジタル／アナログ変換器による誤差成
分を常時補正して動作させる構成であり、前述したよう
に周波数一定の静特性に於いては、高性能を発揮する。
しかし、過去の誤差成分が常に帰還されているため、ダ
イナミックな特性、例えば単発的なデジタル・ゼロが入
力されても出力は、すぐには追従できず、ノイズとなっ
て発生（ハンティング現象）してしまい、音質的には高
品質とは云えない。
【０００５】
【発明が解決しようとする課題】本発明は、デルタ・シ
グマ変調方式を採用することなく、ダイレクトにデジタ
ル・デ―タを１ビットデジタル／アナログ変換すること
で、高性能、高安定に加えて高品質なデジタル／アナロ
グ変換回路を実現することを課題とする。
グマ変調方式を採用することなく、ダイレクトにデジタ
ル・デ―タを１ビットデジタル／アナログ変換すること
で、高性能、高安定に加えて高品質なデジタル／アナロ
グ変換回路を実現することを課題とする。
【０００６】
【課題を解決するための手段】上記課題を解決すべく、
【０００７】本発明に係わる一のデジタル／アナログ変
換器は、Ｎビットのデジタル・デ―タをｍ個のグル―プ
に分割し、その範囲内でとりうるデ―タの値（２ｍ個）
に応じた一定振幅のパルス信号の幅叉は密度を時間制御
にて変化させ変調し、変調後の信号を分割したグル―プ
単位に重み付けし、合成することで、デジタル・アナロ
グ変換を実現することを特徴とする。
換器は、Ｎビットのデジタル・デ―タをｍ個のグル―プ
に分割し、その範囲内でとりうるデ―タの値（２ｍ個）
に応じた一定振幅のパルス信号の幅叉は密度を時間制御
にて変化させ変調し、変調後の信号を分割したグル―プ
単位に重み付けし、合成することで、デジタル・アナロ
グ変換を実現することを特徴とする。
【０００８】
【発明の作用・効果】デジタル信号処理回路からのＮビ
ットのデジタル・デ―タをｍ個のグル―プに分割し、デ
ジタル・デ―タのとりうる組み合わせ数を減少させる。
そして、分割されたグル―プ単位にデジタル・デ―タを
ダイレクトに一定振幅のパルスの幅叉は密度に変調し、
各々のグル―プの変調後の信号を分割に応じた重み付け
を付加して合成するようにしたものである。
ットのデジタル・デ―タをｍ個のグル―プに分割し、デ
ジタル・デ―タのとりうる組み合わせ数を減少させる。
そして、分割されたグル―プ単位にデジタル・デ―タを
ダイレクトに一定振幅のパルスの幅叉は密度に変調し、
各々のグル―プの変調後の信号を分割に応じた重み付け
を付加して合成するようにしたものである。
【０００９】これにより、ハンティング現象の発生しな
い１ビットデジタル／アナログ変換器を構成することが
でき、従来のデルタ・シグマ変調による１ビットデジタ
ル／アナログ変換器の高精度・高安定に加え、高品質な
デジタル／アナログ変換を実現することができる。
い１ビットデジタル／アナログ変換器を構成することが
でき、従来のデルタ・シグマ変調による１ビットデジタ
ル／アナログ変換器の高精度・高安定に加え、高品質な
デジタル／アナログ変換を実現することができる。
【００１０】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【００１１】実施例 （図１） この実施例は、本発明に係わるデジタル／アナログ変換
器に関するものである。
器に関するものである。
【００１２】図１は、デジタル信号処理回路（デジタル
・フィルタ回路も含む。）からの１８ビットのデジタル
信号を３個のグル―プに分割し、ダイレクトにパルス幅
変調する場合の例である。
・フィルタ回路も含む。）からの１８ビットのデジタル
信号を３個のグル―プに分割し、ダイレクトにパルス幅
変調する場合の例である。
【００１３】デジタル信号処理回路（図示せず）からの
シリアルなデジタル・デ―タは、ゲ―トＧ１により極性
反転されて、ＳＩＰＯ（シリアル・イン パラレル・ア
ウト）レジスタに取り込まれる。このときのＳＩＰＯレ
ジスタのシフト・クロックＢＣＫは、サンプリング周波
数のビット数倍以上であればよい。
シリアルなデジタル・デ―タは、ゲ―トＧ１により極性
反転されて、ＳＩＰＯ（シリアル・イン パラレル・ア
ウト）レジスタに取り込まれる。このときのＳＩＰＯレ
ジスタのシフト・クロックＢＣＫは、サンプリング周波
数のビット数倍以上であればよい。
【００１４】ＳＩＰＯレジスタにセットされたサンプリ
ング毎のデ―タは、その後、３組の６ビットのバイナリ
―カウンタ回路ＣＴ１〜ＣＴ３に並列にＬＯＡＤ信号に
よりセットされ、最上位符号ビットＭＳＢのみ極性反転
されてセットされ、カウンタ・クロックＰＣＫにより、
カウント・インクリメント動作を開始する。このとき、
各カウンタ回路のキャリ―アウト信号ＣＡは、６ビット
の状態が、全て”１”で論理”１”を出力する信号であ
り、パルス幅変調出力信号となる。また、同キャリ―ア
ウト信号ＣＡは、カウンタ回路のカウント・イネ―ブル
入力信号ＣＥにも接続され、カウント・イネ―ブル入力
信号ＣＥ入力論理が”１”のとき、カウント動作を停止
する制御信号としても機能する。
ング毎のデ―タは、その後、３組の６ビットのバイナリ
―カウンタ回路ＣＴ１〜ＣＴ３に並列にＬＯＡＤ信号に
よりセットされ、最上位符号ビットＭＳＢのみ極性反転
されてセットされ、カウンタ・クロックＰＣＫにより、
カウント・インクリメント動作を開始する。このとき、
各カウンタ回路のキャリ―アウト信号ＣＡは、６ビット
の状態が、全て”１”で論理”１”を出力する信号であ
り、パルス幅変調出力信号となる。また、同キャリ―ア
ウト信号ＣＡは、カウンタ回路のカウント・イネ―ブル
入力信号ＣＥにも接続され、カウント・イネ―ブル入力
信号ＣＥ入力論理が”１”のとき、カウント動作を停止
する制御信号としても機能する。
【００１５】例えば、バイナリ―カウンタ回路ＣＴ３の
６ビットの元の信号が、００００１１としたとき、ＳＩ
ＰＯレジスタに取り込まれるデ―タは、ゲ―トＧ１によ
り、１１１１００となり、バイナリ―カウンタ回路ＣＴ
３にロ―ドされる。このとき、バイナリ―カウンタ回路
ＣＴ３のキャリ―アウト信号ＣＡ出力は、”０”とな
り、同時にカウント・イネ―ブル入力信号ＣＥ入力も”
０”でカウンタ・クロックＰＣＫによるカウント・イン
クリメント動作がイネ―ブルされ、 １１１１００ → １１１１０１ → １１１１１０ → １１１１１１ と変化すると同時に、キャリ―アウト信号ＣＡも ０ → ０ → ０ → １ に変化し、キャリ―アウト信号ＣＡが”１”になった時
点でカウント・イネ―ブル入力信号ＣＥも”１”に変化
することで、以降のカウント動作を停止する。
６ビットの元の信号が、００００１１としたとき、ＳＩ
ＰＯレジスタに取り込まれるデ―タは、ゲ―トＧ１によ
り、１１１１００となり、バイナリ―カウンタ回路ＣＴ
３にロ―ドされる。このとき、バイナリ―カウンタ回路
ＣＴ３のキャリ―アウト信号ＣＡ出力は、”０”とな
り、同時にカウント・イネ―ブル入力信号ＣＥ入力も”
０”でカウンタ・クロックＰＣＫによるカウント・イン
クリメント動作がイネ―ブルされ、 １１１１００ → １１１１０１ → １１１１１０ → １１１１１１ と変化すると同時に、キャリ―アウト信号ＣＡも ０ → ０ → ０ → １ に変化し、キャリ―アウト信号ＣＡが”１”になった時
点でカウント・イネ―ブル入力信号ＣＥも”１”に変化
することで、以降のカウント動作を停止する。
【００１６】即ち、キャリ―アウト信号ＣＡは、ＬＯＡ
Ｄパルスが、入力されるまでは、常に”１”に保持され
ることになり、上記の例では、００００１１（１０進
で”３”）の入力により、キャリ―アウト信号ＣＡに
は、カウンタ・クロックＰＣＫ ３発分の”０”レベル
が得られる。
Ｄパルスが、入力されるまでは、常に”１”に保持され
ることになり、上記の例では、００００１１（１０進
で”３”）の入力により、キャリ―アウト信号ＣＡに
は、カウンタ・クロックＰＣＫ ３発分の”０”レベル
が得られる。
【００１７】以上、同様に６ビットのデジタル値に対応
して、キャリ―アウト信号ＣＡはカウンタ・クロックＰ
ＣＫ ０発〜６３発分の”０”レベルを幅とするパルス
を出力することになり、パルス幅変調が実施される。よ
って、カウンタ・クロックＰＣＫは、サンプリング周波
数の６４倍以上であればよい。
して、キャリ―アウト信号ＣＡはカウンタ・クロックＰ
ＣＫ ０発〜６３発分の”０”レベルを幅とするパルス
を出力することになり、パルス幅変調が実施される。よ
って、カウンタ・クロックＰＣＫは、サンプリング周波
数の６４倍以上であればよい。
【００１８】尚、ゲ―トＧ２による最上位符号ビットＭ
ＳＢの論理反転の目的は、デジタル・オ―ディオの符号
形式が２の補数表示であり、このままでは、位相反転し
てしまうのを避けるため、最上位符号ビットＭＳＢのみ
を反転して、オフセット・バイナリに変換している。
ＳＢの論理反転の目的は、デジタル・オ―ディオの符号
形式が２の補数表示であり、このままでは、位相反転し
てしまうのを避けるため、最上位符号ビットＭＳＢのみ
を反転して、オフセット・バイナリに変換している。
【００１９】図１に於いて、ＣＴ１〜ＣＴ３は、インク
リメント・カウンタを使用しているが、デクリメント・
カウンタに変更した場合でも、ゲ―トＧ１を削除し類似
の回路構成により上記作用を実現できることは云うまで
もない。また、図１では、６ビットに分割した場合を示
したが、回路を構成する上で、動作しうるクロック・ス
ピ―ドに応じて、分割のビット数が決定されることも云
うまでもない。
リメント・カウンタを使用しているが、デクリメント・
カウンタに変更した場合でも、ゲ―トＧ１を削除し類似
の回路構成により上記作用を実現できることは云うまで
もない。また、図１では、６ビットに分割した場合を示
したが、回路を構成する上で、動作しうるクロック・ス
ピ―ドに応じて、分割のビット数が決定されることも云
うまでもない。
【００２０】以上のようにして得られた３組のパルス幅
変調出力は、一度フリップフロップＦＦによって波形整
形された後、ロ―パス・フィルタＬＰＦを介して、各グ
ル―プに対応した重み付けをされた後に加算回路ＡＤに
て合成される。図１の例では、６ビットに３分割してい
るため、最上位のグル―プの重み付けを×１倍としたと
き、中間位グル―プの重み付けは×（１／６４）倍とな
り、最下位のグル―プの重み付けは×（１／４０９６）
倍となる。
変調出力は、一度フリップフロップＦＦによって波形整
形された後、ロ―パス・フィルタＬＰＦを介して、各グ
ル―プに対応した重み付けをされた後に加算回路ＡＤに
て合成される。図１の例では、６ビットに３分割してい
るため、最上位のグル―プの重み付けを×１倍としたと
き、中間位グル―プの重み付けは×（１／６４）倍とな
り、最下位のグル―プの重み付けは×（１／４０９６）
倍となる。
【００２１】また、出力をパルスの幅変調ではなく、パ
ルスの密度で変調する場合でも、キャリ―アウト信号Ｃ
Ａの論理値とカウンタ・クロックＰＣＫにより、容易に
作成することができる。
ルスの密度で変調する場合でも、キャリ―アウト信号Ｃ
Ａの論理値とカウンタ・クロックＰＣＫにより、容易に
作成することができる。
【００２２】以上、本発明によれば、ハンティング現象
の発生しない１ビットデジタル／アナログ変換器を構成
することが可能であり、従来のデルタ・シグマ変調によ
る１ビットデジタル／アナログ変換器の高精度・高安定
に加え、高品質なデジタル／アナログ変換を実現でき
る。
の発生しない１ビットデジタル／アナログ変換器を構成
することが可能であり、従来のデルタ・シグマ変調によ
る１ビットデジタル／アナログ変換器の高精度・高安定
に加え、高品質なデジタル／アナログ変換を実現でき
る。
【図１】実施例に係わるデジタル／アナログ変換器の構
成図
成図
ＳＩＰＯ ＳＩＰＯ（シリアル・イン パラ
レル・アウト）レジスタ Ｇ１、Ｇ２ ゲ―ト ＣＴ１、ＣＴ２、ＣＴ３ バイナリ―カウンタ回路 ＢＣＫ シフト・クロック ＰＣＫ カウンタ・クロック ＣＡ キャリ―アウト信号 ＣＥ カウント・イネ―ブル入力
信号 ＦＦ フリップフロップ ＬＰＦ ロ―パス・フィルタ ＡＤ 加算回路 ＭＳＢ 最上位符号ビット ＬＳＢ 最下位符号ビット
レル・アウト）レジスタ Ｇ１、Ｇ２ ゲ―ト ＣＴ１、ＣＴ２、ＣＴ３ バイナリ―カウンタ回路 ＢＣＫ シフト・クロック ＰＣＫ カウンタ・クロック ＣＡ キャリ―アウト信号 ＣＥ カウント・イネ―ブル入力
信号 ＦＦ フリップフロップ ＬＰＦ ロ―パス・フィルタ ＡＤ 加算回路 ＭＳＢ 最上位符号ビット ＬＳＢ 最下位符号ビット
Claims (1)
- 【請求項１】Ｎビットのデジタル・デ―タをｍ個のグル
―プに分割し、その範囲内でとりうるデ―タの値に応じ
た一定振幅のパルス信号の幅叉は密度を時間制御にて変
化させ変調し、変調後の信号を分割したグル―プ単位に
重み付けし、合成することで、デジタル・アナログ変換
を行なうことを特徴とするデジタル／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35513291A JPH0697831A (ja) | 1991-12-19 | 1991-12-19 | デジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35513291A JPH0697831A (ja) | 1991-12-19 | 1991-12-19 | デジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697831A true JPH0697831A (ja) | 1994-04-08 |
Family
ID=18442127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35513291A Pending JPH0697831A (ja) | 1991-12-19 | 1991-12-19 | デジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280060B1 (en) | 2000-05-23 | 2007-10-09 | Marvell International Ltd. | Communication driver |
| CN113518734A (zh) * | 2019-03-13 | 2021-10-19 | 株式会社电装电子 | 语音输出装置 |
-
1991
- 1991-12-19 JP JP35513291A patent/JPH0697831A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280060B1 (en) | 2000-05-23 | 2007-10-09 | Marvell International Ltd. | Communication driver |
| CN113518734A (zh) * | 2019-03-13 | 2021-10-19 | 株式会社电装电子 | 语音输出装置 |
| US12088262B2 (en) | 2019-03-13 | 2024-09-10 | Denso Electronics Corporation | Audio output device |
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