JPH08506952A

JPH08506952A - 音声ディジタル化装置および方法

Info

Publication number: JPH08506952A
Application number: JP7509293A
Authority: JP
Inventors: ダブリュ．デント，ポール
Original assignee: エリクソンジーイーモービルコミュニケーションズインコーポレイテッド
Priority date: 1993-09-14
Filing date: 1994-09-13
Publication date: 1996-07-23
Also published as: KR100313079B1; EP0673576A4; WO1995008241A3; WO1995008241A2; EP0673576A1; FI952336A0; US5727023A; NZ273817A; CA2149214A1; AU7726294A; CN1051422C; CN1115591A; SG43137A1; AU689500B2; BR9405591A; RU2159505C2; FI952336A

Abstract

(57)【要約】音声エンコーダは、アナログ音声信号を２進コード化音声サンプルの流れに変換する。アナログディジタル変換を行う回路が、入力の音声信号を、ディジタル積分器（２６）からの信号と比較する。この比較に基づき、前記入力信号のステップ符号を示す決定の系列が登録される。音節フィルタ（２３）が、前記登録された決定に従ってステップ絶対値を発生する。前記ステップ符号およびステップ絶対値は組合わされて、前記入力信号の符号／絶対値表示を与える。この符号／絶対値表示がデシメーションフィルタ（２７）においてディジタルに積分されると、前記アナログ信号のディジタル表示が形成される。前記エンコーダの逆のものである音声デコーダは、２進コード化音声サンプルを、このＡ／Ｄ変換の方法と反対の方法で、アナログ波形に変換する。

Description

【発明の詳細な説明】音声ディジタル化装置および方法背景本発明は、音声信号のアナログディジタル（Ａ／Ｄ）およびディジタルアナログ（Ｄ／Ａ）変換に関する。特に本発明は、パルスコード変調（ＰＣＭ）電話伝送および交換装置と、音声または無線信号がディジタル信号プロセッサ（ＤＳＰ）において少なくとも部分的に数値的に処理される無線電話装置と、におけるＡ／ＤおよびＤ／Ａ変換器に関する。Ａ／Ｄ変換の目的は、例えばマイクロホンからのアナログ音声源信号を受取り、その信号をＤＳＰへの入力のためのディジタルサンプルの流れに変換することである。Ｄ／Ａ変換器は、処理されたディジタルサンプルをＤＳＰから受取り、そのサンプルを、例えばイヤホンを駆動するアナログ波形に変換する。電話機またはセルラ無線電話機のような量産装置は、経済的理由のために応用指向集積回路（ＡＳＩＣ）チップを用い、それには、その回路チップが行う多くの機能内にＡ／ＤおよびＤ／Ａ変換プロセスが取入れられている。これらのチップは、例えば、電池電源式ハンドヘルドコードレス電話機を用いる時に特に有利な、ほとんど電力を消費しない低電力要求を示す。本発明は、シリコンチップ内における大規模集積に適する音声ディジタル化のための改良された低電力技術を提供する。アナログ音声信号のディジタル化のためには、２つの主要な技術が用いられてきた。これらは、逐次２進近似技術と、オーバサンプリング形デルタシグマ変調（ｏｖｅｒｓａｍｐｌｅｄ Δ−Σ ｍｏｄｕｌａｔｉｏｎ）技術とである。逐次近似Ａ／Ｄ変換器においては、アナログ入力信号サンプルは、まず最上位ビット（ＭＳＢ）位置が「１」であり残りの位置が「０」である所望のディジタル表示（１０００００．．．）に対応するアナログ電圧と比較される。もし入力電圧がこのアナログ電圧より大きければ、ＭＳＢ位置には「１」が必要とされる。しかし、もし入力電圧がこのアナログ電圧より小さければ、「１」のＭＳＢは大きすぎ、「０」が要求される。そのＭＳＢは、この比較によってＡにセットされ、ディジタルコード（Ａ１０００００．．．）に対応する電圧が発生せしめられる。もし入力信号がこのディジタルコードより大きければ第２ＭＳＢ位置に「１」が要求され、そうでなければ「０」が要求される。この決定をＢと呼べば、ここでコードＡＢ１００００．．．に対応する電圧が発生せしめられて入力信号と比較され、以下同様に続けられる。逐次近似技術の実際上の欠点は、Ａ／Ｄ変換器が、全ての可能なコードに対応する電圧を発生しなくてはならないＤ／Ａ変換器を組込んでいなくてはならず、１０００００００．．．と０１１１１１１１．．．とを区別するために必要とされる電圧精度が、８ビットより大きい変換精度のために過度に高いものでありうることである。十分な品質を保持しつつ異なる話者の全ダイナミックレンジを包含するために、音声への応用において要求される代表的な精度は１３ビットである。１３ビットの精度は、極端な精度（例えば０．０１％）の抵抗を必要とする。そのような技術は、所望されるシリコン集積回路の他の特徴を製造するのに必要とされる同じプロセスにおいては利用されえない。一般に用いられる第２の技術は、オーバサンプリング形デルタ変調あるいはデルタシグマ変調と呼ばれるものである。この技術は、精密部品値の必要を回避する。オーバサンプリング形デルタシグマ変調は、積分器（例えば、キャパシタ上の電荷）からの電圧を入力信号電圧と比較し、「ビットアップ（ｕｐａｂｉｔ）」（１）または「ビットダウン（ｄｏｗｎａｂｉｔ）」（０）の決定を発生する。次に、積分器（例えば、キャパシタ上の電荷）は、入力信号に従うよう、あるステップだけ増大または減少せしめられる。何ステップかの＋ステップサイズまたは−ステップサイズが積分器に適用される。これは「アナログ」信号である（２進ディジタル信号とも見なされうるが）が、滑らかな波形ではない。デルタシグマＡ／ＤおよびＤ／Ａ変換の両者は、このようにして機能する。アップ／ダウンステップを伝送し、それらを遠隔積分器に印加することにより、同じ電圧波形が再生され、ビットストリーム内に含まれる情報が示されうる。高ビットレートデルタ変調によるディジタル化に固有の量子化雑音は、ビットレート（アップ／ダウンステップのレート）が２倍される毎に９ｄＢだけ減少する。もし諸ステップが積分器に対して２倍の頻度で適用されれば、それらは、同じ信号変化レートを生じるために半分のサイズを必要とするのみとなる。従って、ステップ状信号は入力信号を２倍の精密さで追跡し、６ｄＢの改善を生じる。さらに、ステップ状信号の入力信号からの偏差は、周波数の２倍で起こり、量子化雑音を２倍の帯域幅上に広げるので、半分のみが信号スペクトル領域上にに重なる。この領域外の雑音は、必要な信号スペクトルのみを通過させ、ステップ雑音のもっと高い周波数成分は通過させない低域フィルタにより除去される。この追加の因子は、さらなる３ｄＢに値するので、ビットレートを２倍した時の全品質改善は９ｄＢになる。第１図には、オーバサンプリング形デルタ変調に基づくディジタル化のブロック図が示されている。入力音声信号は比較器１の１入力に印加され、一方積分器２の出力は他入力に印加される。比較器出力は、２進高／低レベル決定であり、所望の最終出力サンプリングレートのＮ倍である高ビットレートデルタ変調クロックによりフリップフロップ３へクロック入力される。アップ／ダウン決定制御スイッチ４は、正または負電圧を選択して積分器２へ印加し、それがステップ状に入力信号を追跡するようにする。それと同時に、アップ／ダウン決定はディジタル積分器５へも印加されるので、その出力値も同じパターンを追跡するが、それは前記信号の数値表示としてである。ディジタル積分器５の瞬時値は、所望の出力サンプリングレートのんＮ倍であるクロックチック毎に変化する。これらの値は、ディジタル低域（またはデシメーション（ｄｅｃｉｍａｔｉｏｎ））フィルタ６に印加され、該フィルタは、Ｎ個の相次ぐクロックチックのそれぞれの周期内における前記値の急速な変動を除去し、一方それが３．４ｋＨｚまでのもっと遅い基本音声周波数で変動することは許容する。ディジタル低域フィルタリングの後、前記値は８０００サンプル毎秒の所望の出力サンプリングレートでサンプリングされ、情報損失がないためのナイキストの要求、すなわちサンプリングレートが前記信号の最高周波数成分（ここでは３００Ｈｚ）の少なくとも２倍でなくてはならない、を満たす。公知のオーバサンプリング形デルタ変調技術の１つの利点は、３．４ｋＨｚにおけるアナログエイリアス除去フィルタによるカットオフが要求されないことである。そのわけは、この機能がディジタルに行われるからである。さらに、精密なアナログ部品が要求されず、使用される実質的に全ての部品は、シリコンチップ上に集積するのに適するディジタル論理部品である。ある応用におけるこの技術の欠点は、要求される１３ビットのダイナミックレンジを実現するために、通常は２５６である高いオーバサンプリング因子Ｎが必要とされることである。従って、デシメーション（ｄｅｃｉｍａｔｉｏｎ）フィルタは、毎秒多くの計算を行わなくてはならず、ディジタル部分の電力消費を増大せしめる。アイイーイーイー・ジャーナル・オブ・ソリッド・ステート・サーキッツ（ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ）第ＳＣ２２巻、第３号、１９８７年６月、に所載のナウス（Ｎａｕｓ）外著「ディジタルオーディオ用のＣＭＯＳステレオ１６ビットＤ／Ａ変換器（ＡＣＭＯＳＳｔｅｒｅｏ１６−ｂｉｔＤ／ＡＣｏｎｖｅｒｔｅｒｆｏｒＤｉｇｉｔａｌＡｕｄｉｏ）」のようなさまざまな刊行物は、低オーバサンプリング因子を用いて高品質を実現する方法を開示している。そのような方法は、３．４ｋHzの音声帯域内に生じる雑音が少なくなるよう量子化雑音スペクトルを整形するために、簡単な積分器よりも複雑な、帰還フィルタを用いることに基づいている。本発明は、アナログ音声のディジタル化の新しい技術を含み、該技術は、雑音整形には基づかず、圧伸デルタ変調のような圧伸（１点において信号の量を圧縮し、それを他の点における展開によって回復する）に基づく。最もよく知られた圧伸デルタ変調原理は、連続可変傾斜デルタ変調（ＣｏｎｔｉｎｕｏｓｌｙＶａｒｉａｂｌｅ−ＳｌｏｐｅＤｅｌｔａｍｏｄｕｌａｔｉｏｎ）すなわちＣＶＳＤ変調と呼ばれ、低ビットレートデルタ変調が、音声が伝送または記憶のために所望される最終コーディング形式である応用において用いられてきた。ＣＶＳＤは、１６キロビット／秒、１９．２キロビット／秒、および３２キロビット／秒のレートでの軍事無線通信に広く用いられてきた。後者のビットレートにおいては、品質は一般に良好な電話品質に匹敵するものと考えられる。第２図には、公知のＣＶＳＤ音声コーダのブロック図が示されている。入力音声信号はまず帯域幅を、低域エイリアス（折り返し雑音）除去フィルタ７により、０−３．４ｋＨｚの範囲に制限される。このフィルタされた音声は次に、比較器８の１入力に印加され、一方主積分器９の出力は他入力に印加される。比較器８からの高／低レベル決定は、ビットレートクロック（図示されていない）のチック（tｉc）毎にフリップフロップ１０に登録される。フリップフロップ１０に登録された高／低レベル決定は、ステップ符号スイッチ１３を経て主積分器９に印加される負ステップ電圧または正ステップ電圧のいずれかの選択を制御する。これらの高／低レベル決定はまた、変調解析器１４が３つの連続する決定を得られるように、フリップフロップ１１および１２において遅延せしめられる。変調解析器１４は、３つの連続する決定が同じ（アップアップアップまたはダウンダウンダウン）である時それを検出し、積分器９が、現在のステップサイズによる入力信号の変化レートの追跡を困難とする時それを決定する。変調解析器１４は次に、ステップサイズを増大させる音節フィルタ１５へパルスを供給する。もしパルスが供給されなければ、音節フィルタ１５は、積分器９が最小ステップサイズを用いた入力信号をちょうど追跡しうるように、それが入力信号との自然平衡を見いだすまで、ステップサイズを指数関数的に減衰せしめる。このようにして、ステップサイズは入力信号レベルに適応する。さらに、ステップサイズは、異なるワード、およびワードの音節、の間のレベルの変化に速やかに適応し、従って「音節フィルタ」の名称がある。従って、知覚される音声の品質は、必要とされるより遙かに低いビットレートにもかかわらず、圧伸なしに保持される。従来技術のＤ／Ａ変換は、従来技術のＡ／Ｄ変換と同様に、２つの主要方法を含む。従来のＤ／Ａ変換器は、正確な抵抗回路網（例えば、Ｒ−２Ｒはしご形回路網）、またはオーバサンプリング形デルタまたはデルタシグマ変調に基づいていた。第３の従来技術の方法は、パルス幅変調を用いる。１３ビットまたはそれ以上が必要とされる時は、正確な抵抗回路網を要求する技術は、大きいシリコンチップ内に集積を行うのには適さない。そのわけは、対立するプロセスが要求されるからである。オーバサンプリング形非圧伸デルタ変調の技術は、デシメーションフィルタが、高計算レートで動作しなくてはならず、多くの電力を消費する欠点を有する。本発明は、圧伸デルタ変調を用い、一定の音声品質を保持しつつ実質的により小さいビットレートを可能ならしめる。デシメーションおよびダウンサンプリング（ｄｏｗｎｓａｍｐｌｉｎｇ）を必要とするオーバサンプリング形２進Ａ／Ｄ変換器に対する基礎としてのＣＶＳＤの利用は、圧伸に固有の非直線性により複雑であるように以前から考えられていた。従って、非圧伸デルタ変調におけると同様に、ビット流を簡単にフィルタすることは不可能である。ソング（Ｓｏｎｇ）に対して発行された米国特許第３，９４９，２９９号には、ビット流（ビットストリーム）のフィルタリングにおける上述の困難を軽減する、制限された形式の圧伸を用いる音声ディジタル化の方法が説明されている。ソングは、対数／指数関数的振幅系列１、２、４、８、１６、などでの、７つまたは８つの比較的粗い圧伸ステップのみを用いる。ソングの場合は、ディジタル演算において２の累乗のスケーリングを考慮することは比較的簡単である。一方、高品質の音声が求められる場合は、ソングの２の累乗のステップサイズにより提供される粗い６ｄＢの利得ステップは望ましくない。ソングの装置は、圧伸信号に整合する圧伸復元信号（ｄｅｃｏｍｐａｎｄｅｄｓｉｇｎａｌ）を保証せず、従って絶対チャネル利得を保持しないので、望ましくない。要約本発明は、ソングの装置、および少数のステップサイズへのソングの制限、のような従来技術の上述の限界、および従来技術の他の具体化の欠陥、の回避を探究する。この問題は、本発明において、線形ディジタル音節フィルタと、デシメーションプロセスにおけるそれからの全ディジタル値と、を用いることにより解決される。本発明は、音声を２つの所望される形式：（１）８０００サンプル毎秒での１３ビット線形等価ＰＣＭ（１３−ｂｉｔｌｉｎｅａｒｅｑｕｉｖａｌｅｎｔＰＣＭ）、または（２）低ビットレート圧伸デルタ変調（ＣＶＳＤ）、の１つに変換する手段を提供する。これは、線形ディジタル音節フィルタを用いて圧伸された中ビットレートデルタ変調へ変換する中間ステップの援助により行われる。中ビットレート圧伸デルタ変調は、アナログ積分器と同様に漏れディジタル積分器に対しても行われるので、ディジタル値はアナログ積分器と同様に増加および減少せしめられ、アナログ積分器の値が音声信号を追跡するのと同様に、音声信号を追跡するディジタル値が発生せしめられる。次に、ディジタル表示はディジタルフィルタにおいてフィルタされて、高周波のステップ雑音を除去され、要求される出力レートでサンプリングされる。ディジタル低域フィルタリングと、サンプリングレートの低減とのこの組合せが、上述の「ダウンサンプリング」または「デシメーション」である。本発明によりアナログ波形信号をディジタル波形に変換する回路は、積分された信号を発生するための積分器手段と、該アナログ波形信号を該積分された信号と比較して、一定間隔毎に１決定がある、決定の系列を登録する手段と、を含む。さらに、該登録された決定の最も最近のものに基づいて前記積分された信号のステップ符号をセットする手段と、前記登録された決定に基づいてステップ絶対値を選択する音節フィルタ手段と、前記ステップ符号および前記ステップ絶対値を処理して前記アナログ波形信号を表す２進コード化ディジタル信号のシーケンスを発生するデシメーションフィルタ手段と、をも含む。１実施例においては、前記積分器手段は、所望のステップ絶対値または電流パルス幅に従ってプログラムされうる、キャパシタに接続された少なくとも１つのプログラム可能電流源を含む。前記音節フィルタ手段は、前記登録された決定をビットシーケンスとして逐次記憶する手段と、該ビットシーケンスに対して論理操作を行い該論理操作によって前記ステップ絶対値を示す累算値を発生する論理手段と、を含みうる。前記デシメーションフィルタは、ビットシーケンスを積分して数値を得、一定の間隔毎に該数値のある割合を該数値から減算する漏れ積分器を含みうる。実施例における前記ステップ絶対値は、１２ビットの２進コード化値である。この２進コード化値は、ある数の最下位ビットによって第１プログラム可能電流源を制御し、該数の最上位ビットによって第２プログラム可能電流源を制御する。本発明のもう１つのアナログディジタル変換回路は、アナログ入力信号をキャパシタ上の電圧と比較して、一定間隔毎に１決定がある、決定の系列を登録する手段と、該決定の系列に従って前記キャパシタを制御する少なくとも１つのパルス幅変調される電流源と、を含む。この回路はまた、該パルス幅の変化による前記キャパシタの制御によりステップ状に変更されるアキュムレータを含みうる。アキュムレータのほかに、該アキュムレータのＮ個の相次ぐ値を加算する手段であって、２進コード化出力値の系列を発生し、該アキュムレータのＮ個の変更周期毎に１つの２進コード化出力値が存在して該２進コード化値が前記アナログ入力信号を表す、前記加算手段をも含みうる。この実施例における決定の系列は、前記アナログ入力信号を表す圧伸デルタ変調ビット流として出力されうる。本発明により、複数の２進コード化数値信号サンプルをアナログ信号波形に変換する回路は、相次ぐ２進コード化数値信号サンプル間を補間して、それぞれの２進コード化数値信号サンプルに対するＮ個の補間サンプルを発生する手段と、該補間サンプルをディジタル積分器における値と比較して、決定の系列を登録する手段と、該ディジタル積分器の値を該決定に従ってステップ符号により変更する手段と、を含む。また、相次ぐ前記決定の数に依存して前記ディジタル積分器の値を変更するためのステップ絶対値を発生する音節フィルタ手段と、前記ステップ符号およびステップ絶対値を受取って前記ディジタル積分器の値により数値的に記述されるアナログ信号を発生する漏れアナログ積分器と、該アナログ信号をフィルタして、前記２進コード化数値信号サンプルに対応するアナログ波形を発生する手段と、をも含む。該音節フィルタ手段は、前述された音節フィルタ手段と同様に構成されうる。該アナログ積分器手段は、キャパシタに接続された少なくとも１つのプログラム可能電流源を含みうる。該少なくとも１つのプログラム可能電流源は、前述のようにしてプログラムされうる。本発明のもう１つの実施例においては、ディジタルアナログ変換回路は、圧伸デルタ変調ビット流を受ける手段と、該ビット流内の相次ぐビットの数に基づいて複数の可変ステップ絶対値を発生する音節フィルタ手段と、を含む。さらにまた、前記ビット流内のビットの符号に従って該可変ステップ絶対値による変更を受け、アナログ出力信号を発生する積分器手段と、該アナログ出力信号をフィルタして、前記ビット流に対応するアナログ波形を発生する手段と、を含む。本発明により、アナログ波形信号をディジタル波形信号に変換する方法は、積分された信号を発生するステップと、該アナログ波形信号を該積分された信号と比較して、一定の間隔毎に１決定がある、決定の系列を登録するステップと、該登録された決定の最も最近のものに基づいて前記積分された信号のステップ符号をセットするステップと、を含む。さらにまた、前記登録された決定に基づいてステップ絶対値を選択するステップと、前記ステップ符号および前記ステップ絶対値を処理して前記アナログ波形信号を表す２進コード化ディジタル信号のシーケンスを発生するステップと、をも含む。本発明により、複数の２進コード化数値信号サンプルをアナログ信号波形に変換する方法は、相次ぐ２進コード化数値信号サンプル間を補間して、それぞれの２進コード化数値信号サンプルに対するＮ個の補間サンプルを発生するステップと、該補間サンプルをディジタル積分器における値と比較して、決定の系列を登録するステップと、を含む。また、以下の諸ステップをも含む。すなわち、該ディジタル積分器の値を前記決定に従ってステップ符号により変更するステップと、相次ぐ前記決定の数に依存して前記ディジタル積分器の値を変更するためのステップ絶対値を発生するステップと、前記ステップ符号および前記ステップ絶対値を受取って前記ディジタル積分器の値により数値的に記述されるアナログ信号を発生するステップと、該アナログ信号をフィルタして、前記２進コード化数値信号サンプルに対応するアナログ波形を発生するステップと、をも含む。図面の簡単な説明次に、本発明を、単なる例としてのみ与えられ、かつ添付図面に示されている実施例に関し、さらに詳細に説明する。添付図面において、第１図は、代表的な従来のオーバサンプリング形デルタ変調Ａ／Ｄ変換器を示し、第２図は、代表的な従来のＣＶＳＤ音声コーダを示し、第３図は、本発明における代表的な音声エンコーダを示し、第４図は、本発明の音声エンコーダ用の比較器および主積分器の代表的な配置を示し、第５図は、本発明による音節フィルタの代表的な配置を示し、第６図は、本発明によるデシメーションフィルタの代表的な配置を示し、示し、第７図は、本発明による代表的なプログラム可能電流源の配置および１２ビットＤ／Ａ変換器を示し、第８図は、本発明による代表的な電流パルス幅制御装置を示し、第９図は、本発明による代表的なＤ／Ａ変換器を示し、第１０図は、本発明による漏れアナログ積分器の代表的な配置を示し、第１１図は、本発明の実施例により、線形補間、積分、および比較を行うための代表的な配置を示す。詳細な説明第３図に示されている本発明の回路においては、入力音声はフィルタ２０において低域フィルタされる。このフィルタの帯域幅は０−３．４ｋＨｚであり、４ｋＨｚおよびそれ以上における減衰は、このディジタルデシメーションフィルタを簡単なものとする。デルタ変調のビットレートは、２００キロビット/秒または２４０キロビット／秒のいずれかであり、対応するオーバサンプリング因子Ｎは２５または３０である。フィルタされた音声は比較器２１の１入力に印加され、第２入力には主積分器２６の出力が印加される。主積分器２６は、プログラム可能電流源２５の出力と接地との間に接続されたキャパシタにより形成される。プログラム可能電流源２５は、Ｐ形トランジスタによって作られた内蔵電流源からのプルアップ電流、またはＮ形トランジスタによって作られた内蔵電流源からのプルダウン電流を発生し、それによって前記キャパシタ上の電圧は音声信号を追跡するように増加または減少せしめられうる。アップまたはダウンの符号の変化は、シフトレジスタ２２の第１フリップフロップ段にクロックチック毎に登録される比較器２１の高／低レベル決定によって決定される。これは、プログラム可能電流源２５内のＰまたはＮ形電流源のいずれが使用可能ならしめられるかを制御する。シフトレジスタ２２はまた、さらなる３段における高／低レベル決定を遅延せしめることにより、ディジタル音声フィルタ２３が４つの連続する決定を得られるようにする。これら４つの決定に依存して、音声フィルタ２３は、１２ビット値を１または２だけ増加させるか、またはそれを１または２だけ減少させるか、または何もしない。その結果得られる１２ビット値は、主積分器２６を増加または減少させるために用いられるべきステップ絶対値を表す。ステップ絶対値のこの１２ビットディジタル表示は、１２ビットＤ／Ａ変換器２４を経てプログラム可能電流源２５の電流レベルをプログラムするのに用いられる。１２ビットＤ／Ａ変換器２４は、１２ビットワードを３つの４ビットニブルに分割することによって形成され、これらは、１：１６：２５６の電流比を有する第７図に示されている３つの並列電流源６０、６１、および６２における電流を制御する。それぞれの電流源からの電流は、その電流パルスの幅を１６個の値の１つに制御するための、その関連の４ビット制御ニブルを用いて制御される。このようにして主積分器２６は、必ずしも等しくないアップまたはダウンステップの系列により、音声信号を追跡する。ステップ絶対値は、音節フィルタ２３からの１２ビット出力によって与えられ、一方ステップ符号は前記比較器の決定によって決定される。このようにして、１３ビットの組合せは、ステップの系列の符号−絶対値表示をなす。ステップの系列の符号／絶対値表示が、デシメーションフィルタ２７においてディジタルに積分されると、主積分器２６のキャパシタ上のアナログ電圧の数値ファクシミリが作られる。デシメーションフィルタ２７は、デシメーションフィルタ２７の一部であるディジタルアキュムレータにおいて符号−絶対値ステップ表示を累算する。このアキュムレータは、繰返し毎に累算値から、その累算値の１／５１２という割合を減算し、該アキュムレータを第６図に示されている漏れ積分器５０とする。これは、累算値が一方または他方の極端へドリフトしないことを保証する。１／５１２という割合は、約６４Ｈｚのコーナ一周波数を有する高域フィルタに対応する。前記デシメーションフィルタの最初の動作は、数学的に、Ｉ（ｉ）＝（１−１／５１２）・Ｉ（ｉ−1）＋Ｄ（ｉ）として表される。ただし、Ｄ（ｉ）は、符号を含めてのステップサイズである。因子１−１／５１２を、クロックチック周期Ｔ毎の指数関数的減衰因子に等しく置くと、ＥＸＴ（−ωＴ）＝１−１／５１２となり、ωＴ＝１／５１２が得られるので、Ｔ＝１／２０００００に対しては、 ωは６４Ｈｚに相当する４００ラジアン／秒よりわずかに小さくなる。デシメーションフィルタ２７の第２段階では、Ｎ個の値にわたって積分された値の和が計算される。次に、この和が、８０００Ｈｚの周期毎に出力される。上述のデシメーションフィルタ２７の周波数応答は、（ｓｉｎ（ｘ）／ｘ）が２乗された関数に相当し、この場合、ｘ＝π・ｆ／８０００＝ω／１６０００であり、ｆはＨｚを単位とする周波数であり、ωはラジアン／秒を単位とする周波数である。これは、３．４ｋＨｚの最高音声周波数における２．７５ｄＢの減衰を生じる。この減衰を補償するために、最終段のアキュムレータは、次のＮ個の値の加算の前にゼロにリセットされず、前の結果の−１／８にリセットされる。これは、より高い音声周波数の強調と、（ｓｉｎ（ｘ）／ｘ）のロールオフの補償とを生じる。これは、全てのサンプルを累算しないことにより高周波ロールオフが避けられ、雑音低減が劣る欠点を有する、ソングの従来技術のデシメーションフィルタとは対照的である。第４図には、比較器および主積分器の別の配置が示されている。比較器３０およびプログラム可能電流源３２は、もっと大きい集積回路３３内に組込まれている。電流源３２は、比較器の１入力と、主積分器キャパシタ３１の１端部とに接続されている。エンコードされるべき音声信号は、積分器キャパシタ３１の他端部に印加される。キャパシタ３１を経て流れる電流源３２からの電流を積分することにより発生せしめられる電圧は、入力音声信号から減算される。この減算から生じる残りは、比較器３０において、電源電圧の半分（Ｖｃｃ／２）である固定バイアス電圧と比較される。比較器３０は、該比較器の入力電圧が等しくなるように、第３図の実施例に関連して開示された所と同様に、電流源３２を制御するアップ／ダウン決定を発生する。この配置の利点は、チップに対して要求されるピンの数が減少せしめられ、また、比較器の入力が固定されたバイアス点付近において動作する必要があるのみなので、比較器が簡単化されることである。第５図には、本発明による音節フィルタの動作が示されている。シフトレジスタ４０においては、４つの連続する比較器決定が用いられる。これらの決定は、１２ビットアキュムレータ４２が、２または１だけ増加せしめられるか、２または１だけ減少せしめられるか、または不変のままにされるか、を決定する。これらの選択肢は、以下の表に示されているルックアップテーブルまたは論理装置４１によって選択される。さらに、１２ビットアキュムレータ４２は、それぞれの繰返し中に、その累算値から該累算値の１／１０２４を減算することによって、漏れ積分器となる。これは、累算値が一方または他方の極端へドリフトしないことと、いかなる任意の開始値の効果も時間とともに指数関数的に減衰することと、を保証する。ブロック４４内には、１０２４による除算に対応して１０桁（右へ）シフトバックされた時の、１２ビットアキュムレータ４２のビット配置が示されている。その２つの最上位ビットは、その２つの最下位ビットに重なり、減算されなくてはならない。これは、上記の表によって発生せしめられる増分を変更することによって実現される。要約すると、中ビットレート圧伸デルタ変調器の基礎は積分器であり、それをステップ状に増大または減少させることにより、該積分器は、音声信号を追跡するように強制される。より良い追跡を与えるために、ステップサイズもまたそれぞれ、２、１、０、−１または−２だけ増加または減少せしめられる。ステップサイズは、１２ビットアキュムレータ内に、上記の量だけ増加または減少せしめられうるディジタル数として含まれる。さらに、この積分器は「漏れ」形であり、これは、クロックチック毎に、その現在値の１／１０２４の割合が減算されることを意味する。この目的は、古い値が現在値に対して有する残留効果が対数関数的に減衰すること、および特に、任意の開始値のスイッチオンに対する効果が数ミリ秒よりも長く持続しないこと、を保証することである。１２ビット値の１／１０２４を該１２ビット値自身から減算するためには、以下に示されているように、それを２進数の１０桁分だけシフトバックした後に、前記１２ビット値自身から減算しなくてはならない。その時、２つの最上位ビット１および２のみが、元の１２ビット値に重なるので、２つの０のＭＳＢを有する値に対しては漏れ効果が生じないことがわかる。所望の漏れアキュムレータ効果が全ての値に対して確実に実現されるように、アキュムレータは、１２ビットアキュムレータに重ならない、減数の最下位１０ビットを累算する１０ビットの拡張を備えている。この１０ビットの拡張がオーバフローする時は、それは、逃していた１０ビットの部分が累算され、１２ビットアキュムレータの１つの最下位ビットに合計された結果、２つの重なるビット１および２のほかに、追加の１が減算されなくてはならなくなったことを意味する。従って、１２ビットアキュムレータから減算されるべき数の合計範囲は、以下のようになる。これら９つの値のいずれが１２ビットアキュムレータに対して加算／減算されるべきかは、４つの連続する比較器決定により決定されるステップ状増加と、アキュムレータの現在の２つのＭＳＢと、アキュムレータの１０ビットの拡張からのオーバフローの状態と、の関数である。従って、これらのビットの全７つは、ルックアップテーブル４１への入力として供給され、ルックアップテーブル４１は、生じうる該７つのアドレスビットの１２８通りの可能な組合せのそれぞれに対する、上記９つの値の正しい１つにより、あらかじめプログラムされる。１０ビットの拡張を行うために、１０個の最下位ビットが１０ビットアキュムレータ４３において累算され、もし１０−１２ビット境界を越えて桁上げが発生した時にのみ効果を生じる。この桁上げもまた、桁上げが生じるか否かにより、上記の表を０または−１によって変更することにより考慮されうる。従って、ルックアップテーブル４１は、アキュムレータ４２の２つの最下位ビット（ＬＳＢ）からの、また１０ビットアキュムレータ４３の桁上げ出力からの、特別入力を有し、入力線のそれぞれの可能な状態に対し、＋２と−６との間の適切なエントリを含む。４ビット数は、これら９つの可能な値を符号/絶対値形式で表すのに十分である。該符号はアキュムレータ４２を制御して、３ビットの絶対値の加算または減算を行う。１２ビットの絶対値は、第３図および第４図にそれぞれ示されている主積分器２６または３１を増大または減少させるのに用いられるステップサイズとして出力される。好ましい具体化においては、集積回路内のゲート数を最小化するために、アキュムレータの加算または減算に対しては、直列演算が用いられうる。ルックアップテーブルの内容は、典型的な音声信号に関して最良の結果を生じるように経験的に決定されてきた。しかし、他のテーブル内容も同様に良い、またはより良い結果を与えうる。同様にして、ステップサイズの選択に影響を与えるために用いられる比較器決定の数も、基本的なものではない。例えば、ステップサイズに影響を与える比較器決定の数をもっと多くしても、得られる利益は小さい。過去の決定によるステップサイズの正確な調節は、多くの刊行物の主題であった。いかなるそのような経験的に最適化されたステップサイズ適応戦略も、本発明に取込まれうる。しかし、本発明による漏れ音節積分器を備えるためには、ステップサイズ適応は、依然として現在のステップサイズに依存すべきである。第６図には、本発明による代表的なデシメーションフィルタが示されている。ステップ符号と、１２ビットのステップ絶対値とは、まず漏れ積分器（ｌｅａｋｙｉｎｔｅｇｒａｔｏｒ）５０において統合される。漏れは、それぞれの繰返しに際し、該積分器の累算値の１／５１２（．００００００００１）を、該累算値から減算することによって与えられる。これは、もし定数値が積分器５０に与えられれば、積分器に５１２の潜在的「利得」を与え、従ってワード長を、１２ビットと符号ビットとの和から、２２ビットの２の補数表示へ拡張する。漏れ積分器の値は１２ビットおよび符号であり、それは１３ビットの２の補数表示と同じである。積分のための定数入力値を与えられた時、積分器の値は「漏れ」の絶対値が該定数に等しくなるまで増加し、そこで増加を停止する。漏れは積分器の値の１／５１２であるから、その状態における値は前記定数の５１２倍でなければならず、すなわち９ビット長い。従って、漏れ積分器の長さは１３＋９＝２２ビットとなる。その２２ビットの結果は、Ｎ個の連続値にわたって加算器５１において加算されることにより、前記信号は必要な８０００サンプル毎秒のレートまでダウンサンプリングされる。好ましい具体化においては、Ｎは２５または３０であるから、２７ビットまでの、ワード長のさらなる潜在的拡張が生じる。もし２つの２２ビット値が加算されれば、可能な最大の結果は、該値を２倍してもう１つのＭＳＢを与え、すなわち２２から２３ビットへ拡張することになる。もし４つのＭＳＢが加算されれば、結果は２４ビットになる。もし８つのＭＳＢが加算されれば、結果は２５ビットになる。もし１６個のＭＳＢが加算されれば、結果は２６ビットになる。もし３２個のＭＳＢが加算されれば、結果は２７ビットになる。加算される値の数（２５または３０個）は１６より大きいが３２より大きくはないので、後者の２７ビットの長さが望ましい。公称レベルにある通常の音声においては、全２７ビットのダイナミックレンジが利用されることはありえない。従って、出力のために、最上位の１６ビットではなく、もっと下位のシフトから１６ビットを選択するのが有利でありうる。前もって、全ての応用に対する最良のシフトを決定することは不可能であるから、「シフト選択」制御入力によって、出力される１６ビットシフトを選択する設備がなされる。サンプルの発生後、加算器５１は、次の加算周期の前にゼロにリセットされないが、ｓｉｎ（ｘ）／ｘの周波数応答補正を行うために、ちょうどその時出力された値の−１／８にリセットされる。シリコン領域を倹約するために直列演算が用いられうる。アキュムレータを、その前の値の−１／８にリセットすることは、２７ビットシフトレジスタの内容を、３ビットの遅延、反転、および符号拡張と共に再循環させることにより、簡単に実現される。ステップ符号によって示される方向と、ステップサイズによって与えられる大きさとを有する電流パルスを発生するためには、プログラム可能電流源が必要とされる。通常のＤ／ＡまたはＡ／Ｄ変換器の要求とは対照的に、音声信号波形は、完全に符号のシーケンスによって表され、その振幅のみがステップ絶対値によって支配される。従って、１２ビットの大きさを電流に変換する際の非直線性または誤差は、音声信号のひずみは起こさせないが、装置を通じての利得変動を生ぜしめる。従って、もし１２ビットＤ／Ａが、その１２ビットのダイナミックレンジにわたって８ビットの精度を有するならば十分である。第７図には、本発明による代表的なプログラム可能電流源の配置が示されている。第１電流源６０は、直列スイッチトランジスタ６８によって使用可能化または使用不能化されてプルダウン電流Ｉ₁を発生しうるＮ形電流ミラー６９、６５から構成されている。トランジスタ６７は、抵抗６３における電流の正確な電流鏡映が実現されるようにスイッチトランジスタ６８の抵抗を補償する。同様なプルアップ電流源が、ｐ形トランジスタ７０、７１、６６、および６４によって形成される。プルダウン電流が「イネーブルＮ₁」によって使用可能化されうるか、またはプルアップ電流が「イネーブルＰ₁」によって使用可能化されうるか、またはいずれでもない。これらの電流源の代わりに、「カスコード」電流ミラー回路が用いられうる。カスコード電流ミラー回路は、出力上の電圧変動にかかわらず改善された精度を与える。第４図の有利な比較器３０および積分器３２の配置が用いられる時は、該電流源は一定の出力電圧で動作し、カスコード電流ミラーは必要とされない。もし第１図の比較器配置が用いられれば、カスコード電流源が推奨される。電流源６は、使用可能化された時、プルダウンまたはプルアップ電流Ｉ₁を発生する。第２電流源６１は電流Ｉ₂を発生し、第３電流源６２は電流Ｉ₃を発生する。電流比Ｉ₁：Ｉ₂：Ｉ₃は、電流ミラー内のトランジスタ領域比の適切な選択により１：１６：２５６に調整される。正確な比を実現するために、Ｐ_refおよびＮ_refと標記された共通の基準線が、３電流源の全てに同じ基準電圧を供給する。３つの電流ミラーに対する６つのイネーブル線は、第８図に示されている３つのディジタル論理回路によって駆動され、該ディジタル論理回路は、３つのｐまたはｎ形電流源を、１２ビットステップ絶対値の３つの４ビットニブルによってそれぞれ決定される可変パルス幅により、使用可能化する。ステップ符号ビットは、ｐ形またはｎ形電流源のいずれが使用可能化されるかを決定し、一方４つの選択された絶対値ビットは、０と１５単位との間のパルス幅を決定する。その最下位の４ビットは、最小強度の電流源のパルス幅を制御する。中間の４ビットは、前記第１のものの１６倍である中間強度の電流源のパルス幅を制御する。最上位の諸ビットは、前記第１のものの２５６倍である最強の電流源のパルス幅を制御する。第８図には、４ビット制御入力からパルス幅制御信号を発生せしめるための代表的回路が示されている。それぞれの４ビットニブルに対して１つずつ、３つのそのような回路が備えられている。４分周回路８４は、論理オペレーション用の制御ストローブを発生する。サイクルの開始は、４ビットカウンタ８１がａ＝ｂ＝ｃ＝ｄ＝０（カウント＝０）の状態にある時に行われる。これは、５入力ゲート８８を経てのラッチクロックパルスの発生を可能うならしめ、それは新しい４ビット制御値をラッチ８３に入力せしめる。次に発生するストローブは比較クロック信号であり、これはフリップフロップ８５へ送られる。このクロック信号は、前記４ビットカウンタの値と、前記４ビットラッチの値とが等しいことが、４ビット比較器８２によって検出されたか否かを登録する。前記ラッチクロックパルスがまだ高レベルである間に、もしカウンタ値とラッチ値とが等しくないことが検出されれば、ＡＮＤゲート８６はフリップフロップ８７をセットする出力を発生する。もしこれらの値が等しいことが検出されれば、フリップフロップ８５からの出力がフリップフロップ８７をリセットする。従って、カウンタ８１も０にあるサイクルの開始時において、もし制御ビットが０であったとすれば、フリップフロップ８７はリセットされたままになっており、そうでない場合はそれはセットされる。次に、カウントストローブがストローブ発生器８４によって発生せしめられ、カウンタ８１を増加させる。ＡＮＤゲート８８を満足させる条件が無くなっているので、カウンタ８１がゼロに復帰するまでは、さらなるラッチクロックパルスは発生せしめられない。次の比較器ストローブは、フリップフロップ８５に、増加せしめられたカウント値が、ラッチ８３内の４ビット値に等しいか否かを登録する。もしそれらが等しければ、フリップフロップ８７はリセットされる。フリップフロップ８７は、カウンタ８１が、ディジタル音節フィルタ２３からラッチ８３への４制御ビット入力に等しいカウントに達するまで、セットされており、従って、０ないし１５カウントクロック周期の長さのパルスを出力に発生する。このパルスは、１６カウントクロック周期毎に繰返される。従って、出力パルスのデューティファクタは、前記制御入力に依存して、１／１６のステップで０から１５／１６までの範囲にある。繰返し周期はデルタ変調ビットレートに等しく、デルタ変調ビットレートは、Ｎをオーバサンプリング因子（例えば２５）として８０００ＮｋＨｚである。カウントクロックは、デルタ変調ビットレートの少なくとも１６倍でなければならず、一方マスタクロックはさらにその４倍高く、すなわち６４・８０００Ｎである。１実施例においては、６５・８０００Ｎに等しいマスタクロックが用いられるが、それは、ストローブ発生器８４のマスタクロック入力線に対して、それぞれの６５クロックパルスのうちから６４のブロックのみを供給する。この場合、パルスのデューティファクタは、制御ビット入力に依存して、４／６５のステップで０から６０／６５までの範囲にある。ディジタル設計の技術に習熟した者ならば、請求の範囲に記載された本発明の範囲および精神から逸脱することなく、多くの他の論理構成が考案されうることを認識するはずである。実施例においては、エンコーダは、異なるビットレートの圧伸デルタ変調エンコーダとしてのみ動作するように制御されうる。デシメーションフィルタプロセスをバイパスし、デルタ変調回路へのクロック周波数を変化させることにより、以下の別のディジタル化モードが行われうる。 i）８キロビット／秒での圧伸デルタ変調 ii）１６キロビット／秒での圧伸デルタ変調 iii）３２キロビット／秒での圧伸デルタ変調 iv）８０００サンプル／秒の１３ビット線形等価ＰＣＭへ変換される、２００キロビット／秒での圧伸デルタ変調音声デコーダは、音声エンコーダと対をなすものである。該デコーダは、２進コード化音声サンプルの流れを、例えば８０００サンプル毎秒の標準的レートで受取り、それらのサンプルを対応するアナログ音声波形に変換する。エンコーダにより行われる前記別の動作モードによる場合は、本発明のデコーダは、対応する別のモードで動作する。第９図には、本発明によるＤ／Ａ変換器が示されている。標準的な８０００サンプル／秒のレートでの、（ＰＣＭにより発生せしめられた）入力の２進コード化音声サンプルは、まず所望のデルタ変調レートまで、因子Ｎによってアップサンプリングされる。アップサンプラ９０は、相次ぐ入力サンプル間の線形補間を用いる。アップサンプリングのために用いられる補間技術における複雑性と、最初の８０００Ｈｚのサンプリングレートの半分より大きい成分を抑制するのに必要なアナログフィルタ９５の複雑性と、の間にはトレードオフが存在する。より高次のアップサンプリングは、低域フィルタ９５がより緩やかな設計のものであることを許容するが、出力の音声波形がイヤホンを駆動するよう意図されている実施例においては、線形補間を用いて十分なパフォーマンスが得られる。アップサンプリングされた値は、ディジタル比較器９１において、ディジタル積分器９２における値と比較され、「よりも大きい」または「よりも小さい」という決定を発生する。これらの値は、第５図に関連して前述されたものと同じ設計のディジタル音節フィルタ９３へ送られる。音節フィルタ９３は、前記比較の符号によってディジタル積分器９２が増加または減少せしめられるステップ絶対値を発生する。このようにして、ディジタル積分器の値は、アップサンプリングされた入力値をアップ／ダウンステップの系列によって追跡する。同じステップ絶対値およびステップ符号は、漏れアナログ積分器９４へも送られる。アナログ積分器９４は、ディジタル積分器の値のシーケンスによって数値的に記述される波形と同じ波形を、アナログ形式で再生する。３．４ｋＨｚの最大音声周波数よりも大きいディジタル雑音成分を除去するためのフィルタ９５における低域フィルタリングの後、例えば電話受話器駆動用のアナログ音声波形が得られる。本発明のエンコーダ（第３図）においては、アナログ積分器は、比較器と共に帰還ループ内にあってドリフトを阻止し、一方ディジタル積分器５０（第６図）は開ループによって動作し、ドリフトを阻止するために漏れ成分を必要とする。デコーダにおいては、ディジタル積分器９２はループ内において動作し、漏れを有する必要はない。アナログ積分器９４は開ループ内において動作し、ドリフトを制御するための漏れを必要とする。漏れアナログ積分器９４は、第７図および第８図に関して前述されたプログラム可能電流源６０、６１、および６２およびパルス幅制御装置と同じ設計を用いている。しかし、漏れを導入するためには、第１０図に示されているように積分器の帰還キャパシタ１０１を抵抗１０２によって分路する。これは、完全な積分器に比し、低い周波数における利得の減少を生ぜしめる。もしＲＣコーナー周波数が、３００Ｈｚから音声周波数を減じたもの、例えば６０Ｈｚ、より適当に低く選択されれば、問題は起こらない。エンコーダと同様に、アナログ積分器９４の電流源は、もしそれらが事実上の接地内への、すなわち一定の出力電圧での、動作をすれば、簡単化された設計のものでありうる。第１０図には、デコーダの好ましい配置が示されている。電流源１０３は、演算増幅器１００の反転入力へ電流パルスを供給する。非反転入力は、一定のバイアス電圧、例えば電源電圧の半分、に保たれる。主積分器の機能は帰還キャパシタ１０１によって与えられ、一方漏れは帰還抵抗１０２によって与えられる。この演算増幅器１００が大きい開ループ利得を有する時は、反転入力は、電圧において（バイアスの）非反転入力から著しく離れることはなく、それによって電流源に定電圧負荷を与える。もし電流源が、接地に接続されたキャパシタ内へ供給する別の配置が用いられれば、再構成された音声電圧に対応する該キャパシタ上の変化する電荷は、電流源に対して定電圧負荷を与えない。この配置においては、さまざまな「カスコード」電流ミラーの電流源が、それらの電流精度の負荷電圧に対する依存を減少させるために用いられるべきである。第１１図は、アップサンプリング動作の線形補間、積分、および比較を、複雑性を少なくして行う有利な配置を示す。入力サンプル流は、まずディジタル微分器１１０へ供給され、この微分器は相次ぐサンプル間の差を計算する。これは、線形補間のために必要な傾斜である。線形補間は、所望の出力レートでサンプルを発生するように、この傾斜値を積分することにより簡単に行われる。これは、減算器１１１において前記傾斜値から符号付きステップサイズを減算した後にその結果を、ステップ絶対値／符号を積分するために用いられたものと同じディジタル積分器１１２により積分することにより行われる。これは、Ａの積分とＢの積分との差は、ＡとＢとの差の積分に等しいという、線形性の原理に基づいている。さらに、積分Ａが積分Ｂより大きいか、小さいかは、ここでは単に積分器１１２の符号ビットによって与えられるので、比較器９１は除去されている。ディジタル微分器１１０は、新しい出力値を８０００回毎秒で発生するのみであるが、減算器１１１および積分器１１２は、８０００Ｎ回毎秒のアンサンプリングレート（ｕｎｓａｍｐｌｅｄｒａｔｅ）で機能し、ここでオーバサンプリングレートＮは、実施例においては通常２５である。従って、ディジタル微分器１１０からのそれぞれの傾斜値は、ディジタル積分器１１２においてＮ回加算され、デコーダを通じての全体的利得の決定において考慮されなくてはならないＮの「利得」を回路に与える。ディジタル微分器１１０は、１サンプルの遅延を用い２つの連続する値の差を単に取ることによって近似される時、周波数応答内へｓｉｎ（ｘ）／ｘを４次の章関数まで導入することが示されうる。これは３．４ｋＨｚの最高音声周波数において５．５ｄＢの減衰を有し、それは微分器１１０を、数学的に、Ｄ（ｉ）＝Ｘ（ｉ）−Ｘ（ｉ−１）−Ｄ（ｉ−１）／４によって記述される動作を行うように変更することにより補償される。ただし、Ｘ（ｉ）は入力値のシーケンスを表し、Ｄ（ｉ）は出力値を表す。次の出力値を計算するのに、前の出力値の１／４を減算することによって、低周波における２ｄＢの減衰が発生せしめられ、高周波における２ｄＢの利得まで上昇することによる、合計４ｄＢの上向きの傾斜は、関数sｉｎ（ｘ）／ｘにより導入される５．５ｄＢのうちの１．５ｄＢを除く全部を補償する。本発明の代表的な実施においては、電話、セルラ無線電話、またはコードレス電話への応用における使用のために、大きいシリコンチップの一部としてエンコーダおよびデコーダの双方を構成する。同じシリコンチップ内へ集積されうる他の機能には、汎用Ａ／ＤまたはＤ／Ａ変換器、無線中間周波信号のディジタル化に用いられる特殊目的Ａ／Ｄ、中間周波増幅器、マイクロホン前置増幅器、イヤホンドライバ増幅器、または、キーパッド押しボタン式ダイヤルまたは電話番号メモリに関連するディジタル論理装置が含まれうる。外界へ供給される、または外界から受取られる、ディジタル音声信号に対するインタフェースは、入力ＰＣＭ音声の直列１６ビットワード、出力ＰＣＭ音声の直列１６ビットワード、直列ビットレートクロック、およびそれぞれの２進コード化出力値を形成するビットブロックの位置を指示するワード同期ストローブ、を含む４線式直列インタフェースである。同じインタフェースは、チップがその別のデルタ変調モードの１つで動作せしめられる時にも使用されうる。本発明の特定の実施例が説明され、また図示されたが、本技術分野に習熟した者により改変が行われうるので、本発明はそれに限定されないものと理解されるべきである。本願は、ここに開示され且つ請求されている本発明の精神および範囲内に含まれる任意の、かつ全ての、改変を考慮に入れている。

【手続補正書】特許法第１８４条の７第１項【提出日】１９９５年５月４日【補正内容】請求の範囲１．アナログ波形信号をディジタル波形信号に変換する回路であって、積分された信号を発生するための第１積分器手段と、前記アナログ波形信号を前記積分された信号と比較して、所定間隔毎に１つ存在する、増加／減少値の系列を登録する手段と、前記登録された決定の最も最近のものに基づいて前記積分された信号のステップ符号をセットする手段と、漏れディジタル第２積分器内に増加／減少値の系列を累算してステップ絶対値を選択する音節フィルタ手段と、前記ステップ符号および前記ステップ絶対値を処理して前記アナログ波形信号を表す２進コード化ディジタル信号のシーケンスを発生するデシメーションフィルタ手段と、を含む、アナログ波形信号をディジタル波形信号に変換する回路。２．前記積分器手段が、キャパシタに接続された少なくとも１つのプログラム可能電流源を含む、請求項第１項記載の回路。３．前記少なくとも１つのプログラム可能電流源の電流絶対値が、所望の前記ステップ絶対値に従ってプログラムされる、請求項第２項記載の回路。４．前記少なくとも１つのプログラム可能電流源の少なくとも１つが、電流パルス幅に従ってプログラムされる、請求項第２項記載の回路。５．前記電流パルス幅が、所望の前記ステップ絶対値に従ってプログラムされる、請求項第４項記載の回路。１２．前記最下位ビット数および前記最上位ビット数が４であり、前記少なくとも１つのプログラム可能電流源が、前記２進コード化値内の前記最上位ビットと前記最下位ビットとの間の４ビットによって制御される第３プログラム可能電流源を含み、その第３プログラム可能電流源の第３電流が、前記第１電流および前記２電流に加算される、請求項第１１項記載の回路。１３．前記第１電流、前記第２電流、および前記第３電流が、１：１６：２５６の比にある、請求項第１２項記載の回路。１４．一定間隔毎の決定の系列を登録する比較器と、前記比較器の第１入力に直列キャパシタによって接続されたアナログ信号用の入力であって、前記比較器の第２入力が基準電圧源に接続されている、前記アナログ信号用入力と、前記比較器の出力によって制御される少なくとも１つのパルス幅変調される電流源であって、その電流源からの電流出力パルスもまた前記第１比較器入力に接続される、前記少なくとも１つのパルス幅変調電流源と、を含む、アナログディジタル変換回路。１５．前記パルス幅が前記決定の系列に依存して変化する、請求項第１４項記載の回路。１６．前記パルス幅の変化による前記キャパシタの制御によりステップ状に変更されるアキュムレータをさらに含む、請求項第１５項記載の回路。１７．前記アキュムレータが漏れを有する、請求項第１６項記載の回路。

Claims

【特許請求の範囲】１．アナログ波形信号をディジタル波形信号に変換する回路であって、積分された信号を発生するための積分器手段と、前記アナログ波形信号を前記積分された信号と比較して、所定間隔毎に1つ存在する増加／減少値の系列を登録する手段と、前記登録された決定の最も最近のものに基づいて前記積分された信号のステップ符号をセットする手段と、漏れディジタル積分器内に増加／減少値の系列を累算してステップ絶対値を選択する音節フィルタ手段と、前記ステップ符号および前記ステップ絶対値を処理して前記アナログ波形信号を表す２進コード化ディジタル信号のシーケンスを発生するデシメーションフィルタ手段と、を含む、アナログ波形信号をディジタル波形信号に変換する回路。２．前記積分器手段が、キャパシタに接続された少なくとも１つのプログラム可能電流源を含む、請求項第１項記載の回路。３．前記少なくとも１つのプログラム可能電流源の電流絶対値が、所望の前記ステップ絶対値に従ってプログラムされる、請求項第２項記載の回路。４．前記少なくとも１つのプログラム可能電流源の少なくとも１つが、電流パルス幅に従ってプログラムされる、請求項第２項記載の回路。５．前記電流パルス幅が、所望の前記ステップ絶対値に従ってプログラムされる、請求項第４項記載の回路。６．前記少なくとも１つのプログラム可能電流源の電流の方向が、前記ステップ符号に従ってプログラムされる、請求項第２項記載の回路。７．前記音節フィルタ手段が、前記登録された増加／減少値をビットシーケンスとして逐次記憶する手段と、前記ビットシーケンスに対して論理操作を行いその論理操作によって前記ステップ絶対値を示す累算値を発生する論理手段と、を含む、請求項第１項記載の回路。８．前記デシメーションフィルタが、前記ステップ符号および前記ステップ絶対値を積分して数値を得る漏れディジタル積分器と、所定間隔毎に前記数値の或る割合を次の数値から減算する手段と、を含む、請求項第１項記載の回路。９．前記ステップ絶対値が、前記ステップ符号に従って前記数値に加算され、または前記数値から減算される、請求項第８項記載の回路。１０．前記デシメーションフィルタが前記数値を複数の値にわたって加算して、所定間隔毎に和を発生し、その和が前記アナログ波形信号をディジタルに表す、請求項第９項記載の回路。１１．前記少なくとも１つのプログラム可能電流源が、第１プログラム可能電流源および第２プログラム可能電流源を含み、前記ステップ絶対値が１２ビットの２進コード化値であり、その２進コード化値が、ある数の最下位ビットによって前記第１プログラム可能電流源を制御し、或る数の最上位ビットによって前記第２プログラム可能電流源を制御し、前記第１プログラム可能電流源の第１電流が、前記第２プログラム可能電流源の第２電流に加算される、請求項第２項記載の回路。１２．前記最下位ビット数および前記最上位ビット数が４であり、前記少なくとも１つのプログラム可能電流源が、前記２進コード化値内の前記最上位ビットと前記最下位ビットとの間の４ビットによって制御される第３プログラム可能電流源を含み、その第３プログラム可能電流源の第３電流が、前記第１電流および前記２電流に加算される、請求項第１１項記載の回路。１３．前記第１電流、前記第２電流、および前記第３電流が、１：１６：２５６の比にある、請求項第１２項記載の回路。１４．一定間隔毎の決定の系列を登録する比較器と、前記比較器の第１入力に直列キャパシタによって接続されたアナログ信号用の入力であって、前記比較器の第２入力が基準電圧源に接続されている、前記アナログ信号用入力と、前記比較器の出力によって制御される少なくとも１つのパルス幅変調される電流源であって、その電流源からの電流出力パルスもまた前記第１比較器入力に接続される、前記少なくとも１つのパルス幅変調電流源と、を含む、アナログディジタル変換回路。１５．前記パルス幅が前記決定の系列に依存して変化する、請求項第１４項記載の回路。１６．前記パルス幅の変化による前記キャパシタの制御によりステップ状に変更されるアキュムレータをさらに含む、請求項第１５項記載の回路。１７．前記アキュムレータが漏れを有する、請求項第１６項記載の回路。１８．前記アキュムレータのＮ個の相次ぐ値を加算する手段であって、そのアキュムレータのＮ個の変更周期毎に１つの２進コード化出力値がある、２進コード化出力値の系列を発生し、その２進コード化値が前記アナログ入力信号を表す、前記加算手段を含む、請求項第１６項記載の回路。１９．前記決定の系列が、前記アナログ入力信号を表す圧伸デルタ変調ビット流として出力される、請求項第１５項記載の回路。２０．前記ビット流が、それぞれの２進コード化出力値を形成するビットブロックの位置を指示するワード同期ストローブを含む、請求項第１９項記載の回路。２１．複数の２進コード化数値信号サンプルをアナログ信号波形に変換する回路であって、相次ぐ２進コード化数値信号サンプル間を補間して、それぞれの２進コード化数値信号サンプルに対するＮ個の補間サンプルを発生する手段と、前記補間サンプルをディジタル積分器における値と比較して、決定の系列を登録する手段と、前記ディジタル積分器の値を該決定に従ってステップ符号により変更する手段と、相次ぐ前記決定の数に依存して前記ディジタル積分器の値を変更するためのステップ絶対値を発生する音節フィルタ手段と、前記ステップ符号および前記ステップ絶対値を受取って前記ディジタル積分器の値により数値的に記述されるアナログ信号を発生する漏れアナログ積分器と、前記アナログ信号をフィルタして、前記２進コード化数値信号サンプルに対応するアナログ波形を発生する手段と、を含む、複数の２進コード化数値信号サンプルをアナログ信号波形に変換する回路。２２．前記音節フィルタ手段が、前記決定の系列をビットシーケンスとして逐次記憶する手段と、前記ビットシーケンスに対して論理操作を行い該論理操作によって前記ステップ絶対値を示す累算値を発生する論理手段と、を含む、請求項第２１項記載の回路。２３．前記アナログ積分器手段が、キャパシタに接続された少なくとも１つのプログラム可能電流源を含む、請求項第２１項記載の回路。２４．前記少なくとも１つのプログラム可能電流源の電流絶対値が、所望の前記ステップ絶対値に従ってプログラムされる、請求項第２３項記載の回路。２５．前記少なくとも１つのプログラム可能電流源の少なくとも１つが、電流パルス幅を発生するようにプログラムされる、請求項第２３項記載の回路。２６．前記電流パルス幅が、所望の前記ステップ絶対値に従ってプログラムされる、請求項第２５項記載の回路。２７．前記少なくとも１つのプログラム可能電流源の電流の方向が、前記ステップ符号に従ってプログラムされる、請求項第２３項記載の回路。２８．圧伸デルタ変調ビット流を受ける手段と、前記ビット流内の相次ぐビットの数に基づいて複数の可変ステップ絶対値を発生する音節フィルタ手段と、前記可変ステップ絶対値の分離されたディジットにより制御される少なくとも２つの可変パルス幅電流源と、前記少なくとも２つの電流源からの電流パルスを積分してアナログ出力信号を発生する積分器手段と、前記アナログ出力信号をフィルタして、前記ビット流に対応するアナログ波形を発生する手段と、を含む、ディジタルアナログ変換回路。２９．前記積分器手段が、前記パルス幅変調される電流源の少なくとも１つのキャパシタへの接続を含む、請求項第２８項記載の回路。３０．アナログ波形信号をディジタル波形信号に変換する方法であって、ステップ入力の系列を積分することにより積分された信号を発生するステップと、前記アナログ波形信号を該積分された信号と比較して、所定間隔毎に１決定がある、決定の系列を登録するステップと、前記登録された決定の最も最近のものに基づいて前記積分された信号に対するステップ符号をセットするステップと、前記登録された決定に基づいてステップ絶対値を選択するステップと、前記ステップ符号および前記ステップ絶対値を処理して、全ての前記逐次発生せしめられたステップ絶対値に依存する前記アナログ波形信号を表す２進コード化ディジタル信号のシーケンスを発生するステップと、を含む、アナログ波形信号をディジタル波形信号に変換する方法。３１．複数の２進コード化数値信号サンプルをアナログ信号波形に変換する方法であって、相次ぐ２進コード化数値信号サンプル間を補間して、それぞれの２進コード化数値信号サンプルに対するＮ個の補間サンプルを発生するステップと、前記補間サンプルをディジタル積分器における値と比較して、ステップ符号決定の系列を登録するステップと、前記ディジタル積分器の値を前記決定に従ってステップ符号およびステップ絶対値により変更するステップと、相次ぐ前記決定の数に依存して前記ディジタル積分器の値を変更するためのステップ絶対値を発生するステップと、前記ステップ符号および前記ステップ絶対値を処理し、それから前記ディジタル積分器の値により数値的に記述されるアナログ信号を発生するステップと、前記アナログ信号をフィルタして、前記２進コード化数値信号サンプルに対応するアナログ波形を発生するステップと、を含む、複数の２進コード化数値信号サンプルをアナログ信号波形に変換する方法。３２．複数の２進コード化数値信号サンプルをアナログ信号波形に変換する回路であって、相次ぐ２進コード化数値信号サンプル間を補間して、それぞれの２進コード化数値信号サンプルに対するＮ個の補間サンプルを発生する手段と、前記補間サンプルをディジタル積分器における値と比較して、決定の系列を登録する手段と、前記ディジタル積分器の値を該決定に従ってステップ符号により変更する手段と、前記決定の系列を漏れディジタル積分器において累算してステップ絶対値を選択する音節フィルタ手段と、前記ステップ符号および前記ステップ絶対値を受取って前記ディジタル積分器の値により数値的に記述されるアナログ信号を発生する漏れアナログ積分器と、前記アナログ信号をフィルタして、前記２進コード化数値信号サンプルに対応するアナログ波形を発生する手段と、を含む、複数の２進コード化数値信号サンプルをアナログ信号波形に変換する回路。