KR20120027130A - 입력 신호로부터 ｒｆ 신호를 합성하기 위한 방법, 델타-시그마 변조기 및 집적 회로 - Google Patents

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Abstract

델타-시그마 변조기를 사용하는 RF 신호의 직접 합성을 위한 방법 및 장치가 제공된다. RF 신호는 1 비트 양자화기와 같은 양자화기를 사용하여 입력 신호를 양자화하고, 양자화기와 관련된 양자화 에러를 결정하고, 에러 예측 필터를 사용하여 에러 예측값을 생성하고 - 에러 예측 필터는 f1, f2,...fn의 하나 이상의 원하는 주파수에 대한 단위 원 상의 하나 이상의 필터 제로와, 단위 원 내부에서 크기 및 f1, f2,...fn의 하나 이상의 원하는 주파수에 실질적으로 동일한 주파수를 갖는 하나 이상의 필터 폴을 가짐 -, 입력 신호로부터 에러 예측값을 감산함으로써 입력 신호로부터 합성된다. 필터 폴은 대역외로 제공된 부스트를 감소시키는 크기를 갖는다.

Description

입력 신호로부터 ＲＦ 신호를 합성하기 위한 방법, 델타-시그마 변조기 및 집적 회로{METHODS AND APPARATUS FOR DIRECT SYNTHESIS OF RF SIGNALS USING DELTA-SIGMA MODULATOR}
본 발명은 델타-시그마 변조기에 관한 것으로서, 더 구체적으로는 델타-시그마 변조기를 사용하는 RF 신호의 직접 합성을 위한 기술에 관한 것이다.
일반적으로, 통신 신호는 반송파 주파수에 의해 기저 대역 신호를 전달하는 원래 정보를 곱함으로써 획득되는 원하는 주파수에서 전송된다. 무선 주파수(RF) 송신기에서, 예를 들어 원하는 RF 주파수는 통상적으로 디지털 신호를 아날로그 신호로 변환하고, 이어서 하나 이상의 혼합기를 사용하여 RF 반송파 주파수와 아날로그 신호를 혼합함으로써 디지털 기저 대역 신호를 전달하는 정보로부터 획득된다.
다수의 직접 합성 기술이 디지털 기저 대역 신호를 전달하는 정보로부터 RF 신호를 직접 합성하기 위해 제안되거나 제의되어 왔다. 다른 이득 중에서, 직접 합성 기술은 감소된 풋프린트 및 전력 소비 특징을 나타낸다. 예를 들어, 고속 디지털-아날로그 변환기(DAC) 및 델타-시그마 변환기가 이 작업을 위해 제안되어 왔다. 고속 DAC를 이용하는 직접 합성 기술은 통상적으로 고분해능 및 고속 전류 스티어링 DAC와 같은 고속 DAC의 정밀도에 의해 제한되는 신호 대 노이즈비를 나타낸다. 예를 들어, 현존하는 고속 DAC는 통상적으로 초당 요구된 멀티 기가-샘플 속도에서 동작할 때 8 비트 미만의 정밀도를 갖는다.
마찬가지로, 델타-시그마 변환기를 이용하는 직접 합성 기술은 원하는 RF 주파수에 대한 좁은 신호 대역폭을 나타낸다. 통상적으로, 현존하는 기술은 비교적 낮은 차수(예를 들어, 최대 4차)를 갖는 델타-시그마 변환기를 이용하고 높은 오버샘플링비(예를 들어, 64 이상의 오버샘플링비)를 요구한다. 이 문제점을 완화하기 위해, 멀티-비트 델타-시그마 양자화기가 제안되어 왔다. 이 개량은 오버샘플링비 및 노이즈 쉐이핑(noise shaping)의 견지에서 필요조건을 감소시킬 수 있지만, 높은 정확도를 갖는 멀티-비트 DAC는 양자화기 및 멀티-비트 델타-시그마 양자화기가 90 dB 이상의 원하는 스퓨리어스 없는 동적 범위(Spurious Free Dynamic Ranges: SFDR)를 성취하는데 어려움을 가진 후에 필요로 하게 된다.
따라서, 델타-시그마 변조기를 사용하는 RF 신호의 직접 합성을 위한 개량된 방법 및 장치에 대한 요구가 존재한다. 개량된 신호 대역폭, 신호 대 노이즈비 및 대역외 노이즈에 대한 필터링 요건을 나타내는 직접 합성 기술에 대한 추가의 요구가 존재한다.
일반적으로, 델타-시그마 변조기를 사용하는 RF 신호의 직접 합성을 위한 방법 및 장치가 제공된다. 본 발명의 일 양태에 따르면, RF 신호는 1 비트 양자화기와 같은 양자화기를 사용하여 입력 신호를 양자화하고, 양자화기와 관련된 양자화 에러를 결정하고, 에러 예측 필터를 사용하여 에러 예측값을 생성하고 - 에러 예측 필터는 f1, f2,...fN의 하나 이상의 원하는 주파수에 대한 단위 원 상의 하나 이상의 필터 제로(zero)와, 단위 원 내부에서 크기(magnitude) 및 f1, f2,...fN의 하나 이상의 원하는 주파수에 실질적으로 동일한 주파수를 갖는 하나 이상의 필터 폴(pole)을 가짐 -, 입력 신호로부터 에러 예측값을 감산함으로써 입력 신호로부터 합성된다.
일반적으로, 필터 폴은 대역외로 제공된 부스트를 감소시키는 크기를 갖는다. 필터 제로는 f1, f2,...fN의 하나 이상의 원하는 주파수에 대해 고정될 수 있거나, 또는 가변적이고 프로그램식으로 설정될 수 있다. 양자화 에러는 1 비트 양자화기의 출력에 1 비트 양자화기로의 입력을 비교함으로써 얻어질 수 있다.
본 발명, 뿐만 아니라 본 발명의 추가의 특징 및 장점의 더 완전한 이해는 이하의 상세한 설명 및 도면을 참조하여 얻어질 수 있을 것이다.
도 1은 종래의 RF 송신기를 도시하는 도면.
도 2는 본 발명에 따른 예시적인 델타-시그마 변조기를 도시하는 도면.
도 3은 도 2의 예시적인 에러 예측 필터를 위한 주파수 응답을 도시하는 도면.
도 4는 본 발명에 따른 예시적인 1 비트 델타-시그마 변조기를 위한 주파수 응답을 도시하는 도면.
본 발명은 디지털 도메인에서 RF 신호를 직접 합성하고, 1 비트 출력을 갖는 델타-시그마 변조기를 사용하여 디지털 RF 신호를 아날로그 신호로 변환한다. 본 명세서에 설명된 일 예시적인 구현예에서, 델타-시그마 변환기는 대역외 양자화 노이즈의 필터링을 용이하게 하기 위해, 비교적 넓은 신호 대역폭을 갖는 적어도 18의 차수를 갖는다.
고차 델타-시그마 변조기는 신호 대역폭에 대한 RF 주파수의 비가 예를 들어 10의 인수로 최소화될 수 있게 한다. 이 방식으로, RF 필터링 필요 조건은 10 미만의 양호도(quality factor)로 감소되어, 노이즈 쉐이핑된 출력의 RF 필터링을 더 실용적이게 한다. 본 명세서에 설명된 일 예시적인 구현예에서, 델타-시그마 변조기의 RF 신호 대역폭은 기저 대역 신호를 전달하는 정보의 대역폭보다 상당히 크다. 노이즈 쉐이핑 기술은 양자화 노이즈가 RF 신호에 대해 대역외에 있는 것을 보장하기 위해 이용된다.
본 발명은 1 비트 출력이 본질적으로 선형이고 DAC의 출력과 관련된 비선형성 과제를 완화하는 것을 인식한다. 일 예시적인 구현예에서, 본 발명에 따른 델타-시그마 변조기는 2 GHz의 RF 중심 주파수를 갖고, 150 MHz의 신호 대역폭을 갖는 110 dB 초과의 신호 대 노이즈비를 나타낸다.
도 1은 종래의 RF 송신기(100)를 도시한다. 도 1에 도시된 바와 같이, 종래의 RF 송신기(100)는 초기에 디지털-아날로그 변환기(110)를 사용하여 기저 대역 신호를 전달하는 정보를 디지털 신호로 변환한다. 디지털 신호는 이어서 저역 통과 필터(120)에 의해 필터링되고 혼합기(130)를 사용하여 RF 반송파 주파수 신호와 혼합된다. 혼합기(130)의 출력은 이어서 공지의 방식으로 대역외 노이즈를 감소시키기 위해 대역 통과 필터(140)에 의해 필터링된다.
도 2는 본 발명에 따른 예시적인 델타-시그마 변조기(200)를 도시한다. 도 2에 도시된 바와 같이, 예시적인 델타-시그마 변조기(200)는 1 비트 양자화기(210) 및 본 발명에 따른 정합된 주파수 폴/제로 쌍을 갖는 에러 예측 필터(220)를 이용한다. 정합된 주파수 폴/제로 쌍은 식 2와 관련하여 이하에 더 설명된다. 예시적인 에러 예측 필터(220)는 18의 차수를 갖는다.
1 비트 양자화기(210)로의 입력값(u)은 양자화 에러(e)를 생성하는 가산기(230)에 의해 양자화된 출력값(q)에 비교된다. 양자화 에러(e)는 1 클럭 사이클에 대해 레지스터(240) 내에 저장된 에러 예측값(e1)을 생성하기 위해 에러 예측 필터(220)에 의해 프로세싱되고, 이어서 에러 보상된 입력값(u)을 생성하는 가산기(250)에 의해 입력 신호(r)로부터 감산된다. 일반적으로, 에러 예측 필터(220)는 공지의 방식으로 신호를 필터링하기 위해 입력 신호의 몇몇 지식을 이용한다. 예를 들어, 에러가 서서히 변하는 것으로 공지되었다면, 에러 예측 필터(220)는 후속의 샘플에 대해 동일한 값을 사용할 수 있다.
일반적으로, 1 비트 양자화기(210)의 출력은 입력 신호의 개략 근사를 제공한다. 입력 신호(r)는 예를 들어 16 비트 디지털값일 수 있고, 본 발명에 따른 양자화기(210)에 의해 수행된 1 비트 양자화(예를 들어, 양자화는 입력 신호의 극성에 기초할 수 있음)는 개략 아날로그 변환을 제공한다. 1 비트 양자화기(210)와 관련된 양자화 노이즈(e)는 주로 대역외이다. 전술된 바와 같이, 본 발명은 양자화기(210)에 의해 수행된 1 비트 양자화가 본질적으로 선형인 것을 인식한다.
본 명세서에 설명된 예시적인 실시예에서, 양자화 에러[e(n)]는 입력[r(n)]에 상관되지 않는 것으로 가정된다. 따라서, 양자화기 출력[q(t)]의 파워 스펙트럼 밀도(Sq ,q)는 이하와 같이 주파수(f)의 함수로 표현될 수 있고,
Figure pct00001
여기서, r은 입력 신호이고,
Figure pct00002
이다.
제어된 제로 배치
본 발명은 전체 파워 스펙트럼 밀도(Sq ,q)에 대한 양자화기 에러(e)의 파워 스펙트럼 밀도(Se ,e)의 분포가 에러 예측 필터(220)가 특정 주파수에서 제로를 가질 때 관심 대역에서 대략 제로일 수 있는 것을 인식한다. 특히, 수학식 1의 2번째 항은 주파수의 함수이고 관심 대역에서 대략 제로의 값으로 설정될 수 있다. 전술된 바와 같이, 대역외 범위에서 비제로 값은 공지의 방식으로 필터링될 수 있다.
따라서, 양자화 노이즈를 최소화하기 위해, 에러 예측 필터(220)[H(z)]는 (1-H(z))의 절대값이 사전 규정된 값(이상적으로 제로)보다 작도록 설계된다. 일 구현예에서, 사전 규정된 값은 이하에 설명되는 안정성 기준에 기초하여 선택되고,
Figure pct00003
여기서, z-1은 지연 소자(240)에 대응하는 지연 항이다(이전의 샘플값이 현재의 샘플값을 예측할 수 있는 것을 인식함). 수학식 2에 의해 나타낸 바와 같이, (1-H(z))의 값은 식 2의 분모의 임의의 항이 제로가 될 때 제로가 된다. 특히, 양자화 노이즈는 f1, f2,...fN의 주파수에서 제로가 된다. 이 방식으로, 에러 예측 필터(220)는 양자화 노이즈가 관심 대역에서 작도록 구성될 수 있다.
본 발명의 일 양태에 따르면, 에러 예측 필터(220)는 (1-H(z))의 값이 f1, f2,...fN의 원하는 주파수에 대해 단위 원 상에서 필터 제로를 제공하도록 설계된다. 게다가, 에러 예측 필터(220)는 필터 폴이 정확하게 단위 원 내부에서 크기를 갖고 f1, f2,...fN에 실질적으로 동일한 주파수를 갖도록 설계된다. 폴의 실제 크기값(αi)은 노이즈의 과잉 대역외 부스팅을 제한함으로써 안정성을 보장하도록 설정된다.
도 3은 예시적인 에러 예측 필터(220)를 위한 주파수 응답(300)을 도시한다. 도 3에 도시된 바와 같이, 주파수 응답은 관심 대역(B) 내에서 실질적으로 제로이고, 폴은 관심 대역(주파수에 의해 식별됨, B)의 외의 것 미만이다. 주파수 응답은 관심 대역 외에서 Amax의 진폭에 접근한다. 관심 대역은 당업자에게 명백할 수 있는 바와 같이 도 3에 도시된 예시적인 기저 대역 시나리오일 필요는 없다는 것이 주목된다. 폴의 크기(αi)가 1이면, 수학식 2의 분자 및 분모는 서로 상쇄될 수 있고 에러 예측 필터(220)는 임의의 필터링을 제공하지 않을 수 있다는 것이 또한 주목된다.
이 방식으로, 본 발명에 따른 에러 예측 필터(220)는 f1, f2,...fN의 원하는 주파수에서 제로를 제공하고, 제로와 실질적으로 동일한 주파수에서 폴을 제공하고, 폴은 1 미만의 크기값(αi)을 갖는다. 당업자에 명백할 수 있는 바와 같이, 폴 및 제로의 배치는 고정되거나 가변적일 수 있고, 주어진 구현예에 대해 최적화될 수 있다는 것이 주목된다.
도 4는 18의 차수를 갖는 본 발명에 따른 예시적인 1 비트 델타-시그마 변조기(200)에 대한 주파수 응답(400)을 도시한다. 도 4에 도시된 바와 같이, 예시적인 에러 예측 필터(220)는 대략 2 GHz의 통과대역을 나타내고, 100 MHz의 대역폭을 갖는다. 중요하게는, 예시적인 에러 예측 필터(220)는 110 dB의 SFDR을 나타낸다.
통상적으로, 양자화기(210)에 의해 수행된 1 비트 양자화는 높은 오버샘플링비를 필요로 할 수 있다. 예를 들어, 100 kHz의 정도인 오디오 신호의 1 비트 양자화를 이용하는 오디오 인코딩 기술이 20 MHz의 비율로 오디오 신호를 오버샘플링한다. 이러한 오버샘플링은 신호가 통상적으로 수 GHz의 정도인 본 발명의 무선 통신 환경에서 실용적이지 않다. 그러나, 본 발명의 원하는 낮은 오버샘플링비는 통상적으로 불안정한 인코더를 유도할 수 있다. 이하에 설명되는 바와 같이, 본 발명의 양태는 1 비트 양자화에 기초하여 안정한 인코더를 제공하기 위한 기술을 제공한다.
전술된 바와 같이, 양자화 에러[e(n)]는 하나 이상의 실시예에서 입력[r(n)]에 상관되지 않는 것으로 가정된다. 그러나, 더 통상적으로, 에러 신호는 입력에 상관될 수 있다. 따라서, 델타-시그마 변조기(200)는 본 명세서에 설명된 1 비트 양자화기와 같이 특히 낮은 분해능 양자화기에 대해 양자화기(210)의 입력과 양자화 노이즈의 상관에 기인하여 노이즈 상관을 겪게 될 수 있다. 양자화 노이즈와 입력 사이의 상관의 효과를 감소시키기 위해, 디더링 구성 또는 감상관(decorrelating) 구성(또는 양자 모두)이 신호 대 노이즈비를 상당히 열화시키지 않고 노이즈 상관을 감소시키기 위해 이용될 수 있다. 디더링 구성 또는 감상관 구성의 더 상세한 설명을 위해, 본원과 동일자로 각각 출원되고 본 명세서에 참조로서 포함되어 있는 발명의 명칭이 "디더 신호를 사용하는 델타-시그마 변조기 내의 양자화 노이즈를 화이트닝하기 위한 방법 및 장치(Methods and Apparatus for Whitening Quantization Noise in a Delta-Sigma Modulator Using Dither Signal)" 및 "델타-시그마 변조기 내의 양자화 노이즈를 감상관하기 위한 방법 및 장치(Methods and Apparatus for Decorrelating Quantization Noise in a Delta-Sigma Modulator)"인 미국 특허 출원을 참조하라.
델타-시그마 변조기의 샘플링 비율이 400 내지 800 MHz의 비율을 초과할 때, 현존하는 CMOS 기술(예를 들어, 45 nm 프로세스)을 사용하여 델타-시그마 변조기(200)를 구현하는 것이 과제가 될 수 있다. 잠재적으로 8 GS/s 이상만큼 높은 임의적으로 높은 샘플링 주파수에서 델타-시그마 변조기(200)의 구현을 허용하기 위해, 미리보기 블록 프로세싱(look-ahead block processing)이 이용될 수 있다. 미리보기 블록 프로세싱 구성을 위한 더 상세한 설명을 위해, 본원과 동일자로 출원되어 본 명세서에 참조로서 포함되어 있는 발명의 명칭이 "예측 델타-시그마 변조기 내에서의 미리보기 프로세싱을 위한 방법 및 장치(Methods and Apparatus for Look-Ahead Block Processing In Predictive Delta-Sigma Modulators)"인 미국 특허 출원을 참조하라.
결론
본 발명의 예시적인 실시예가 디지털 논리 블록에 대하여 설명되었지만, 당업자에게 명백할 수 있는 바와 같이, 다양한 기능이 소프트웨어 프로그램 내의, 회로 소자 또는 상태 머신에 의한 하드웨어 내의 또는 소프트웨어 및 하드웨어의 모두의 조합 내의 프로세싱 단계로서 디지털 도메인에서 구현될 수 있다. 이러한 소프트웨어는 예를 들어 디지털 신호 프로세서, 응용 특정 집적 회로 또는 마이크로 제어기에 이용될 수 있다. 이러한 하드웨어 및 소프트웨어는 집적 회로 내에 구현된 회로 내에서 구체화될 수 있다.
따라서, 본 발명의 기능은 방법 및 이들 방법을 실시하기 위한 장치의 형태로 구체화될 수 있다. 본 발명의 하나 이상의 양태는 예를 들어 저장 매체 내에 저장되고, 기계 내에 로딩되고 그리고/또는 기계에 의해 실행되든 프로그램 코드의 형태로 구체화될 수 있고, 프로그램 코드가 프로세서와 같은 머신 내에 로딩되어 기계에 의해 실행될 때 머신은 본 발명을 실시하기 위한 장치가 된다. 범용 프로세서 상에서 구현될 때, 프로그램 코드 세그먼트는 특정 논리 회로에 유사하게 동작하는 디바이스를 제공하기 위해 프로세서와 조합된다. 본 발명은 또한 집적 회로, 디지털 신호 프로세서, 마이크로프로세서 및 마이크로 제어기 중 하나 이상에서 구현될 수 있다.
본 명세서에 도시되고 설명된 실시예 및 변형예는 단지 본 발명의 원리를 예시하는 것이고, 다양한 수정이 본 발명의 사상 및 범주로부터 벗어나지 않고 당업자에 의해 구현될 수 있다는 것이 이해되어야 한다.
100: RF 송신기 110: 디지털-아날로그 변환기
120: 저역 통과 필터 130: 혼합기
140: 대역 통과 필터 200: 델타-시그마 변조기
210: 1 비트 양자화기 220: 에러 예측 필터
230: 가산기 240: 레지스터

Claims (10)

  1. 입력 신호로부터 RF 신호를 합성하기 위한 방법에 있어서,
    양자화기를 사용하여 상기 입력 신호를 양자화하는 단계와,
    상기 양자화기와 관련된 양자화 에러를 결정하는 단계와,
    에러 예측 필터를 사용하여 에러 예측값을 생성하는 단계?상기 에러 예측 필터는 f1, f2,...fN의 하나 이상의 원하는 주파수에 대한 단위 원 상의 하나 이상의 필터 제로(filter zeros)와, 상기 단위 원 내부에서 크기(magnitude) 및 f1, f2,...fN의 상기 하나 이상의 원하는 주파수에 실질적으로 동일한 주파수를 갖는 하나 이상의 필터 폴(filter pole)을 가짐?와,
    상기 입력 신호로부터 상기 에러 예측값을 감산하는 단계를 포함하는
    입력 신호로부터 RF 신호를 합성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 필터 폴은 노이즈의 대역외 부스팅을 감소시키는 크기를 갖는
    입력 신호로부터 RF 신호를 합성하기 위한 방법.

  3. 제 1 항에 있어서,
    상기 필터 제로는 f1, f2,...fN의 상기 하나 이상의 원하는 주파수에 대해 고정되는
    입력 신호로부터 RF 신호를 합성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 필터 제로는 가변적이고 f1, f2,...fN의 상기 하나 이상의 원하는 주파수는 프로그램 가능한 값인
    입력 신호로부터 RF 신호를 합성하기 위한 방법.
  5. 델타-시그마 변조기에 있어서,
    입력 신호를 양자화하기 위한 양자화기와,
    상기 양자화기와 관련된 양자화 에러를 결정하기 위한 비교 회로와,
    에러 예측값을 생성하기 위한 에러 예측 필터?상기 에러 예측 필터는 f1, f2,...fN의 하나 이상의 원하는 주파수에 대한 단위 원 상의 하나 이상의 필터 제로와, 상기 단위 원 내부에서 크기 및 f1, f2,...fN의 상기 하나 이상의 원하는 주파수에 실질적으로 동일한 주파수를 갖는 하나 이상의 필터 폴을 가짐?와,
    상기 입력 신호로부터 상기 에러 예측값을 감산하기 위한 가산기를 포함하는
    델타-시그마 변조기.
  6. 제 5 항에 있어서,
    상기 필터 폴은 노이즈의 대역외 부스팅을 감소시키는 크기를 갖는
    델타-시그마 변조기.
  7. 제 5 항에 있어서,
    상기 필터 제로는 가변적이고, f1, f2,...fN의 상기 하나 이상의 원하는 주파수는 프로그램 가능한 값인
    델타-시그마 변조기.
  8. 제 5 항에 있어서,
    상기 비교 회로는 1 비트 양자화기로의 입력을 상기 1 비트 양자화기의 출력에 비교함으로써 상기 양자화 에러를 얻는
    델타-시그마 변조기.
  9. 집적 회로에 있어서,
    델타 시그마 변조기를 포함하고,
    상기 델타 시그마 변조기는,
    입력 신호를 양자화하기 위한 양자화기와,
    상기 양자화기와 관련된 양자화 에러를 결정하기 위한 비교 회로와,
    에러 예측값을 생성하기 위한 에러 예측 필터?상기 에러 예측 필터는 f1, f2,...fN의 하나 이상의 원하는 주파수에 대한 단위 원 상의 하나 이상의 필터 제로와, 상기 단위 원 내부에서 크기 및 f1, f2,...fN의 상기 하나 이상의 원하는 주파수에 실질적으로 동일한 주파수를 갖는 하나 이상의 필터 폴을 가짐?와,
    상기 입력 신호로부터 상기 에러 예측값을 감산하기 위한 가산기를 포함하는
    집적 회로.
  10. 제 9 항에 있어서,
    상기 필터 폴은 노이즈의 대역외 부스팅을 감소시키는 크기를 갖는
    집적 회로.
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