JP2016021739A - デジタル補間器及び補間方法 - Google Patents
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Abstract
Description
12 入力
15 第1のクロック
18 出力
19 第2のクロック
20 微分器
22 微分器20のストレージ
24 微分器20の減算器
25 微分器20の出力
30 補間器ステージ
32 補間器ステージ30のストレージ
32a ストレージ32の入力
32c ストレージ32の出力
34 加算器
34a 加算器34の更なる入力
34b 加算器34の入力
34c 加算器34の出力
35 ORゲート
35c ORゲート35の出力
36 除算器
36a 除算器36の入力
36b 除算器36の出力
38 減算器
38a 減算器38の第1の入力
38b 減算器38の第2の入力
38c 減算器38の出力
39 補間器ステージの出力
40 積分器
42 積分器40のストレージ
44 積分器40の加算器
44a 加算器44の更なる入力
44b 加算器44の一方の入力
45 ORゲート
45c ORゲート45の出力
50 デジタル入力信号
52 出力信号
f1 第1のクロック周波数
f2 第2のクロック周波数
t1 第1のクロックタイム
t2 後続のクロックタイム
Claims (13)
- 第1のクロック周波数(f1)の入力信号を受信するための入力(12)と、前記第1のクロック周波数(f1)より大きい第2のクロック周波数(f2)の補間済み信号を提供するための出力(18)とを備える、デジタル補間器であって、
前記デジタル補間器は:
−前記入力(12)に接続された微分器(20);
−前記微分器の出力(25)に接続された補間器ステージ(30);並びに
−前記出力(18)及び前記補間器ステージ(30)の出力(39)に接続された積分器(40)
を備える、デジタル補間器において、
前記デジタル補間器は:
前記補間器ステージ(30)はストレージ(32)、加算器(34)、除算器(36)、減算器(38)を備え;
前記加算器(34)の出力(34c)は前記除算器の入力(36a)に接続され;
前記除算器の出力(36b)は前記ストレージの入力(32a)に接続され;
前記ストレージの出力(32c)は前記加算器(34)の入力(34b)に接続され;
前記減算器(38)の第1の入力(38a)は前記微分器の前記出力(25)に接続され;
前記減算器(38)の第2の入力(38b)は前記除算器の前記出力(36b)に接続され;
前記加算器(34)の更なる入力(34a)は前記微分器の前記出力(25)に接続される
ことを特徴とする、デジタル補間器。 - 前記第1のクロック周波数(f1)で動作する第1のクロック(15)と、前記第2のクロック周波数(f2)で動作する第2のクロック(19)とを更に備える、請求項1に記載のデジタル補間器。
- 前記第2のクロック周波数(f2)は前記第1のクロック周波数(f1)の整数倍である、請求項1又は2に記載のデジタル補間器。
- 前記微分器は前記第1のクロック周波数(f1)で動作し、
前記補間器ステージ(30)及び前記積分器(40)は前記第2のクロック周波数(f2)で動作する、請求項1乃至3のいずれか1項に記載のデジタル補間器。 - 前記微分器(20)は、前記第1のクロック周波数(f1)で駆動されるストレージ(22)と、前記第1のクロック(15)の第1のクロックタイム(t1)における入力信号と前記第1のクロック(15)の後続のクロックタイム(t2)における入力信号との間の差分を計算するための減算器(24)とを備える、請求項1乃至4のいずれか1項に記載のデジタル補間器。
- 前記除算器(36)は、前記加算器(34)の前記出力(34c)を一定の因数で除算する、請求項1に記載のデジタル補間器。
- 前記補間器ステージ(30)の前記減算器(38)の出力(38c)は、前記積分器(40)に接続される、請求項1に記載のデジタル補間器。
- 前記積分器(40)はストレージ(42)及び加算器(44)を備え、
前記加算器(44)の一方の入力(44b)は前記積分器の前記ストレージ(42)に接続され、その一方で前記加算器(44)の更なる入力(44a)は前記補間器ステージ(30)の前記出力(39)に接続される、請求項1乃至7のいずれか1項に記載のデジタル補間器。 - 前記補間器ステージ(30)の前記ストレージ(32)及び前記積分器の前記ストレージ(42)は、前記第2のクロック周波数(f2)で動作する、請求項1乃至8のいずれか1項に記載のデジタル補間器。
- 前記補間器ステージ(30)の前記ストレージ(32)及び前記積分器の前記ストレージ(42)のうちの少なくとも1つは、前記第1のクロック(15)によってリセットできる、請求項9に記載のデジタル補間器。
- 前記補間器ステージの前記ストレージ(32)及び前記積分器の前記ストレージ(42)のうちの少なくとも1つは、前記第1のクロック(15)に接続された入力を有するORゲート(35、45)の出力(35c、45c)と接続される、請求項10に記載のデジタル補間器。
- 請求項1乃至11のいずれか1項に記載のデジタル補間器(10)を少なくとも1つ備える、電子デバイス。
- 第1のクロック周波数(f1)のデジタル入力信号(50)を、第2のクロック周波数(f2)の出力信号(52)へと補間する方法であって、
前記方法は:
−前記入力信号(50)のデジタルシーケンスを微分するステップ;
−補間器ステージ(30)において、微分された前記シーケンスを補間するステップ;
−前記補間器ステージ(30)からの補間済み信号を積分するステップ
を含み、
前記補間器ステージ(30)はストレージ(32)、加算器(34)、除算器(36)、減算器(38)を備え、
前記加算器(34)の出力(34c)は前記除算器の入力(36a)に接続され;
前記除算器の出力(36b)は前記ストレージの入力(32a)に接続され;
前記ストレージの出力(32c)は前記加算器(34)の入力(34b)に接続され;
前記減算器(38)の第1の入力(38a)は前記微分器の前記出力(25)に接続され;
前記減算器(38)の第2の入力(38b)は前記除算器の前記出力(36b)に接続され;
前記加算器(34)の更なる入力(34a)は前記微分器の前記出力(25)に接続される
ことを特徴とする、方法。
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