CN105281709B - 数字内插器与内插方法 - Google Patents

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Abstract

本发明涉及数字内插器，其包括在第一时钟频率(f1)上接收输入信号的输入(12)，并且包括在第二时钟频率(f2)上提供内插信号的输出(18)，该第二时钟频率(f2)大于第一时钟频率(f1)。内插器包括连接到输入(12)的微分器(20)，连接到微分器输出(25)的内插器级(30)，以及连接到输出(18)并连接到内插器级(30)的输出(39)的积分器(40)。

Description

数字内插器与内插方法
技术领域
本发明涉及数字内插器以及将第一时钟频率上的数字信号序列内插到大于该第一时钟频率的第二时钟频率上的信号序列的相应方法。
背景技术
对于有效数据存储有利的是减少存储器中的数据量并且从仅仅两个连续的存储信号或存储值中再生一系列或序列信号。以这种方式，可节约存储空间和/或可压缩要存储的数据。对于例如具有这种类似移动电话或腕表的可穿戴或移动电子设备的特定应用，可存在用于以相对低的采样速率存储代表声音或音乐数据的需求。当从存储器读取数据并且用于从所存储的数据中再生声音或音乐时，通常需要硬件实施的存储信号内插。
存在使用有限响应滤波器(FIR)的级联数字内插器的解决方案，例如以便实现从32kHz到256kHz的内插。该FIR滤波器的级联需要相对大量的门或存储器块，其依次可覆盖对应集成电路(IC)区域的主要部分。
鉴于专利申请EP 0 658 979 A2和专利US 5,835,390，内插滤波器同样已知。
专利申请US 2010/0135368 A1描述了能够实施输入样本流内插的装置。对此，内插机构包括具有线性内插器的上采样器结构。上采样器电路包括微分器，线性内插器以及积分器，用于提供具有频率大于输入信号频率的输出内插信号。
发明内容
因此本发明的目的是提供改进的数字内插器，其中内插器的硬件需要更少的集成电路空间。另外，数字内插器应当在其门或存储器块的数量和布置方面呈现相当简单的结构以便节省集成电路的空间。同时，数字内插器应提供优良或优秀的内插结果并且甚至应在长期规模上稳定运行。
在第一方面，本发明涉及数字内插器，其包括在第一时钟频率上接收输入信号的输入。数字内插器进一步包括在第二时钟频率上提供内插信号的输出，其中第二时钟频率大于第一时钟频率。内插器包括连接到输入的微分器。内插器进一步包括连接到微分器输出的内插器级并且进一步包括连接到输出并且连接到内插器输出的积分器。
因此，数字内插器包括三个级或部件，即标识为微分器的微分器级，内插器级以及积分器或积分器级。将三个部件或级布置为序列或级联。由微分器的输入提供数字内插器的输入。微分器的输出连接到内插器级的输入并且内插器级的输出连接到积分器的输入，而积分器的输出形成数字内插器的输出。如下将解释的是，微分器，内插器级和积分器的序列或级联向数字内插器提供节约空间的途径，该数字内插器与若干FIR的级联相比空间更小。同样可减少IC上的存储器块或存储器单元的总数。同时，可简化数字内插器的整体架构。实际上，包括微分器，内插器级和积分器的数字内插器相当有鲁棒性并且用于提供充分或甚至优秀质量的内插信号。
根据实施例，数字内插器包括在第一时钟频率上运行的第一时钟，并且进一步包括在第二时钟频率上运行的第二时钟。如已提到的，第二时钟频率大于第一时钟频率。在进一步实施例中第二时钟频率是第一时钟频率的整数倍。数字内插器，即微分器，内插器级和积分器的序列或级联用于基于第一时钟频率的连续信号为第二时钟频率的每个时钟信号提供信号。例如，第二时钟频率比第一时钟频率大八倍。以这种方式，基于第一时钟频率存储在存储器中并且被进行读取操作的压缩信号可基于第二时钟频率转移到内插信号中。
根据另一实施例，微分器在第一时钟频率上运行，而内插器级和积分器在第二时钟频率上运行。借助于微分器，首先微分要内插的信号。因此，导出并获取数据信号序列的第一导数。然后基于差分信号序列实施并且进行由内插器级执行的内插。但是末端的积分器在相比进行输出读取的第一时钟频率更大的第二时钟频率上将内插信号变换为数据信号。
与可基于FIR级的级联的传统解决方案相比，以这种方式可简化数字内插器的整体架构，而没有关于信号质量的任何实质不利影响。
根据进一步实施例，微分器包括由第一时钟频率驱动或运行的存储器，并且进一步包括计算第一时钟的第一时钟时间的输入信号与第一时钟的随后时钟时间的输入信号之间的差的减法器。通常，存储器有效地担当移位寄存器。存储器在第一时钟的第一时钟时间上存储输入信号并且在第一时钟的随后时钟时间上将所存储的信号转发到微分器。
在随后时钟时间或在随后时钟时间期间将第一输入信号转发到微分器的同时，通过存储器存储由第一时钟的随后时钟时间提供并且与该随后时间一致的信号。在进一步，即在下一连续时钟时间期间，将在第二时钟时间上或在第二时钟时间期间存储的信号转发到微分器等。因此，在微分器的减法器连接到微分器的存储器输出以及连接到数字内插器的整体输入，即到微分器的输入的同时，存储器提供输入信号并且将该输入信号转发到与先前时钟时间对应的微分器。然后可运行减法器以便计算在第一时钟时间的输入信号与第二或连续时钟时间的输入信号之间的差。因此，减法器的输出总是指示在第一时钟频率上提供的连续输入信号之间的变化和差。
根据另一实施例，内插器级包括存储器，加法器，除法器以及减法器。其中加法器的输出连接到除法器的输入。除法器的输出连接到存储器输入。存储器输出连接到加法器的输入并且加法器的另一输入连接到微分器的输出。换句话说，内插器级包括由加法器，除法器和存储器组成的回路。
在此，减法器的一个输入连接到内插器级的输入。因此减法器与加法器平行，同时减法器的第二输入与除法器的输出连接。存储器，加法器，除法器以及减法器的这种特别布置允许计算处于第一时钟时间的微分器的输出与随后或第二时钟时间的微分器的输出之间的一系列信号。通过存储器，加法器，除法器以及减法器的布置实现的内插器级提供特定内插功能，其对基于第二时钟频率计算一系列信号值是相当有利且有效的，其中该一系列信号值连续接近基于第一时钟频率提供的连续信号值。
通过存储器，加法器和除法器的回路，可将由存储器先前存储的信号添加到例如在第一时钟频率的第一时钟时间上初始提供的信号。将两个信号的和由除法器进行除法运算，并且将经过除法的信号存储在存储器中，该存储器与微分器的存储器相比可用作一种移位寄存器。相比微分器，内插器级运行在第二时钟信号上。因此，在内插器级的连续运行之间的时间间隔比在第一时钟频率上提供的两个连续信号之间的时间间隔更短。
假设在第一时钟的第一时钟时间上的微分器的输出为0并且在第一时钟的连续时钟时间上的输出等于1，可运行内插器级以便计算在这些连续输出信号之间的信号序列。假设内插器级的除法器通过因子2持续进行除法，可运行加法器，除法器以及存储器的回路以生成下列值的序列：1/2，3/4，7/8，15/16，31/32等等。
根据进一步实施例，内插器级的除法器将加法器的输出除以常数因子。除法器的输出连接到内插器级的存储器的输入。由第二时钟频率驱动内插器级的存储器。然后将在第二时钟的第一时钟时间上提供的存储器的输入提供给第二时钟的随后或连续时钟时间上的加法器的输入。因此，内插器级的加法器的一个输入连接到内插器级的存储器的输出，同时加法器的另一个输入连接到微分器的输出，特别是连接到微分器的减法器的输出。
根据进一步实施例，在通过内插器级的存储器存储加法器的除法输出之前，内插器级的除法器将加法器的输出除以常数因子。
根据另一实施例，内插器级的减法器具有连接到微分器输出的第一输入，并且进一步具有连接到除法器的输出的第二输入。以这种方式，内插器级的减法器用于基于第二时钟频率提供序列信号。
假设内插器级的输入信号从0跳变到1，并且进一步假设除法器不断将加法器的输出除以因子2，则减法器的输出序列改为：1/2，1/4，1/8，1/16，1/32等。以这种方式，可生成一系列信号，其中在连续信号之间的差不断减小。以这种方式，可提供相比线性内插更加有效的内插方案。
根据进一步实施例，内插器级的减法器的输出连接到数字内插器的积分器。因此，如上所述的一系列信号可通过积分器积分。此外，通过积分器，可补偿由微分器提供的初始导数进而数字内插器的信号输出相比于其初始输入处于相同的域中。
根据另一实施例，积分器包括存储器和加法器。加法器的一个输入连接到积分器的存储器，同时加法器的另一个输入连接到内插器级的输出。同样由第二时钟信号驱动积分器。以这种方式，可生成内插信号的序列。
在另一实施例中，内插器的存储器以及积分器的存储器运行在第二时钟频率上。以这种方式，通过第二时钟频率和相应时钟信号有效地向内插器级和积分器提供时钟。
根据进一步实施例，通过第一时钟，即通过第一时钟信号可重置内插器的存储器以及积分器的存储器中的至少一个。以这种方式，可在内插操作的开始重置内插器。以这种方式可避免数字内插器输出的潜在漂移。
在又一实施例中，内插器级的存储器以及积分器的存储器中的至少一个与或门(OR-gate)的输出连接，该或门具有连接到第一时钟的输入。以这种方式，在有规律的时间间隔处重置内插器级或积分器中的至少一个的存储器，该时间间隔对应于在第一时钟的连续信号之间的时间间隔。同样以这种方式，可避免并且抵消数字内插器的输出信号的漂移。
通常，内插器级的存储器以及积分器的存储器两者每个都经由单独的或门与第一时钟连接。
根据另一方面，本发明同样涉及包括如上所述的至少一个数字内插器的电子器件。该电子器件可实现为移动或可穿戴设备。电子器件可包括电子表或移动电话。
在进一步方面，本发明同样涉及将基于第一时钟频率提供的输入信号内插到基于第二时钟频率的一系列信号的方法，其中第二时钟频率大于第一时钟频率。该方法包括步骤，微分在第一时钟频率上提供的输入信号，内插连续微分信号序列，以及积分内插的信号序列。
特别是该方法通过如上所述的数字内插器实施并进行。因此，结合数字内插器所描述的本发明同样适用于内插方法，反之亦然。特别是关于数字内插器描述的任意特征，益处以及特点同样适用于内插的方法；反之亦然。
附图说明
在下文中，将通过参考附图对本发明的实施例进行描述，在附图中：
图1示意性示出数字内插器的电路图，
图2示出数字内插器的进一步表示，
图3示出数字内插器的输出和输入信号，
图4示出数字内插器在其输入，其输出以及其部件的输出或输入处的各种信号，该部件即微分器，内插器级和/或积分器，以及
图5是相应内插方法的流程图。
具体实施方式
图1中，以框图示出数字内插器10。数字内插器包括接收并且处理输入信号50的输入12并且进一步包括提供内插的输出信号52的输出18。数字内插器10进一步包括第一时钟输入14以及第二时钟输入16。基于通过第一时钟频率f1驱动的第一时钟信号提供输入信号50，同时输出18通过第二时钟信号，即通过第二时钟频率f2驱动，该第二时钟频率f2大于第一时钟频率f1。
数字内插器10包括微分器20，内插器级30以及积分器40。微分器20，内插器级30以及积分器40互相连接以形成级联。微分器20的输出连接到内插器级30的输入，同时内插器级的输出连接到积分器40的输入。积分器40的输出形成或对应于数字内插器10的输出18。数字内插器10的输入12与微分器20的输入相等或连接到微分器20的输入。
第一时钟输入14连接到在第一时钟频率f1上运行的第一时钟15。第二时钟输入16连接到由第二时钟频率f2驱动的第二时钟19，该第二时钟频率f2大于第一时钟频率f1。
通常，第二时钟频率f2是第一时钟频率f1的整数倍。
微分器20包括由第一时钟15驱动的存储器22，并且进一步包括减法器24。减法器24包括第一输入24a和第二输入24b。第一输入24a连接到输入12，同时第二输入24b连接到存储器22的输出22c。存储器22的第一输入22a同样连接到输入12。存储器22的第二输入22b经由时钟输入14连接到第一时钟15。以这种方式，存储器22用作并且呈现类似移位寄存器。存储器22可操作以存储一个信号值并且在进行的时钟信号处输出所存储的信号值。以这种方式，微分器20的减法器24的一个输入24a连接到输入12，同时另一个输入24b连接到存储器22的输出22c。以这种方式，减法器24具有在时间T处的信号输入和时间T-1处的输入。
因此减法器24比较并且减去在第一时钟15的随后时钟时间处出现在微分器20上的连续信号。
减法器24的输出24c形成连接到内插器级30的微分器20的输出25。
内插器级30包括另一个存储器32，加法器34，除法器36以及减法器38。如图1和2所示，内插器级30包括并且形成连接到积分器40的内插器级输出39，特别是连接到积分器40的输入。内插器级30的存储器32包括与除法器36的输出36b连接的第一输入32a。
除法器36的输入36a连接到加法器34的输出34c。加法器34的第二输入34b连接到存储器32的输出32c。以这种方式，存储器32，加法器34以及除法器36形成闭合回路。存储器32进一步包括连接到第二时钟19的第二输入32b。因此，内插器级30的存储器32通过第二时钟19驱动并且因此比微分器20运行得更快。内插器级30的加法器34的第一输入34a连接到微分器20的输出25，并且因此连接到微分器20的减法器24的输出24c。
假设输入信号50从0跳变到1并且通过第一时钟运行并且驱动两个连续信号，内插器30的回路32，34，36用于生成诸如1/2，3/4，7/8，15/16等的信号序列。
内插器级30进一步包括具有第一输入38a和第二输入38b以及输出38c的减法器38，其中该输出38c形成内插器级30的输出39。减法器38的输入38a直接连接到微分器20的输出25。减法器38的另一个输入38b连接到除法器36的输出36b。以这种方式，将如上所描述并且提到的信号序列传送到诸如1/2，1/4，1/8，1/16，1/32等的序列中。
积分器40包括另一个加法器44和存储器42。存储器的第一输入42a连接到加法器44的输出44c，同时存储器42的另一个输入42b同样连接到第二时钟19。加法器44的输入44a连接到内插器级30的输出39。加法器44的另一个输入44b连接到存储器42的输出42c。从图1显而易见，将积分器40的加法器44和存储器42布置在闭合回路中，以便在加法器44的输入44a处获取的连续信号累积。所以例如当输入信号50在第一时钟15的连续信号t和t+1之间从0跳变到1时，积分器40迅速地传递中间值，该中间值迅速地接近在时钟时间t+1处存在的输入信号的目标值。
图2中更详细示出根据图1的数字内插器10。其中相同或相似附图标记表示相同或相似部件。另外，示出两个或门35，45。或门35包括输出35c，其连接到内插器级30的存储器32的重置输入。该或门35的一个输入35a连接到没有特别示出的复位开关，同时另一个输入35b连接到第一时钟15或第一时钟输入14。
以类似的方式，同样将积分器40的或门45的第一输入45a连接到重置开关，同时或门45的第二输入45b连接到第一时钟15或第一时钟输入14。而且其中或门的输出45c连接到积分器40的存储器42的重置输入。以这种方式每次第一时钟15进一步执行一个步骤时，存储器32，42被重复重置。以这种方式，可补偿或消除当启动数字内插器10时输出信号的漂移和抵消效应。
另外并且与图1相比，图2进一步示出微分器20的另一存储器26。该附加存储器26的输出26c连接到存储器22的输入22a。该附加存储器26的输入26a连接到数字内插器10的输入12。因此另一个输入26b同样连接到第一时钟15或到第一时钟输入14。以这种方式，另一个输入26用作存储器22并且因此用作微分器20的缓冲。
进一步在图2中，在第一加法器44之后的积分器40中存在另一个或第二加法器46。第二加法器46的第一输入连接到第一加法器44的输出，并且第二加法器46的第二输入连接到微分器20的减法器24的第二输入。第二加法器46的输出提供内插的输出信号28，其为数字内插器10的积分器40的输出。
要注意的是第二加法器46采用来自微分器20的起始数据值以添加内插的结果。在每次重置时，内插结果为零并且第二加法器在其输出28处仅给出起始数据。
图3中，基于第一时钟频率f1提供的输入信号50与基于第二时钟频率f2提供的数字内插器10的输出信号52一起示出。如图3所示，输入信号50相当粗糙，而输出信号52表示输入信号50的连续信号值的相当光滑的内插。
图4中示出输入信号50和输出信号52相对于时间的振幅。另外，图4示出微分器20的输出并且因此示出所微分的输入信号54。图4进一步指示内插器级30的输出并且示例性地示出内插器级输出信号56。输入信号50和输出信号52的比较显示出输入信号50的平滑处理。
最终将注意的是，内插器级30的除法器36当前描述为采用等于2的除数操作的除法器。然而，存在采用可容易地实现不同内插方案的不同的除法器36的许多其它可想到的实现方式。
图5进一步表示通过数字内插器10引入并且运行的内插方法的流程图。在第一步骤100中微分输入信号。在连续的第二步骤102中，内插微分信号或导出的信号54内插以形成内插器级输出信号56。在进一步步骤104中，内插并微分的信号56通过积分器40积分以便在第二时钟频率f2上形成输出信号52，该第二时钟频率f2大于在其上提供输入信号50的时钟频率f1。

Claims (13)

1.一种数字内插器，包括在第一时钟频率上接收输入信号的输入(12)并且包括在第二时钟频率上提供内插信号的输出(18)，所述第二时钟频率大于所述第一时钟频率，所述内插器包括：
-微分器(20)，其连接到所述输入(12)，
-内插器级(30)，其连接到微分器输出(25)，以及
-积分器(40)，其连接到所述输出(18)并且连接到所述内插器级(30)的输出(39)，
所述数字内插器的特征在于所述内插器级(30)包括存储器(32)，加法器(34)，除法器(36)以及减法器(38)，其中所述加法器(34)的输出(34c)连接到除法器的输入(36a)，其中除法器的输出(36b)连接到存储器输入(32a)，并且其中存储器输出(32c)连接到所述加法器(34)的输入(34b)，其中所述减法器(38)的第一输入(38a)连接到所述微分器输出(25)并且所述减法器(38)的第二输入(38b)连接到所述除法器的输出(36b)，并且其中所述加法器(34)的另一个输入(34a)连接到所述微分器输出(25)。
2.根据权利要求1所述的数字内插器，进一步包括在所述第一时钟频率上运行的第一时钟(15)并且包括在所述第二时钟频率上运行的第二时钟(19)。
3.根据权利要求1所述的数字内插器，其中所述第二时钟频率是所述第一时钟频率的整数倍。
4.根据权利要求1所述的数字内插器，其中所述微分器在所述第一时钟频率上运行并且其中所述内插器级(30)和所述积分器在所述第二时钟频率上运行。
5.根据权利要求1所述的数字内插器，其中所述微分器(20)包括存储器(22)和减法器(24)，所述存储器(22)由所述第一时钟频率驱动并且所述减法器(24)用于计算在所述第一时钟(15)的第一时钟时间的 输入信号与所述第一时钟(15)的随后时钟时间的输入信号之间的差。
6.根据权利要求1所述的数字内插器，其中所述除法器(36)将所述加法器(34)的输出(34c)除以常数因子。
7.根据权利要求1所述的数字内插器，其中所述内插器级(30)的减法器(38)的输出(38c)连接到所述积分器(40)。
8.根据权利要求1所述的数字内插器，其中所述积分器(40)包括存储器(42)和加法器(44)，其中所述加法器(44)的一个输入(44b)连接到所述积分器的存储器(42)并且其中所述加法器(44)的另一个输入(44a)连接到所述内插器级(30)的输出(39)。
9.根据权利要求1所述的数字内插器，其中所述内插器级(30)的存储器(32)以及积分器的存储器(42)在所述第二时钟频率上运行。
10.根据权利要求9所述的数字内插器，其中通过所述第一时钟(15)可重置所述内插器级(30)的存储器(32)和所述积分器的存储器(42)中的至少一个。
11.根据权利要求10所述的数字内插器，其中所述内插器级的存储器(32)和所述积分器的存储器(42)中的至少一个与具有连接到所述第一时钟(15)的输入的或门(35，45)的输出(35c，45c)连接。
12.一种电子设备，包括至少一个根据权利要求1所述的数字内插器。
13.一种内插方法，用于将第一时钟频率的数字输入信号(50)内插到第二时钟频率的输出信号(52)，该方法包括如下步骤：
-微分所述输入信号(50)的数字序列，
-在内插器级(30)中内插所微分的序列，所述内插器级(30)包括存储器(32)，加法器(34)，除法器(36)以及减法器(38)，其中所述加法器(34)的输出(34c)连接到除法器的输入(36a)，其中除法器的输出(36b)连接到存储器输入(32a)并且其中存储器输出(32c)连接到所述加法器(34)的输入(34b)，其中所述减法器(38)的第一输入(38a)连接到微分器输出(25)并且所述减法器(38)的第二输入(38b)连接到 所述除法器的输出(36b)，并且其中所述加法器(34)的另一个输入(34a)连接到所述微分器输出(25)，以及
-积分来自所述内插器级(30)的内插信号。
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