KR101766022B1 - 디지털 보간기 및 보간하는 방법 - Google Patents

디지털 보간기 및 보간하는 방법 Download PDF

Info

Publication number
KR101766022B1
KR101766022B1 KR1020150097756A KR20150097756A KR101766022B1 KR 101766022 B1 KR101766022 B1 KR 101766022B1 KR 1020150097756 A KR1020150097756 A KR 1020150097756A KR 20150097756 A KR20150097756 A KR 20150097756A KR 101766022 B1 KR101766022 B1 KR 101766022B1
Authority
KR
South Korea
Prior art keywords
input
output
interpolator
clock
storage
Prior art date
Application number
KR1020150097756A
Other languages
English (en)
Other versions
KR20160007418A (ko
Inventor
마씨밀리아노 브라코
Original Assignee
더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디 filed Critical 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
Publication of KR20160007418A publication Critical patent/KR20160007418A/ko
Application granted granted Critical
Publication of KR101766022B1 publication Critical patent/KR101766022B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • H03H11/20—Two-port phase shifters providing an adjustable phase shift
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H03H17/0416—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0427—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/0438—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0444—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/0671—Cascaded integrator-comb [CIC] filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0211—Frequency selective networks using specific transformation algorithms, e.g. WALSH functions, Fermat transforms, Mersenne transforms, polynomial transforms, Hilbert transforms
    • H03H17/0213—Frequency domain filters using Fourier transforms
    • H03H2017/0214—Frequency domain filters using Fourier transforms with input-sampling frequency and output-delivery frequency which differ, e.g. interpolation, extrapolation; anti-aliasing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Complex Calculations (AREA)

Abstract

본 발명은 제 1 클록 주파수 (f1) 의 입력 신호를 수신하기 위한 입력 (12) 을 포함하고, 상기 제 1 클록 주파수 (f1) 보다 큰 제 2 클록 주파수 (f2) 의 보간된 신호를 제공하기 위한 출력 (18) 을 포함하는, 디지털 보간기에 관한 것이다. 보간기는 입력 (12) 에 접속된 미분기 (20), 미분기 출력 (25) 에 접속된 보간기 스테이지 (30), 및 출력 (18) 에 접속되고 그리고 보간기 스테이지 (30) 의 출력 (39) 에 접속된 적분기 (40) 를 포함한다.

Description

디지털 보간기 및 보간하는 방법{DIGITAL INTERPOLATOR AND METHOD OF INTERPOLATING}
본 발명은 디지털 보간기 및 제 1 클록 주파수의 디지털 신호들의 시퀀스를 제 1 클록 주파수보다 큰 제 2 클록 주파수의 신호들의 시퀀스로 보간하는 각각의 방법에 관한 것이다.
충분한 데이터 저장을 위해, 스토리지에서 데이터의 양을 감소시키고 단지 2 개의 연속적으로 저장된 신호들 또는 저장값들로부터의 신호들의 시리즈 또는 시퀀스를 재생하는 것이 이롭다. 이러한 식으로, 저장 공간이 절약될 수 있고 및/또는 저장될 데이터가 압축될 수 있다. 예를 들어, 웨어러블 또는 모바일 전자 디바이스들, 예컨대 모바일 폰들 또는 손목 시계들을 갖는 특정 어플리케이션에 대하여, 비교적 낮은 샘플링 레이트에서 사운드 또는 뮤직을 표현하는 데이터를 저장하기 위한 요구가 있을 수도 있다. 메모리로부터 데이터를 판독할 때 그리고 저장된 데이터로부터 사운드 또는 뮤직을 재생하기 위해, 저장된 신호들의 하드웨어 구현 보간이 일반적으로 필요하다.
예를 들어, 32 kHz 에서 256 kHz 까지 보간을 구현하기 위해서, 유한 응답 필터들 (FIR) 의 캐스캐이드를 사용하는 디지털 보간기들에 대한 솔루션들이 존재한다. 그러한 FIR 필터들의 캐스캐이드는 비교적 많은 양의 게이트들 또는 메모리 블록들을 필요로 하며, 이는 결국 각각의 집적 회로 (IC) 의 면적의 주요 부분을 커버할 수도 있다.
보간 필터는 또한 EP 특허출원 제 0 658 979 A2 호 및 US 특허 제 5,835,390 호에 의해 또한 알려져 있다.
미국 특허출원 제 2010/0135368 A1 호는 이력 샘플 스트림의 보간을 수행하는 것이 가능한 장치를 기재한다. 이를 위해, 보간 메커니즘은 선형 보간기를 포함하는 업 샘플러 구조를 포함한다. 업 샘플러 회로는 입력 신호의 주파수보다 큰 주파수를 갖는 출력 보간 신호를 제공하기 위해 미분기, 선형 보간기 및 적분기를 포함한다.
따라서, 본 발명의 목적은 개선된 디지털 보간기를 제공하는 것이며, 보간기의 하드웨어는 집적 회로 상에서 적은 공간을 필요로 한다. 부가적으로, 디지털 보간기는 집적 회로 상의 공간을 절약하기 위해서 메모리 블록들 또는 게이트들의 배열 및 그 수에 관하여 오히려 간단한 구조를 발휘하여야 한다. 동시에, 디지털 보간기는 양호하고 우수한 보간 결과들을 제공하여야 하고 장기적인 규모에서도 안정적으로 작동하여야 한다.
제 1 양태에 있어서, 본 발명은 제 1 클록 주파수에서 입력 신호를 수신하기 위한 입력을 포함하는 디지털 보간기와 관련된다. 디지털 보간기는 제 2 클록 주파수에서 보간된 신호를 제공하는 출력을 더 포함하며, 제 2 클록 주파수는 제 1 클록 주파수보다 크다. 보간기는 입력에 접속된 미분기를 포함한다. 보간기는 미분기 출력에 접속된 보간기 스테이지를 더 포함하고, 출력에 접속되고 보간기 출력에 접속된 적분기를 더 포함한다.
이에, 디지털 보간기는 3 개의 스테이지들 또는 컴포넌트들, 즉 미분기로서도 지칭되는 미분기 스테이지, 보간기 스테이지 및 적분기 또는 적분기 스테이지를 포함한다. 3 개의 컴포넌트들 또는 스테이지들은 스테이지들의 캐스캐이드로서 또는 시리즈로 배열된다. 디지털 보간기의 입력은 미분기의 입력에 의해 제공된다. 미분기의 출력은 보간기 스테이지의 입력에 접속되고 보간기 스테이지의 출력은 적분기의 입력에 접속되며, 적분기의 출력은 디지털 보간기의 출력을 형성한다. 하기에서 설명되는 바와 같이, 미분기, 보간 스테이지 및 적분기의 시리즈 또는 캐스캐이드는 디지털 보간기에 공간 절약 접근법을 제공하며, 이는 다수의 FIR 의 캐스캐이드에 비해 덜 넓다. 또한, IC 상의 메모리 블록들 또는 메모리 셀들의 총 수가 감소될 수 있다. 동시에, 디지털 보간기의 전체 아키텍처가 간략화될 수 있다. 사실상, 미분기, 보간기 스테이지 및 적분기로 구성된 디지털 보간기는 상당히 강력하며, 충분한 또는 심지어 우수한 품질의 보간된 신호들을 제공하도록 작용한다.
일 실시형태에 따라, 디지털 보간기는 제 1 클록 주파수에서 동작되는 제 1 클록을 포함하고, 제 2 클록 주파수에서 동작되는 제 2 클록을 더 포함한다. 이미 언급된 바와 같이, 제 2 클록 주파수는 제 1 클록 주파수보다 크다. 추가 실시형태에서, 제 2 클록 주파수는 제 1 클록 주파수의 정수배이다. 이런 이유로, 디지털 보간기, 즉 미분기, 보간기 스테이지 및 적분기의 시퀀스 또는 캐스캐이드는 제 1 클록 주파수의 연속적 신호들에 기초하여 제 2 클록 주파수의 각각의 클록 신호에 대해 신호를 제공하도록 작용한다. 예를 들어, 제 2 클록 주파수는 제 1 클록 주파수보다 8 배 크다. 이러한 식으로, 제 1 클록 주파수에 기초하여 판독 동작을 행하고 메모리에 저장된 압축된 데이터는 제 2 클록 주파수에 기초하여 보간된 신호로 전송가능하다.
다른 실시형태에 따라, 미분기는 제 1 클록 주파수에서 동작되고, 보간기 스테이지 및 적분기는 제 2 클록 주파수에서 동작된다. 미분기에 의해, 보간될 신호들이 초기에 미분된다. 이에, 데이터 신호들의 시퀀스의 제 1 도함수가 도출 및 획득된다. 그 후, 보간기 스테이지에 의해 수행된 보간이 미분된 신호 시퀀스에 기초하여 수행 및 전달된다. 보간기는 끝으로 보간된 신호를 데이터 신호들로 재변환하지만, 데이터가 판독된 제 1 클록 주파수에 비해 큰 제 2 클록 주파수가 전달된다.
이러한 식으로, 디지털 보간기의 전체 아키텍처는 FIR 스테이지들의 캐스캐이드에 기초되었을 수도 있는 종래 솔루션들에 비해 신호 품질에 관하여 어떠한 상당한 유해 효과들 없이도 간략화될 수 있다.
추가 실시형태에 따라, 미분기는 제 1 클록 주파수에 의해 구동되거나 동작되는 스토리지를 포함하고, 제 1 클록의 제 1 클록 시간에서 입력 신호 사이 및 제 1 클록의 다음 클록 시간에서 입력 신호 사이의 차이를 계산하는 감산기를 더 포함한다. 통상적으로, 스토리지는 시프트 레지스터로서 효과적으로 작동한다. 그것은 제 1 클록의 제 1 클록 시간에서 입력 신호를 저장하고 저장된 신호를 제 1 클록의 다음 클록 시간에서 미분기에 포워딩한다.
다음 클록 시간에서 또는 그 시간 동안 제 1 입력 신호를 미분기에 포워딩하면서, 제공되고 제 1 클록의 다음 클록 시간과 일치하는 신호는 스토리지에 의해 저장된다, 이에 따라, 추가 동안, 즉 다음의 연속적 클록 시간 동안, 제 2 클록 시간에 의해 또는 그 시간 동안 저장된 신호는 미분기 등에 포워딩된다. 따라서, 스토리지는 이전 클록 시간에 대응하는 입력 신호를 미분기에 제공하고 포워딩하며, 미분기의 감산기는 미분기의 스토리지의 출력 및 디지털 보간기의 전체 입력 모두에 접속되어, 미분기의 입력에 접속된다. 그 후 감산기는 제 1 클록 시간에서 입력 신호와 제 2 또는 연속 클록 시간에서 입력 신호 사이의 차이를 계산하도록 동작가능하다. 따라서, 감산기의 출력은 항상 제 1 클록 주파수에서 제공되는 연속 입력 신호들 간 차이 및 변화를 표시한다.
또 다른 실시형태에 따라, 보간기 스테이지는 스토리지, 가산기, 제산기 및 감산기를 포함한다. 거기서, 가산기의 출력이 제산기의 입력에 접속된다. 제산기의 출력은 스토리지 입력에 접속된다. 스토리지 입력은 가산기의 입력에 접속되고, 또한 가산기의 입력은 미분기의 출력에 접속된다. 즉, 보간기 스테이지는 가산기, 제산기 및 스토리지로 이루어진 루프를 포함한다.
여기서, 감산기의 일 입력이 보간기 스테이지의 입력에 접속된다. 이에 따라, 그것은 가산기와 병렬이며, 감산기의 제 2 입력은 제산기의 출력과 접속된다. 이러한 스토리지, 가산기, 제산기 및 감산기의 특정 배열은 제 1 클록 시간에서 미분기의 출력과 다음 또는 제 2 클록 시간에서 미분기의 출력 사이에 위치되는 신호들의 시리즈를 계산하는 것을 허용한다. 스토리지, 가산기, 제산기 및 보간기의 배열에 의해 구현되는 바와 같은 보간기 스테이지는 특정 보간 함수를 제공하며, 이는 제 1 클록 주파수에 기초하여 제공된 연속 신호들의 값들에 연속적으로 접근하는 제 2 클록 주파수에 기초하여 신호값들의 시리즈를 계산하는데 상당히 이롭고 효과적이다.
스토리지, 가산기 및 제산기의 루프에 의해, 초기에 예를 들어 제 1 클록 주파수의 제 1 클록 시간에 제공된 신호는 스토리지에 의해 이전에 저장된 신호에 가산될 수 있다. 2 개의 신호들의 가산은 제산기에 의해 제산되고 이 제산된 신호는 메모리에 저장되며, 메모리는 미분기의 스토리지와 비슷하며, 일 종의 시프트 레지스터로서 작동할 수도 있다. 미분기와 비교하여, 보간기 스테이지는 제 2 클록 신호에서 동작된다. 이에 따라, 보간기 스테이지의 연속 동작들 사이의 시간 간격은 제 1 클록 주파수에서 제공된 2 개의 연속 신호들 사이의 시간 간격보다 더 짧다.
미분기의 출력이 제 1 클록의 제 1 클록 시간에서 0 이고, 그 출력이 제 1 클록의 연속 클록 시간에서 1 과 같다고 가정하면, 보간기 스테이지는 이들 연속 출력 신호들 사이에서 신호들의 시퀀스를 계산하도록 동작가능하다. 보간기 스테이지의 제산기가 인자 (factor) 2 에 의한 제산을 일정하게 제공한다고 가정하면, 가산기, 제산기 및 스토리지의 루프는 다음의 값들: 1/2, 3/4, 7/8, 15/16, 31/32 등의 시퀀스를 생성하도록 동작가능하다.
추가 실시형태에 따라, 보간기 스테이지의 제산기는 상수 인자로 가산기의 출력을 제산한다. 제산기의 출력은 보간기 스테이지의 스토리지의 입력에 접속된다. 보간기 스테이지의 스토리지는 제 2 클록 주파수에 의해 구동된다. 제 2 클록의 제 1 클록 시간에서 제공된 스토리지의 입력은 그 후 제 2 클록의 다음 또는 연속 클록 시간에서 가산기의 입력에 제공된다. 이에 따라, 보간기 스테이지의 가산기의 일 입력은 보간기 스테이지의 스토리지의 출력에 접속되고, 가산기의 다른 입력은 미분기의 출력에 접속되며, 특히 그것은 미분기의 감산기의 출력에 접속된다.
추가 실시형태에 따라, 보간기 스테이지의 제산기는, 가산기의 제산된 출력이 보간기 스테이지의 스토리지에 의해 저장되기 전에, 상수 인자로 가산기의 출력을 제산한다.
또 다른 실시형태에 따라, 보간기 스테이지의 감산기는 미분기에 접속된 제 1 입력을 가지며, 추가로 제산기의 출력에 접속된 제 2 입력을 갖는다. 이러한 식으로, 보간기 스테이지의 감산기는 제 2 클록 주파수에 기초하여 신호들의 시퀀스를 제공하도록 작용한다.
보간기 스테이지의 입력 신호가 0 에서 1 까지 점핑한다고 가정하고, 추가로 제산기가 2 의 인자로 가산기의 출력을 일정하게 제산한다고 가정하면, 감산기의 출력 시퀀스는 1/2, 1/4, 1/8, 1/16, 1/32 등과 같이 판독한다. 이러한 식으로, 신호들의 시리즈가 생성될 수 있으며, 여기서 연속 신호들의 차이가 일정하게 감소한다. 이러한 식으로, 선형 보간에 비해 훨씬 더 많은 효과적인 보간 스킴이 제공될 수 있다.
추가 실시형태에 따라, 보간기 스테이지의 감산기의 출력은 디지털 보간기의 적분기에 접속된다. 이에 따라, 위에서 언급된 신호들의 시리즈가 적분기에 의해 적분가능하다. 게다가, 적분기에 의해, 미분기에 의해 제공된 초기 도함수가 보상될 수 있고, 그 후 디지털 보간기의 신호 출력은 그 초기 입력과 비교하여 동일한 도메인에 있다.
또 다른 실시형태에 따라, 적분기는 스토리지와 가산기를 포함한다. 가산기의 일 입력은 적분기의 스토리지에 접속되고, 가산기의 추가 입력은 적분기 스테이지의 출력에 접속된다. 또한, 적분기는 제 2 클록 신호에 의해 구동된다. 이러한 식으로, 보간된 신호의 시퀀스가 생성가능하다.
또 다른 실시형태에서, 보간기의 스토리지 및 적분기의 스토리지는 제 2 클록 주파수에서 동작된다. 이러한 식으로, 보간기 스테이지 및 적분기는 제 2 클록 주파수 및 각각의 클록 신호들에 의해 효과적으로 클록킹된다.
추가 실시형태에 따라, 보간기의 스토리지 및 적분기의 스토리지 중 적어도 하나는 제 1 클록, 이에 따른 제 1 클록 신호에 의해 리셋가능하다. 이러한 식으로, 보간기는 보간 동작의 시작에서 리셋될 수 있다. 디지털 보간기의 출력의 포텐셜 드리프팅이 이러한 식으로 방지될 수 있다.
또 다른 실시형태에 있어서, 보간기 스테이지의 스토리지 및 적분기의 스토리지 중 적어도 하나는 제 1 클록에 접속된 입력을 갖는 OR 게이트의 출력과 접속된다. 이러한 식으로, 보간기 스테이지 또는 적분기 중 적어도 하나의 스토리지는 제 1 클록의 연속 신호들 사이의 시간 간격에 대응하는 규칙적인 시간 간격들에서 리셋된다. 또한, 이러한 식으로, 디지털 보간기의 출력 신호들의 드리프트가 방지되고 대항될 수 있다.
통상적으로, 보간기 스테이지의 스토리지 및 적분기의 스토리지는 각각 별도의 OR 게이트를 통해 제 1 클록과 접속된다.
또 다른 양태에 따라, 본 발명은 또한 상술한 바와 같이 적어도 하나의 디지털 보간기를 포함하는 전자 디바이스와 관련된다. 전자 디바이스는 모바일 또는 웨어러블 디바이스로서 구현될 수도 있다. 그것은 전자 시계 또는 모바일 폰을 포함할 수도 있다.
추가 양태에서, 본 발명은 또한 제 1 클록 주파수에 기초하여 제공된 입력 신호를 제 2 클록 주파수에 기초하여 신호들의 시리즈로 보간하는 방법과 관련되며, 여기서 제 2 클록 주파수는 제 1 클록 주파수보다 크다. 방법은 제 1 클록 주파수 상에 제공된 입력 신호를 미분하는 단계, 연속 미분된 신호들의 시퀀스를 보간하는 단계, 및 보간된 신호들의 시퀀스를 적분하는 단계를 포함한다.
특히, 방법은 상술한 바와 같이 디지털 보간기에 의해 구현 및 전달된다. 결과적으로, 디지털 보간기와 관련하여 기재된 바와 같은 방법은, 보간의 방법에 동등하게 적용되며, 그 역 또한 마찬가지이다. 특히, 디지털 보간기와 관련하여 기재된 임의의 피처들, 이익들 및 특성들은 보간의 방법에 동등하게 적용되며, 그 역 또한 마찬가지이다.
다음에서, 발명의 일 실시형태가 도면들을 참조하여 기재될 것이다.
도 1 은 디지털 보간기의 회로 다이어그램을 개략적으로 나타낸다.
도 2 는 디지털 보간기의 추가 표현을 나타낸다.
도 3 은 디지털 보간기의 출력 및 입력 신호를 나타낸다.
도 4 는 디지털 보간기의 입력, 출력에서 뿐만 아니라 그 컴포넌트들, 즉 미분기, 보간기 스테이지 및/또는 적분기의 출력 또는 입력에서 디지털 보간기의 다양한 신호들을 나타낸다.
도 5 는 보간의 각각의 방법의 플로우챠트이다.
도 1 에서, 디지털 보간기 (10) 가 블록 다이어그램으로 도시된다. 디지털 보간기는 입력 신호 (50) 를 수신하고 프로세싱하는 입력 (12) 을 포함하고, 또한 보간된 출력 신호 (52) 를 제공하는 출력 (18) 을 더 포함한다. 디지털 보간기 (10) 는 제 1 클록 입력 (14) 및 제 2 클록 입력 (16) 을 더 포함한다. 입력 신호 (50) 는 제 1 클록 주파수 (f1) 에 의해 구동되는 제 1 클록 신호에 기초하여 제공되고, 출력 (18) 은 제 2 클록 신호에 의해, 즉 제 1 클록 주파수 (f1) 보다 큰 제 2 클록 주파수 (f2) 에 의해 구동된다.
디지털 보간기 (10) 는 미분기 (20), 보간기 스테이지 (30) 뿐만 아니라 적분기 (40) 를 포함한다. 미분기 (20), 보간기 스테이지 (30) 및 적분기 (40) 는 상호 접속되어 캐스캐이드를 형성한다. 미분기 (20) 의 출력은 보간기 스테이지 (30) 의 입력에 접속되고 보간기 스테이지의 출력은 적분기 (40) 의 입력에 접속된다. 적분기 (40) 의 출력은 디지털 보간기 (10) 의 출력 (18) 을 형성하거나 이에 대응한다. 디지털 보간기 (10) 의 입력 (12) 은 미분기 (20) 의 입력과 동등하거나 이에 접속된다.
제 1 클록 입력 (14) 은 제 1 클록 주파수 (f1) 에서 동작하는 제 1 클록 (15) 에 접속된다. 제 2 클록 입력 (16) 은 제 1 클록 주파수 (f1) 보다 큰 제 2 클록 주파수 (f2) 에 의해 구동되는 제 2 클록 (19) 에 접속된다.
통상적으로, 제 2 클록 주파수 (f2) 는 제 1 클록 주파수 (f1) 의 정수배이다.
미분기 (20) 는 제 1 클록 (15) 에 의해 구동되는 스토리지 (22) 를 포함하고, 또한 감산기 (24) 를 더 포함한다. 감산기 (24) 는 제 1 입력 (24a) 및 제 2 입력 (24b) 을 포함한다. 제 1 입력 (24a) 은 입력 (12) 에 접속되고, 제 2 입력 (24b) 은 스토리지 (22) 의 출력 (22c) 에 접속된다. 스토리지 (22) 의 제 1 입력 (22a) 은 또한 입력 (12) 에 접속된다. 스토리지 (22) 의 제 2 입력 (22b) 은 클록 입력 (14) 을 통해 제 1 클록 (15) 에 접속된다. 이러한 식으로, 스토리지 (22) 는 시프트 레지스터처럼 작동 및 거동한다. 그것은 진행하는 클록 신호에서 하나의 신호값을 저장하고 저장된 신호값을 출력하도록 동작가능하다. 이러한 식으로, 미분기 (20) 의 감산기 (24) 의 일 입력 (24a) 은 입력 (12) 에 접속되고, 다른 입력 (24b) 은 스토리지 (22) 의 출력 (22c) 에 접속된다. 이러한 식으로, 감산기 (24) 는 시간 (T) 에서 신호 입력을 공급받고, 또한 시간 (T-1) 에서 입력을 공급받는다.
따라서, 감산기 (24) 는 제 1 클록 (15) 의 후속 클록 시간들에서 미분기 (20) 에 제시되는 연속 신호들을 비교하고 감산한다.
감산기 (24) 의 출력 (24c) 은 보간기 스테이지 (30) 에 접속되는 미분기 (20) 의 출력 (25) 을 형성한다.
보간기 스테이지 (30) 는 또 다른 스토리지 (32), 가산기 (34), 제산기 (36) 뿐만 아니라 감산기 (38) 를 포함한다. 도 1 및 도 2 에 도시된 바와 같이, 보간기 스테이지 (30) 는 적분기 (40), 특히 적분기 (40) 의 입력에 접속되는 보간기 스테이지 출력 (39) 을 포함하고 형성한다. 보간기 스테이지 (30) 의 스토리지 (32) 는 제산기 (36) 의 출력 (36b) 과 접속되는 제 1 입력 (32a) 을 포함한다.
제산기 (36) 의 입력 (36a) 은 가산기 (34) 의 출력 (34c) 에 접속된다. 가산기 (34) 의 제 2 입력 (34b) 은 스토리지 (32) 의 출력 (32c) 에 접속된다. 이러한 식으로, 스토리지 (32), 가산기 (34) 및 제산기 (36) 는 폐쇄형 루프를 형성한다. 스토리지 (32) 는 제 2 클록 (19) 에 접속되는 제 2 입력 (32b) 을 더 포함한다. 이에 따라, 보간기 스테이지 (30) 의 스토리지 (32) 는 제 2 클록 (19) 에 의해 구동되고, 따라서 미분기 (20) 보다 더 빨리 동작한다. 보간기 스테이지 (30) 의 가산기 (34) 의 제 1 입력 (34a) 은 미분기 (20) 의 출력 (25) 에 접속되고, 이에 따라 미분기 (20) 의 감산기 (24) 의 출력 (24c) 에 접속된다.
보간기 스테이지 (30) 의 루프 (32, 34, 36) 는 입력 신호 (50) 가 0 부터 1 까지 점핑하고 2 개의 연속 신호들이 제 1 클록에 의해 동작 및 구동되는, 1/2, 3/4, 7/8, 15/16 등과 같이 주어진 신호들의 시퀀스를 생성하도록 작용한다.
보간기 스테이지 (30) 는 제 1 입력 (38a) 및 제 2 입력 (38b) 뿐만 아니라 보간기 스테이지 (30) 의 출력 (39) 을 형성하는 출력 (38c) 을 갖는 감산기 (38) 를 더 포함한다. 감산기 (38) 의 입력 (38a) 은 미분기 (20) 의 출력 (25) 에 직접 접속된다. 감산기 (38) 의 추가 입력 (38b) 은 제산기 (36) 의 출력 (36b) 에 접속된다. 이러한 식으로, 위에서 기재되고 언급된 바와 같이 신호들의 시퀀스는 1/2, 1/4, 1/8, 1/16, 1/32 등과 같은 시퀀스로 전송된다.
적분기 (40) 는 또 다른 가산기 (44) 및 스토리지 (42) 를 포함한다. 스토리지의 제 1 입력 (42a) 은 가산기 (44) 의 출력 (44c) 에 접속되고 스토리지 (42) 의 또 다른 입력 (42b) 은 제 2 클록 (19) 에 또한 접속된다. 가산기 (44) 의 입력 (44a) 은 보간기 스테이지 (30) 의 출력 (39) 에 접속된다. 가산기 (44) 의 추가 입력 (44b) 은 스토리지 (42) 의 출력 (42c) 에 접속된다. 도 1 로부터 명백해지는 바와 같이, 적분기 (40) 의 가산기 (44) 및 스토리지 (42) 는 가산기 (44) 의 입력 (44a) 에서 획득된 연속 신호들이 축적하도록 폐쇄형 루프로 배열된다. 그래서, 입력 신호 (50) 가 예를 들어 제 1 클록 (15) 의 연속 신호들 (t 및 t+1) 사이에서 0 부터 1 까지 점핑할 때, 적분기 (40) 는 중간값들을 빨리 전달하여, 클록 시간 (t+1) 에 존재하는 입력 신호의 타겟값에 빨리 접근한다.
도 2 에서, 도 1 에 따른 디지털 보간기 (10) 가 더 상세하게 나타나 있다. 도 2 에서, 동일하거나 유사한 컴포넌트들은 동일하거나 유사한 참조 번호들로 지칭된다. 부가적으로, 2 개의 OR 게이트들 (35, 45) 이 있다. OR 게이트 (35) 는 보간기 스테이지 (30) 의 스토리지 (32) 의 리셋 입력에 접속되는 출력 (35c) 을 포함한다. 이 OR 게이트 (35) 의 일 입력 (35a) 은 특별히 도시되지는 않은 리셋 스위치에 접속되며, 다른 입력 (35b) 은 제 1 클록 (15) 에 또는 제 1 클록 입력 (14) 에 접속된다.
유사한 방식으로, 또한 적분기 (40) 의 OR 게이트 (45) 의 제 1 입력 (45a) 은 리셋 스위치에 접속되고, OR 게이트 (45) 의 제 2 입력 (45b) 는 제 1 클록 (15) 또는 제 1 클록 입력 (14) 에 접속된다. 또한, 거기서 OR 게이트의 출력 (45c) 은 적분기 (40) 의 스토리지 (42) 의 리셋 입력에 접속된다. 이러한 방식으로, 스토리지들 (32, 42) 은 시간 마다 리셋이 반복되도록 하며 제 1 클록 (15) 이 하나의 단계를 추가로 진행한다. 이러한 식으로, 디지털 보간기 (10) 의 가동시의 오프셋 효과들 뿐만 아니라 출력 신호들의 드리프트가 보상되거나 소거될 수 있다.
도 1 에 부가적으로 그리고 도 1 과 비교하여, 도 2 는 추가로 미분기 (20) 의 또 다른 스토리지 (26) 를 나타낸다. 이러한 부가 스토리지 (26) 의 출력 (26c) 은 스토리지 (22) 의 입력 (22a) 에 접속된다. 이러한 부가 스토리지 (26) 의 입력 (26a) 은 디지털 보간기 (10) 의 입력 (12) 에 접속된다. 이에 따라, 또 다른 입력 (26b) 이 또한 제 1 클록 (15) 에 또는 제 1 클록 입력 (14) 에 접속된다. 이러한 식으로, 추가 입력 (26) 이 스토리지 (22) 에 대한, 그리고 이에 따라 미분기 (20) 에 대한 버퍼로서 작용한다.
또한, 도 2 에서, 제 1 가산기 (44) 뒤에 적분기 (40) 에 또 다른 또는 제 2 가산기 (46) 가 있다. 제 2 가산기 (46) 의 제 1 입력은 제 1 가산기 (44) 의 출력에 접속되고, 제 2 가산기 (46) 의 제 2 입력은 미분기 (20) 의 감산기 (24) 의 제 2 입력에 접속된다. 제 2 가산기 (46) 의 출력은, 디지털 보간기 (10) 의 적분기 (40) 의 출력인, 보간된 출력 신호 (28) 를 제공한다.
제 2 가산기 (46) 가 미분기 (20) 로부터 시작 데이터 값을 취하여 보간기의 결과에 가산한다는 것을 유의한다. 모든 리셋에서, 보간 결과는 제로이고, 제 2 가산기는 그 출력 (28) 에서 시작 데이터를 간단히 부여한다.
도 3 에서, 제 1 클록 주파수 (f1) 에 기초하여 제공된 입력 신호 (50) 가 제 2 클록 주파수 (f2) 에 기초하여 제공되는 디지털 보간기 (10) 의 출력 신호 (52) 와 함께 나타나 있다. 도 3 에 도시된 바와 같이, 입력 신호 (50) 는 상당히 코스인 반면 출력 신호 (52) 는 입력 신호 (50) 의 연속 신호값들의 상당히 평활한 보간을 나타낸다.
도 4 에서, 입력 신호 (50) 및 입력 신호 (52) 의 진폭 대 시간이 도시된다. 부가적으로, 도 4 는 미분기 (20) 의 출력 그리고 이에 따른 미분된 입력 신호 (54) 를 나타낸다. 도 4 는 추가로 보간기 스테이지 (30) 의 출력을 표시하고, 보간기 스테이지 출력 신호 (56) 를 예시적으로 도시한다. 입력 신호 (50) 및 출력 신호 (52) 의 비교는 입력 신호 (50) 의 평활화를 드러낸다.
마지막으로, 보간기 스테이지 (30) 의 제산기 (36) 가 2 와 동등한 제산기로 동작하는 제산기로서 현재 기재되어 있는 것이 주시된다. 하지만, 상이한 제산기들 (36) 로 생각할 수 있는 많은 다른 구현들이 있으며, 이에 의해 상이한 보간 스킴들이 용이하게 실현될 수 있다.
도 5 는 추가로 디지털 보간기 (10) 에 의해 전달되고 동작되는 바와 같은 보간하는 방법의 플로우챠트를 나타낸다. 제 1 단계 (100) 에서, 입력 신호는 미분된다. 연속 제 2 단계 (102) 에서, 미분된 신호 또는 도출된 신호 (54) 가 보간되어 보간 스테이지 출력 신호 (56) 를 형성한다. 추가 단계 (104) 에서, 보간되고 미분된 신호 (56) 는 적분기 (40) 에 의해 적분되어 제 2 클록 주파수 (f2) 에서 출력 신호 (52) 를 형성하며, 제 2 클록 주파수 (f2) 는 입력 신호 (50) 가 초기에 제공되는 클록 주파수 (f1) 보다 크다.

Claims (13)

  1. 디지털 보간기로서,
    제 1 클록 주파수 (f1) 의 입력 신호를 수신하기 위한 입력 (12) 을 포함하고,
    상기 제 1 클록 주파수 (f1) 보다 큰 제 2 클록 주파수 (f2) 의 보간된 신호를 제공하기 위한 출력 (18) 을 포함하며,
    - 상기 입력 (12) 에 접속된 미분기 (20),
    - 미분기 출력 (25) 에 접속된 보간기 스테이지 (30), 및
    - 상기 출력 (18) 에 접속되고 상기 보간기 스테이지 (30) 의 출력 (39) 에 접속된 적분기 (40) 를 포함하고,
    상기 보간기 스테이지 (30) 가 스토리지 (32), 가산기 (34), 제산기 (36) 및 감산기 (38) 를 포함하고, 상기 가산기 (34) 의 출력 (34c) 이 제산기의 입력 (36a) 에 접속되고, 제산기의 출력 (36b) 이 스토리지 입력 (32a) 에 접속되고, 스토리지 출력 (32c) 이 상기 가산기 (34) 의 입력 (34b) 에 접속되고, 상기 감산기 (38) 의 제 1 입력 (38a) 은 상기 미분기 출력 (25) 에 접속되고 상기 감산기 (38) 의 제 2 입력 (38b) 은 상기 제산기의 출력 (36b) 에 접속되며, 상기 가산기 (34) 의 추가 입력 (34a) 이 상기 미분기 출력 (25) 에 접속되고, 상기 미분기는 상기 제 1 클록 주파수 (f1) 에서 동작되고, 상기 보간기 스테이지 (30) 및 상기 적분기 (40) 는 상기 제 2 클록 주파수 (f2) 에서 동작되는 것을 특징으로 하는, 디지털 보간기.
  2. 제 1 항에 있어서,
    상기 제 1 클록 주파수 (f1) 에서 동작되는 제 1 클록 (15) 을 더 포함하고 그리고 상기 제 2 클록 주파수 (f2) 에서 동작되는 제 2 클록 (19) 을 더 포함하는, 디지털 보간기.
  3. 제 1 항에 있어서,
    상기 제 2 클록 주파수 (f2) 는 상기 제 1 클록 주파수 (f1) 의 정수배인, 디지털 보간기.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 미분기 (20) 는 상기 제 1 클록 주파수 (f1) 에 의해 구동되는 스토리지 (22), 및 제 1 클록 (15) 의 제 1 클록 시간 (t1) 의 입력 신호와 상기 제 1 클록 (15) 의 다음 클록 시간 (t2) 의 입력 신호 사이의 차이를 계산하는 감산기 (24) 를 포함하는, 디지털 보간기.
  6. 제 1 항에 있어서,
    상기 제산기 (36) 는 상수 인자로 상기 가산기(34) 의 출력 (34c) 을 제산하는, 디지털 보간기.
  7. 제 1 항에 있어서,
    상기 보간기 스테이지 (30) 의 감산기 (38) 의 출력 (38c) 은 상기 적분기 (40) 에 접속되는, 디지털 보간기.
  8. 제 1 항에 있어서,
    상기 적분기 (40) 는 스토리지 (42) 및 가산기 (44) 를 포함하고,
    상기 가산기 (44) 의 하나의 입력 (44b) 은 상기 적분기의 스토리지 (42) 에 접속되며,
    상기 가산기 (44) 의 추가 입력 (44a) 은 상기 보간기 스테이지 (30) 의 출력 (39) 에 접속되는, 디지털 보간기.
  9. 제 1 항에 있어서,
    상기 보간기 스테이지 (30) 의 스토리지 (32) 및 적분기의 스토리지 (42) 가 상기 제 2 클록 주파수 (f2) 에서 동작되는, 디지털 보간기.
  10. 제 9 항에 있어서,
    상기 보간기 스테이지 (30) 의 스토리지 (32) 및 상기 적분기의 스토리지 (42) 중 적어도 하나는 제 1 클록 (15) 에 의해 리셋가능한, 디지털 보간기.
  11. 제 10 항에 있어서,
    상기 보간기 스테이지의 스토리지 (32) 및 상기 적분기의 스토리지 (42) 중 적어도 하나는 상기 제 1 클록 (15) 에 접속된 입력을 갖는 OR 게이트 (35, 45) 의 출력 (35c, 45c) 과 접속되는, 디지털 보간기.
  12. 제 1 항에 기재된 적어도 하나의 디지털 보간기 (10) 를 포함하는, 전자 디바이스.
  13. 제 1 클록 주파수 (f1) 의 디지털 입력 신호 (50) 를 상기 제 1 클록 주파수 (f1) 보다 큰 제 2 클록 주파수 (f2) 의 출력 신호 (52) 로 보간하는 방법으로서,
    - 상기 입력 신호 (50) 의 디지털 시퀀스를 미분하는 단계;
    - 미분된 상기 시퀀스를 보간기 스테이지 (30) 에서 보간하는 단계로서, 상기 보간기 스테이지 (30) 는 스토리지 (32), 가산기 (34), 제산기 (36) 및 감산기 (38) 를 포함하고, 상기 가산기 (34) 의 출력 (34c) 이 제산기의 입력 (36a) 에 접속되고, 제산기의 출력 (36b) 이 스토리지 입력 (32a) 에 접속되고, 스토리지 출력 (32c) 이 상기 가산기 (34) 의 입력 (34b) 에 접속되고, 상기 감산기 (38) 의 제 1 입력 (38a) 이 미분기 출력 (25) 에 접속되고 상기 감산기 (38) 의 제 2 입력 (38b) 이 상기 제산기의 출력 (36b) 에 접속되며, 상기 가산기 (34) 의 추가 입력 (34a) 이 상기 미분기 출력 (25) 에 접속되는, 상기 보간하는 단계; 및
    - 상기 보간기 스테이지 (30) 로부터 보간된 신호를 적분하는 단계를 포함하고,
    상기 미분하는 단계는 상기 제 1 클록 주파수 (f1) 에서 동작되고,
    상기 보간하는 단계 및 상기 적분하는 단계는 상기 제 2 클록 주파수 (f2) 에서 동작되는, 보간하는 방법.
KR1020150097756A 2014-07-11 2015-07-09 디지털 보간기 및 보간하는 방법 KR101766022B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP14176797.0A EP2966778B1 (en) 2014-07-11 2014-07-11 Digital interpolator and method of interpolating
EP14176797.0 2014-07-11

Publications (2)

Publication Number Publication Date
KR20160007418A KR20160007418A (ko) 2016-01-20
KR101766022B1 true KR101766022B1 (ko) 2017-08-07

Family

ID=51211555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150097756A KR101766022B1 (ko) 2014-07-11 2015-07-09 디지털 보간기 및 보간하는 방법

Country Status (7)

Country Link
US (1) US9608597B2 (ko)
EP (1) EP2966778B1 (ko)
JP (1) JP6006376B2 (ko)
KR (1) KR101766022B1 (ko)
CN (1) CN105281709B (ko)
HK (1) HK1220818A1 (ko)
TW (1) TWI643453B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10122346B2 (en) * 2017-03-03 2018-11-06 Synaptics Incorporated Coefficient generation for digital filters
CN113098472B (zh) * 2019-12-23 2024-03-22 瑞昱半导体股份有限公司 取样电路与方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999044290A1 (fr) 1998-02-26 1999-09-02 Fluency Research & Development Co., Ltd. Convertisseur numerique-analogique
JP2001136429A (ja) 1999-11-09 2001-05-18 Nikon Corp 電子カメラ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4999798A (en) * 1990-03-01 1991-03-12 Motorola, Inc. Transient free interpolating decimator
US5727023A (en) * 1992-10-27 1998-03-10 Ericsson Inc. Apparatus for and method of speech digitizing
ES2071555B1 (es) * 1992-12-30 1996-01-16 Alcatel Standard Electrica Dispositivo de interpolacion numerica de se¦ales.
US5457456A (en) * 1993-12-16 1995-10-10 At&T Ipm Corp. Data converter with programmable decimation or interpolation factor
US5835390A (en) * 1995-12-27 1998-11-10 Asahi Kasei Microsystems Co., Ltd Merged multi-stage comb filter with reduced operational requirements
US5880687A (en) * 1997-02-25 1999-03-09 Motorola Inc. Cascaded integrator-comb interpolation filter
JPH11308074A (ja) * 1998-04-23 1999-11-05 Matsushita Electric Ind Co Ltd 補間フィルタ
US6584162B1 (en) * 2000-07-31 2003-06-24 Sigmatel, Inc. Method and apparatus sample rate conversions in an analog to digital converter
JP2004522361A (ja) * 2001-06-15 2004-07-22 アナログ ディヴァイスィズ インク 係数可変補間器および係数可変補間器を組み込んだ可変周波数合成器
US7327288B2 (en) * 2005-04-29 2008-02-05 Freescale Semiconductor, Inc. Variable interpolator for non-uniformly sampled signals and method
US7609795B2 (en) * 2005-10-04 2009-10-27 Via Technologies, Inc. Interpolation module, interpolator and methods capable of recovering timing in a timing recovery apparatus
TWI308739B (en) * 2006-06-23 2009-04-11 Mstar Semiconductor Inc Audio processing circuit and method
US20100135368A1 (en) * 2008-12-02 2010-06-03 Texas Instruments Incorporated Upsampling/interpolation and time alignment mechanism utilizing injection of high frequency noise
US8738679B2 (en) * 2009-07-03 2014-05-27 Stmicroelectronics International N.V. Offset-free sinc interpolator and related methods
CN103746790A (zh) * 2013-12-18 2014-04-23 中国电子科技集团公司第五十四研究所 一种基于内插的全数字高速并行定时同步方法
US9432043B2 (en) * 2014-09-25 2016-08-30 Analog Devices Global Sample rate converter, an analog to digital converter including a sample rate converter and a method of converting a data stream from one data rate to another data rate
US9319058B1 (en) * 2015-02-10 2016-04-19 Maxim Integrated Products, Inc. Interleaving error correction and adaptive sample frequency hopping for time-interleaved analog-to-digital converters

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999044290A1 (fr) 1998-02-26 1999-09-02 Fluency Research & Development Co., Ltd. Convertisseur numerique-analogique
JP2001136429A (ja) 1999-11-09 2001-05-18 Nikon Corp 電子カメラ

Also Published As

Publication number Publication date
KR20160007418A (ko) 2016-01-20
JP2016021739A (ja) 2016-02-04
TW201618461A (zh) 2016-05-16
CN105281709A (zh) 2016-01-27
US20160013772A1 (en) 2016-01-14
EP2966778A1 (en) 2016-01-13
US9608597B2 (en) 2017-03-28
TWI643453B (zh) 2018-12-01
EP2966778B1 (en) 2016-11-09
CN105281709B (zh) 2017-11-21
HK1220818A1 (zh) 2017-05-12
JP6006376B2 (ja) 2016-10-12

Similar Documents

Publication Publication Date Title
USRE43489E1 (en) Systems and methods for implementing a sample rate converter using hardware and software to maximize speed and flexibility
US7970088B2 (en) Systems and methods for sample rate conversion
KR20070025937A (ko) 샘플링 레이트 변환 방법 및 그 회로
CN105991137A (zh) 可变分数速率数字重采样的系统和方法
KR101766022B1 (ko) 디지털 보간기 및 보간하는 방법
WO2016033538A1 (en) Devices and methods for converting digital signals
US9608598B1 (en) Cascaded integrator-comb filter as a non-integer sample rate converter
US5729483A (en) Implementation of a digital interpolation filter and method
JPH11122080A (ja) データ速度を減少させる装置
US7908306B1 (en) SRC with multiple sets of filter coefficients in memory and a high order coefficient interpolator
EP2418773A1 (en) Glitch-free switchable FIR-filter
KR100869137B1 (ko) 필터 장치
JP4276258B2 (ja) 速度とフレキシビリティを最大にするためにハードウエアとソフトウエアを用いてサンプルレートコンバータを実装するシステム及び方法
US5440593A (en) Combined aligner blender
Kumar et al. Comparison research on FIR filter with RRC filter using a reconfigurable constant multiplier
JPH06196969A (ja) 有限インパルス応答フィルタ
JP2853722B2 (ja) サブバンド符号化復号化装置
EP1603113A1 (en) Signal processor for switchable flat filtering
JPH03211910A (ja) ディジタルフィルタ
US20120313671A1 (en) Signal generation device and signal generation method
JPH05199072A (ja) ディジタルフィルタ
JP2003008437A (ja) 多入力ａ／ｄ変換装置
JPH0758644A (ja) 信号圧縮装置
Lin et al. A low-complexity B-spline based digital sample rate conversion circuit architecture
JPS63300615A (ja) ディジタル補間器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant