JPH0758644A - 信号圧縮装置 - Google Patents
信号圧縮装置Info
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- JPH0758644A JPH0758644A JP20625193A JP20625193A JPH0758644A JP H0758644 A JPH0758644 A JP H0758644A JP 20625193 A JP20625193 A JP 20625193A JP 20625193 A JP20625193 A JP 20625193A JP H0758644 A JPH0758644 A JP H0758644A
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Abstract
(57)【要約】
【目的】 信号周波数によらず、高圧縮率を保つことが
できる信号圧縮装置を提供する。 【構成】 ピッチ抽出手段１により抽出された入力信号
のピッチ情報をサンプリング周期で補間手段２により補
間するとともに第１の記憶手段６に記憶し、ピッチ抽出
手段１および補間手段２の総合演算時間だけ固定遅延手
段３により遅延された入力信号を、可変遅延器４および
オールパスフィルタ８を介して減算器５の負側入力へ入
力するとともに遅延された入力信号を減算器５に入力す
る。減算器５の出力を第２の記憶手段７に記憶する。可
変遅延器４およびオールパスフィルタ８は補間されたピ
ッチ情報に応じ、入力信号の１ピッチ分の遅延を与え
る。周期性のある入力信号では１ピッチ前の信号との差
分は極めて小さいので、上記構成により信号を圧縮する
ことができる。
できる信号圧縮装置を提供する。 【構成】 ピッチ抽出手段１により抽出された入力信号
のピッチ情報をサンプリング周期で補間手段２により補
間するとともに第１の記憶手段６に記憶し、ピッチ抽出
手段１および補間手段２の総合演算時間だけ固定遅延手
段３により遅延された入力信号を、可変遅延器４および
オールパスフィルタ８を介して減算器５の負側入力へ入
力するとともに遅延された入力信号を減算器５に入力す
る。減算器５の出力を第２の記憶手段７に記憶する。可
変遅延器４およびオールパスフィルタ８は補間されたピ
ッチ情報に応じ、入力信号の１ピッチ分の遅延を与え
る。周期性のある入力信号では１ピッチ前の信号との差
分は極めて小さいので、上記構成により信号を圧縮する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、音声信号など周期性の
ある信号に対してデータ圧縮を行う信号圧縮装置に関す
るものである。
ある信号に対してデータ圧縮を行う信号圧縮装置に関す
るものである。
【０００２】
【従来の技術】従来の信号圧縮装置には、例えば入力信
号の次のサンプルデータを予測器によって予測し、入力
信号と予測器の出力の差分を予測器に入力すると共に差
分を出力するもの（ＤＰＣＭ）があった。従来の信号圧
縮装置には例えば特開昭６１−２６４８２３号公報や特
開平３−１７９９２１号公報などがある。
号の次のサンプルデータを予測器によって予測し、入力
信号と予測器の出力の差分を予測器に入力すると共に差
分を出力するもの（ＤＰＣＭ）があった。従来の信号圧
縮装置には例えば特開昭６１−２６４８２３号公報や特
開平３−１７９９２１号公報などがある。
【０００３】以下に従来の信号圧縮装置の基本動作を図
面を参照して説明する。図６は従来の信号圧縮装置のブ
ロック図である。図６において、６１は減算器、６２は
予測器、６３は遅延器、６４は加算器である。サンプリ
ングされた入力信号は減算器６１の正側入力端子に入力
され、減算器６１の出力は予測器６２を介して減算器６
１の負側入力端子に入力される。予測器６２は１サンプ
ル遅延器６３および加算器６４で構成され、その入力は
加算器６４の一方の入力端子に接続され、加算器６４の
出力は遅延器６３を介して加算器６４の他方の入力端子
に接続されており、遅延器６３の出力が予測器６２の出
力となる。
面を参照して説明する。図６は従来の信号圧縮装置のブ
ロック図である。図６において、６１は減算器、６２は
予測器、６３は遅延器、６４は加算器である。サンプリ
ングされた入力信号は減算器６１の正側入力端子に入力
され、減算器６１の出力は予測器６２を介して減算器６
１の負側入力端子に入力される。予測器６２は１サンプ
ル遅延器６３および加算器６４で構成され、その入力は
加算器６４の一方の入力端子に接続され、加算器６４の
出力は遅延器６３を介して加算器６４の他方の入力端子
に接続されており、遅延器６３の出力が予測器６２の出
力となる。
【０００４】図７は従来の信号圧縮装置の動作を説明す
るための波形図である。図７において、時刻ｔnにおけ
る入力信号Ｉnを（ａ）、遅延器６３の出力Ｄnを
（ｂ）、減算器６１の出力Δnを（ｃ）とすると、減算
器６１の出力Δnは、Δn＝Ｉn−Ｄnとなる。従って、加
算器６４の出力Ａnは、Ａn＝Ｄn＋Δn＝Ｉnとなってい
る。加算器６４の出力Ａnは次のサンプリング時刻ｔn+1
に遅延器６３に入力されることから、時刻ｔn+1におけ
る遅延器６３の出力Ｄn+1は、Ｄn+1＝Ｉnとなる。すな
わち、遅延器６３の出力は１サンプル前の入力データと
同じである。図７に示すように、入力信号の周波数がサ
ンプリング周波数に比べて十分低いとき、入力信号Ｉn
と遅延器６３の出力信号Ｄnの差分信号Δnは微少な信号
となり、入力信号をそのまま扱うのと比べより少ないデ
ータ量となり、例えばデータを蓄えておく時にも記憶装
置の容量を少なくできる。なお、図７は説明のためにア
ナログ的な波形で示したが、実際にはディジタルデータ
であることをつけ加えておく。
るための波形図である。図７において、時刻ｔnにおけ
る入力信号Ｉnを（ａ）、遅延器６３の出力Ｄnを
（ｂ）、減算器６１の出力Δnを（ｃ）とすると、減算
器６１の出力Δnは、Δn＝Ｉn−Ｄnとなる。従って、加
算器６４の出力Ａnは、Ａn＝Ｄn＋Δn＝Ｉnとなってい
る。加算器６４の出力Ａnは次のサンプリング時刻ｔn+1
に遅延器６３に入力されることから、時刻ｔn+1におけ
る遅延器６３の出力Ｄn+1は、Ｄn+1＝Ｉnとなる。すな
わち、遅延器６３の出力は１サンプル前の入力データと
同じである。図７に示すように、入力信号の周波数がサ
ンプリング周波数に比べて十分低いとき、入力信号Ｉn
と遅延器６３の出力信号Ｄnの差分信号Δnは微少な信号
となり、入力信号をそのまま扱うのと比べより少ないデ
ータ量となり、例えばデータを蓄えておく時にも記憶装
置の容量を少なくできる。なお、図７は説明のためにア
ナログ的な波形で示したが、実際にはディジタルデータ
であることをつけ加えておく。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ような信号圧縮装置では、入力信号の周波数が高い場合
には、図８に示すように差分信号Δnは大きくなってし
まい、記憶装置の容量を小さくすることが困難になる。
なお、図８は説明のためにアナログ的な波形で示した
が、実際にはディジタルデータであることをつけ加えて
おく。
ような信号圧縮装置では、入力信号の周波数が高い場合
には、図８に示すように差分信号Δnは大きくなってし
まい、記憶装置の容量を小さくすることが困難になる。
なお、図８は説明のためにアナログ的な波形で示した
が、実際にはディジタルデータであることをつけ加えて
おく。
【０００６】本発明は、上記問題点に鑑みてなされたも
ので、入力信号の周波数が高くとも高圧縮率を保つこと
ができる信号圧縮装置を提供することを目的とするもの
である。
ので、入力信号の周波数が高くとも高圧縮率を保つこと
ができる信号圧縮装置を提供することを目的とするもの
である。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の信号圧縮装置は、サンプリングされた入力
信号のピッチをサンプリング周期Ｔｓよりも長い周期Ｔ
ｐで抽出するピッチ抽出手段と、抽出されたピッチ情報
を蓄える第１の記憶手段と、前記ピッチ抽出手段によっ
て抽出された隣接する２つのピッチ情報間をサンプリン
グ周期Ｔｓで補間する補間手段と、前記ピッチ抽出手段
および前記補間手段の総合演算時間Ｔｃだけ入力信号を
遅延させる固定遅延手段と、前記固定遅延手段の出力を
前記補間手段から出力される補間されたピッチに応じた
遅延量を与える可変遅延手段と、前記固定遅延手段の出
力から前記可変遅延手段の出力を減算する減算手段と、
前記減算手段の出力データを蓄える第２の記憶手段とを
具備し、前記可変遅延手段は、外部より入力信号のサン
プリング周期Ｔｓの整数倍で可変制御できるように構成
（第１の構成）している。
に、本発明の信号圧縮装置は、サンプリングされた入力
信号のピッチをサンプリング周期Ｔｓよりも長い周期Ｔ
ｐで抽出するピッチ抽出手段と、抽出されたピッチ情報
を蓄える第１の記憶手段と、前記ピッチ抽出手段によっ
て抽出された隣接する２つのピッチ情報間をサンプリン
グ周期Ｔｓで補間する補間手段と、前記ピッチ抽出手段
および前記補間手段の総合演算時間Ｔｃだけ入力信号を
遅延させる固定遅延手段と、前記固定遅延手段の出力を
前記補間手段から出力される補間されたピッチに応じた
遅延量を与える可変遅延手段と、前記固定遅延手段の出
力から前記可変遅延手段の出力を減算する減算手段と、
前記減算手段の出力データを蓄える第２の記憶手段とを
具備し、前記可変遅延手段は、外部より入力信号のサン
プリング周期Ｔｓの整数倍で可変制御できるように構成
（第１の構成）している。
【０００８】また、本発明の信号圧縮装置は、サンプリ
ングされた入力信号のピッチをサンプリング周期Ｔｓよ
りも長い周期Ｔｐで抽出するピッチ抽出手段と、抽出さ
れたピッチ情報を蓄える第１の記憶手段と、前記ピッチ
抽出手段によって抽出された隣接する２つのピッチ情報
間をサンプリング周期Ｔｓで補間する補間手段と、前記
ピッチ抽出手段および前記補間手段の総合演算時間Ｔｃ
だけ入力信号を遅延させる固定遅延手段と、前記固定遅
延手段の出力を前記補間手段から出力される補間された
ピッチに応じた遅延量を与える可変遅延手段と、前記固
定遅延手段の出力から前記可変遅延手段の出力を減算す
る減算手段と、前記減算手段の出力データを蓄える第２
の記憶手段とを具備し、前記可変遅延手段は、外部より
入力信号のサンプリング周期Ｔｓの整数倍で可変制御で
きる遅延器と、前記遅延器の出力の位相を可変制御でき
るオールパスフィルタで構成（第２の構成）している。
ングされた入力信号のピッチをサンプリング周期Ｔｓよ
りも長い周期Ｔｐで抽出するピッチ抽出手段と、抽出さ
れたピッチ情報を蓄える第１の記憶手段と、前記ピッチ
抽出手段によって抽出された隣接する２つのピッチ情報
間をサンプリング周期Ｔｓで補間する補間手段と、前記
ピッチ抽出手段および前記補間手段の総合演算時間Ｔｃ
だけ入力信号を遅延させる固定遅延手段と、前記固定遅
延手段の出力を前記補間手段から出力される補間された
ピッチに応じた遅延量を与える可変遅延手段と、前記固
定遅延手段の出力から前記可変遅延手段の出力を減算す
る減算手段と、前記減算手段の出力データを蓄える第２
の記憶手段とを具備し、前記可変遅延手段は、外部より
入力信号のサンプリング周期Ｔｓの整数倍で可変制御で
きる遅延器と、前記遅延器の出力の位相を可変制御でき
るオールパスフィルタで構成（第２の構成）している。
【０００９】
【作用】上記した第１の構成によって、入力された信号
はピッチ抽出手段によりそのピッチＰを周期Ｔｐで抽出
され、そのピッチ情報は第１の記憶手段に蓄えられると
共に補間手段によりサンプリング周期Ｔｓ（＜Ｔｐ）で
補間される。入力された信号はまた、固定遅延手段によ
りピッチ抽出手段および補間手段の総合演算時間Ｔｃだ
け遅延される。固定遅延手段により遅延された信号は可
変遅延手段によってさらに補間されたピッチデータに相
当する時間Ｔｉ（≒Ｐ）だけ遅延される。
はピッチ抽出手段によりそのピッチＰを周期Ｔｐで抽出
され、そのピッチ情報は第１の記憶手段に蓄えられると
共に補間手段によりサンプリング周期Ｔｓ（＜Ｔｐ）で
補間される。入力された信号はまた、固定遅延手段によ
りピッチ抽出手段および補間手段の総合演算時間Ｔｃだ
け遅延される。固定遅延手段により遅延された信号は可
変遅延手段によってさらに補間されたピッチデータに相
当する時間Ｔｉ（≒Ｐ）だけ遅延される。
【００１０】可変遅延手段の出力は固定遅延手段の出力
信号よりもおおよそ１ピッチ分前の信号となるため、両
者の出力の差分は極めて小さなものとなる。こうして得
られた差分データは第２の記憶手段に蓄えられる。
信号よりもおおよそ１ピッチ分前の信号となるため、両
者の出力の差分は極めて小さなものとなる。こうして得
られた差分データは第２の記憶手段に蓄えられる。
【００１１】また、第１の構成における可変遅延手段
は、前記演算時間Ｔｃに最も近い、サンプリング周期Ｔ
ｓの整数倍の時間だけ入力を遅延するが、第２の構成に
よって、可変遅延手段は、サンプリング周期Ｔｓ以内の
遅延誤差をオールパスフィルタによって位相制御できる
ため、可変遅延手段の出力と固定遅延手段の出力の差分
はさらに小さくなる。こうして得られた差分データは第
２の記憶手段に蓄えられる。
は、前記演算時間Ｔｃに最も近い、サンプリング周期Ｔ
ｓの整数倍の時間だけ入力を遅延するが、第２の構成に
よって、可変遅延手段は、サンプリング周期Ｔｓ以内の
遅延誤差をオールパスフィルタによって位相制御できる
ため、可変遅延手段の出力と固定遅延手段の出力の差分
はさらに小さくなる。こうして得られた差分データは第
２の記憶手段に蓄えられる。
【００１２】
【実施例】以下、本発明の信号圧縮装置の実施例につい
て図面を参照しながら説明する。図１は本発明の第１の
実施例の信号圧縮装置のブロック図を示すものである。
図１において、１はピッチ抽出手段、２は補間手段、３
は固定遅延手段、４は可変遅延器、５は減算手段、６は
第１の記憶手段、７は第２の記憶手段である。
て図面を参照しながら説明する。図１は本発明の第１の
実施例の信号圧縮装置のブロック図を示すものである。
図１において、１はピッチ抽出手段、２は補間手段、３
は固定遅延手段、４は可変遅延器、５は減算手段、６は
第１の記憶手段、７は第２の記憶手段である。
【００１３】ピッチ抽出手段１は、サンプリング周期Ｔ
ｓよりも長いが入力信号のピッチの変化には追随できる
程度の間隔Ｔｐで入力信号のピッチを抽出する。すなわ
ち間隔Ｔｐは、抽出されたピッチ情報から補間によって
抽出点間のピッチデータを再生しても誤差を許容できる
程度の長さに設定される。抽出されたピッチ情報は第１
の記憶手段６に蓄えられる。また、抽出されたピッチ情
報は補間手段２によって、サンプリング周期Ｔｓの精度
に補間される。補間手段としては例えば直線補間による
ものがあるが、さらに高次の補間でも構わない。
ｓよりも長いが入力信号のピッチの変化には追随できる
程度の間隔Ｔｐで入力信号のピッチを抽出する。すなわ
ち間隔Ｔｐは、抽出されたピッチ情報から補間によって
抽出点間のピッチデータを再生しても誤差を許容できる
程度の長さに設定される。抽出されたピッチ情報は第１
の記憶手段６に蓄えられる。また、抽出されたピッチ情
報は補間手段２によって、サンプリング周期Ｔｓの精度
に補間される。補間手段としては例えば直線補間による
ものがあるが、さらに高次の補間でも構わない。
【００１４】入力信号はピッチ抽出手段１および補間手
段２の総合演算時間Ｔｃだけ固定遅延手段３により遅延
され、補間手段３から出力されるピッチデータ（以下補
間データとする）に対応した時刻の信号を得る。固定遅
延手段３の出力は可変遅延器４に入力され、補間データ
に応じた時間分さらに遅延される。可変遅延器４は例え
ば、信号の最大ピッチをＰmaxとしたとき、 Ｐmax≦Ｍ×Ｔｓ ・・・（１） を満たすＭ段のシフトレジスタ、あるいはＭワードのリ
ングメモリなどを用い、 Ｎ×Ｔｓ≦Ｐ＜（Ｎ＋１）×Ｔｓ ・・・（２） となるようなＮ番目のデータを出力するように補間デー
タで制御される。ここでＰは抽出された後補間された入
力信号のピッチ情報であり、可変遅延器４へ入力された
最新のデータを１番目のデータとする。図２に固定遅延
手段３の出力信号（ａ）、可変遅延器４の出力信号
（ｂ）、減算手段５の出力信号（ｃ）を示す。信号
（ｂ）は信号（ａ）に比べおおよそ１ピッチ分遅延した
信号であり、減算手段５によって信号（ａ）と信号
（ｂ）の差分信号（ｃ）が得られる。差分信号（ｃ）は
第２の記憶手段７に圧縮信号として蓄えられる。なお、
図２は説明のためにアナログ的な波形で示したが、実際
にはディジタルデータであることをつけ加えておく。
段２の総合演算時間Ｔｃだけ固定遅延手段３により遅延
され、補間手段３から出力されるピッチデータ（以下補
間データとする）に対応した時刻の信号を得る。固定遅
延手段３の出力は可変遅延器４に入力され、補間データ
に応じた時間分さらに遅延される。可変遅延器４は例え
ば、信号の最大ピッチをＰmaxとしたとき、 Ｐmax≦Ｍ×Ｔｓ ・・・（１） を満たすＭ段のシフトレジスタ、あるいはＭワードのリ
ングメモリなどを用い、 Ｎ×Ｔｓ≦Ｐ＜（Ｎ＋１）×Ｔｓ ・・・（２） となるようなＮ番目のデータを出力するように補間デー
タで制御される。ここでＰは抽出された後補間された入
力信号のピッチ情報であり、可変遅延器４へ入力された
最新のデータを１番目のデータとする。図２に固定遅延
手段３の出力信号（ａ）、可変遅延器４の出力信号
（ｂ）、減算手段５の出力信号（ｃ）を示す。信号
（ｂ）は信号（ａ）に比べおおよそ１ピッチ分遅延した
信号であり、減算手段５によって信号（ａ）と信号
（ｂ）の差分信号（ｃ）が得られる。差分信号（ｃ）は
第２の記憶手段７に圧縮信号として蓄えられる。なお、
図２は説明のためにアナログ的な波形で示したが、実際
にはディジタルデータであることをつけ加えておく。
【００１５】次に、本発明の補正信号圧縮装置の第２の
実施例について図面を参照しながら説明する。図３は本
発明の第２の実施例の信号圧縮装置のブロック図を示す
ものである。図３における１〜７の符号を添付した構成
要素は第１の実施例と同じものであるので詳細な説明は
省略する。８は補間手段２により特性を制御されるオー
ルパスフィルタ（以下ＡＰＦと略す）である。
実施例について図面を参照しながら説明する。図３は本
発明の第２の実施例の信号圧縮装置のブロック図を示す
ものである。図３における１〜７の符号を添付した構成
要素は第１の実施例と同じものであるので詳細な説明は
省略する。８は補間手段２により特性を制御されるオー
ルパスフィルタ（以下ＡＰＦと略す）である。
【００１６】第１の実施例では、可変遅延器４の出力は
減算手段５の入力端子に接続されていたが、第２の実施
例では可変遅延器４と減算手段５の間にＡＰＦ８が挿入
される。
減算手段５の入力端子に接続されていたが、第２の実施
例では可変遅延器４と減算手段５の間にＡＰＦ８が挿入
される。
【００１７】ここで、ＡＰＦ８のブロック図を図４に示
し、動作説明を行う。図４において、４１は１サンプル
時間（Ｔｓ）遅延する遅延器、４２および４３はそれぞ
れ第１および第２の加算器、４４および４５はそれぞれ
第１および第２の乗算器である。入力信号は第１の加算
器４２を介して遅延器４１に入力されるとともに、第１
の乗算器４４を介して第２の加算器４３の一方の入力端
子に入力される。遅延器４１の出力は第２の加算器４３
の他方の入力端子に入力され、第２の加算器４３の出力
が出力信号として取り出される。出力信号はまた第２の
乗算器４５を介して第１の加算器４２の他方の入力端子
に帰還される。第１の乗算器４４の係数ｃまたは第２の
乗算器４５の係数−ｃは、 ｃ＝（１−α）／（１＋α） ・・・（３） で与えられる。ここで、αは、 Ｐ＝Ｔｓ×（Ｎ＋α） ；ただし、Ｎは整数，０＜α＜１ ・・・（４） を満たす実数である。
し、動作説明を行う。図４において、４１は１サンプル
時間（Ｔｓ）遅延する遅延器、４２および４３はそれぞ
れ第１および第２の加算器、４４および４５はそれぞれ
第１および第２の乗算器である。入力信号は第１の加算
器４２を介して遅延器４１に入力されるとともに、第１
の乗算器４４を介して第２の加算器４３の一方の入力端
子に入力される。遅延器４１の出力は第２の加算器４３
の他方の入力端子に入力され、第２の加算器４３の出力
が出力信号として取り出される。出力信号はまた第２の
乗算器４５を介して第１の加算器４２の他方の入力端子
に帰還される。第１の乗算器４４の係数ｃまたは第２の
乗算器４５の係数−ｃは、 ｃ＝（１−α）／（１＋α） ・・・（３） で与えられる。ここで、αは、 Ｐ＝Ｔｓ×（Ｎ＋α） ；ただし、Ｎは整数，０＜α＜１ ・・・（４） を満たす実数である。
【００１８】また、ＡＰＦ８の伝達関数は、 Ｈa(Z)＝（ｃ＋Ｚ-1）／（１＋ｃ・Ｚ-1） ・・・（５） となる。ＡＰＦ８の出力信号（ｂ’）は固定遅延手段３
の出力信号（ａ’）と比べちょうど１ピッチ（Ｐ）分だ
け遅れた信号となる。図５に示すように、入力が周期性
のある信号の場合、１ピッチ前の信号とほぼ等しいもの
となるので、減算手段５によって得られる差分信号
（ｃ’）＝（ａ’）−（ｂ’）は極めて小さいものとな
る。こうして得られる信号（ｃ’）は第２の記憶手段７
に蓄えられる。なお、図５は説明のためにアナログ的な
波形で示したが、実際にはディジタルデータであること
をつけ加えておく。
の出力信号（ａ’）と比べちょうど１ピッチ（Ｐ）分だ
け遅れた信号となる。図５に示すように、入力が周期性
のある信号の場合、１ピッチ前の信号とほぼ等しいもの
となるので、減算手段５によって得られる差分信号
（ｃ’）＝（ａ’）−（ｂ’）は極めて小さいものとな
る。こうして得られる信号（ｃ’）は第２の記憶手段７
に蓄えられる。なお、図５は説明のためにアナログ的な
波形で示したが、実際にはディジタルデータであること
をつけ加えておく。
【００１９】
【発明の効果】以上詳述したように、本発明の信号圧縮
装置は、周期性のある信号の場合、信号のピッチを抽出
し、１ピッチ分前の信号との差分をとることで信号のデ
ータ量を少なくでき、またピッチ情報もＴｐ／Ｔｓサン
プル毎にしか抽出しないため少ないデータ量ですむ。こ
うして得られたピッチ情報と差分データを記憶しておく
ことにより、信号を非常に高い圧縮率で圧縮でき、記憶
装置も小さくできる。
装置は、周期性のある信号の場合、信号のピッチを抽出
し、１ピッチ分前の信号との差分をとることで信号のデ
ータ量を少なくでき、またピッチ情報もＴｐ／Ｔｓサン
プル毎にしか抽出しないため少ないデータ量ですむ。こ
うして得られたピッチ情報と差分データを記憶しておく
ことにより、信号を非常に高い圧縮率で圧縮でき、記憶
装置も小さくできる。
【図１】本発明の第１の実施例における信号圧縮装置の
構成を示すブロック図
構成を示すブロック図
【図２】同第１の実施例における信号圧縮の動作を示す
波形図
波形図
【図３】本発明の第２の実施例における信号圧縮装置の
構成を示すブロック図
構成を示すブロック図
【図４】同第２の実施例におけるオールパスフィルタ８
の内部構成例を示すブロック図
の内部構成例を示すブロック図
【図５】同第２の実施例における信号圧縮の動作を示す
波形図
波形図
【図６】従来の信号圧縮装置の構成を示すブロック図
【図７】従来の信号圧縮装置の動作を示す波形図（低周
波入力の場合）
波入力の場合）
【図８】従来の信号圧縮装置の動作を示す波形図（高周
波入力の場合）
波入力の場合）
１ ピッチ抽出手段 ２ 補間手段 ３ 固定遅延手段 ４ 可変遅延器 ５ 減算手段 ６ 第１の記憶手段 ７ 第２の記憶手段 ８ オールパスフィルタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森 大輔 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】 サンプリングされた入力信号のピッチを
サンプリング周期Ｔｓよりも長い周期Ｔｐで抽出するピ
ッチ抽出手段と、 抽出されたピッチ情報を蓄える第１の記憶手段と、 前記ピッチ抽出手段によって抽出された隣接する２つの
ピッチ情報間をサンプリング周期Ｔｓで補間する補間手
段と、 前記ピッチ抽出手段および前記補間手段の総合演算時間
Ｔｃだけ入力信号を遅延させる固定遅延手段と、 前記固定遅延手段の出力を前記補間手段から出力される
補間されたピッチに応じた遅延量を与える可変遅延手段
と、 前記固定遅延手段の出力から前記可変遅延手段の出力を
減算する減算手段と、 前記減算手段の出力データを蓄える第２の記憶手段とを
具備したことを特徴とする信号圧縮装置。 - 【請求項２】 可変遅延手段は、外部より入力信号のサ
ンプリング周期Ｔｓの整数倍で可変制御できる可変遅延
器からなることを特徴とした請求項１に記載の信号圧縮
装置。 - 【請求項３】 可変遅延手段は、外部より入力信号のサ
ンプリング周期Ｔｓの整数倍で可変制御できる可変遅延
器と、前記可変遅延器の出力の位相を可変制御できるオ
ールパスフィルタとからなることを特徴とした請求項１
に記載の信号圧縮装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20625193A JPH0758644A (ja) | 1993-08-20 | 1993-08-20 | 信号圧縮装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20625193A JPH0758644A (ja) | 1993-08-20 | 1993-08-20 | 信号圧縮装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758644A true JPH0758644A (ja) | 1995-03-03 |
Family
ID=16520245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20625193A Pending JPH0758644A (ja) | 1993-08-20 | 1993-08-20 | 信号圧縮装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845323B1 (ko) * | 2007-04-27 | 2008-07-10 | 주식회사 애트랩 | 아날로그-디지털 변환기 |
| CN110647067A (zh) * | 2019-08-26 | 2020-01-03 | 珠海格力电器股份有限公司 | 一种数据采集系统及其控制方法、装置、设备和介质 |
-
1993
- 1993-08-20 JP JP20625193A patent/JPH0758644A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845323B1 (ko) * | 2007-04-27 | 2008-07-10 | 주식회사 애트랩 | 아날로그-디지털 변환기 |
| CN110647067A (zh) * | 2019-08-26 | 2020-01-03 | 珠海格力电器股份有限公司 | 一种数据采集系统及其控制方法、装置、设备和介质 |
| CN110647067B (zh) * | 2019-08-26 | 2020-11-03 | 珠海格力电器股份有限公司 | 一种数据采集系统及其控制方法、装置、设备和介质 |
| US11914418B2 (en) | 2019-08-26 | 2024-02-27 | Gree Electric Appliances, Inc. Of Zhuhai | Systems, methods, and apparatuses for performing high-speed data acquisition and maintaining data integrity |
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