JPH05143077A - 音程制御装置 - Google Patents
音程制御装置Info
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- JPH05143077A JPH05143077A JP3302153A JP30215391A JPH05143077A JP H05143077 A JPH05143077 A JP H05143077A JP 3302153 A JP3302153 A JP 3302153A JP 30215391 A JP30215391 A JP 30215391A JP H05143077 A JPH05143077 A JP H05143077A
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- 239000000872 buffer Substances 0.000 claims description 62
- 238000005070 sampling Methods 0.000 claims description 25
- 230000005236 sound signal Effects 0.000 claims description 16
- 238000004364 calculation method Methods 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims 1
- 230000007812 deficiency Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
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- 230000037431 insertion Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/20—Selecting circuits for transposition
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
- G10L21/00—Speech or voice signal processing techniques to produce another audible or non-audible signal, e.g. visual or tactile, in order to modify its quality or its intelligibility
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
- G10L25/00—Speech or voice analysis techniques not restricted to a single one of groups G10L15/00 - G10L21/00
- G10L25/90—Pitch determination of speech signals
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Computational Linguistics (AREA)
- Quality & Reliability (AREA)
- Signal Processing (AREA)
- Health & Medical Sciences (AREA)
- Audiology, Speech & Language Pathology (AREA)
- Human Computer Interaction (AREA)
- Electrophonic Musical Instruments (AREA)
- Stereophonic System (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 トレモロ音の発生を抑制すると共にリングバ
ッファの書き込み及び読出しタイミングのためのクロッ
クの共通化を図る。 【構成】 リングバッファ３のメモリに書き込む前にデ
ータを補間し、書き込み位置を複数設けてそのアドレス
を制御しつつ書き込む。複数の読出し記憶位置間のアド
レス間隔が互いに異なっている。また、メモリの複数の
読出し記憶位置毎にそのときのメモリの書込み記憶位置
とのアドレス間隔に応じて所定の負値から所定の正値ま
での範囲の係数が設定され、複数の読出し記憶位置毎に
読出されたデータと対応する係数とが乗算され、かつそ
れら乗算結果のデータ値が互いに加算されて出力データ
とされる。更に、くし型フィルタが信号経路中に設けら
れている。
ッファの書き込み及び読出しタイミングのためのクロッ
クの共通化を図る。 【構成】 リングバッファ３のメモリに書き込む前にデ
ータを補間し、書き込み位置を複数設けてそのアドレス
を制御しつつ書き込む。複数の読出し記憶位置間のアド
レス間隔が互いに異なっている。また、メモリの複数の
読出し記憶位置毎にそのときのメモリの書込み記憶位置
とのアドレス間隔に応じて所定の負値から所定の正値ま
での範囲の係数が設定され、複数の読出し記憶位置毎に
読出されたデータと対応する係数とが乗算され、かつそ
れら乗算結果のデータ値が互いに加算されて出力データ
とされる。更に、くし型フィルタが信号経路中に設けら
れている。
Description
【０００１】
【技術分野】本発明は音程制御装置に関し、特にオーデ
ィオ信号の周波数を所望の周波数に変化させることによ
って原音と再生音との間の音程を制御する音程制御装置
に関する。
ィオ信号の周波数を所望の周波数に変化させることによ
って原音と再生音との間の音程を制御する音程制御装置
に関する。
【０００２】
【背景技術】従来の音程制御装置としては、アナログ入
力信号をサンプリングして得られたディジタル化データ
をリングバッファに順次書込み、その書込み周期とは異
なる周期でデータを読出して読出したデータを順次復調
することにより、該信号の音程を変えるようにしたもの
がある。かかる装置においては音程を下げる場合にはリ
ングバッファからのデータの読出し周期を書込み周期よ
り長くし、音程を上げる場合にはリングバッファからの
データの読出し周期を書込み周期より短くする。従って
リングバッファにデータを書込む書込みアドレスに対
し、データを読出す読出しアドレスは相対的に回転し、
予め定められた周期で追い越したり追い越されたりす
る。ここで、リングバッファのデータの書込み位置にお
いては前回書込んだデータが逐次書き換えられているか
ら、そこでデータの内容は不連続となっている。そし
て、書き換えられた位置が読出し位置になるとき、再生
される音に不連続点が生じる。これを軽減するためにい
わゆるクロスフェードという方法が用いられる。読出し
周期が書込み周期より短いときについて説明すると、図
７(a) に示すように通常、リングバッファの書込み位置
Ｗと読出し位置Ｒとの間の差を示すｄR-Wは所定値ｄth
より大である。なお、リングバッファの各位置が時計回
りに進み、読出し位置Ｒがそれより早く時計回りに進む
とする。ｄR-W ＜ｄ thとなると、図７(b) に示すように
読出し位置Ｒより時計回り方向に所定値ｄthだけ離れた
もう一つの読出し位置Ｒ´からも読出し、読出し位置Ｒ
からのデータ値を直線的にフェードアウト処理し、読出
し位置Ｒ´からのデータ値を直線的にフェードイン処理
して各データ値を加算することでクロスフェードが行な
われる。これにより常に、不連続点を通過しない方の読
出し位置からのデータを出力するようにする。なお、ｄ
thは通常、リングバッファサイズの１／２に設定され
る。
力信号をサンプリングして得られたディジタル化データ
をリングバッファに順次書込み、その書込み周期とは異
なる周期でデータを読出して読出したデータを順次復調
することにより、該信号の音程を変えるようにしたもの
がある。かかる装置においては音程を下げる場合にはリ
ングバッファからのデータの読出し周期を書込み周期よ
り長くし、音程を上げる場合にはリングバッファからの
データの読出し周期を書込み周期より短くする。従って
リングバッファにデータを書込む書込みアドレスに対
し、データを読出す読出しアドレスは相対的に回転し、
予め定められた周期で追い越したり追い越されたりす
る。ここで、リングバッファのデータの書込み位置にお
いては前回書込んだデータが逐次書き換えられているか
ら、そこでデータの内容は不連続となっている。そし
て、書き換えられた位置が読出し位置になるとき、再生
される音に不連続点が生じる。これを軽減するためにい
わゆるクロスフェードという方法が用いられる。読出し
周期が書込み周期より短いときについて説明すると、図
７(a) に示すように通常、リングバッファの書込み位置
Ｗと読出し位置Ｒとの間の差を示すｄR-Wは所定値ｄth
より大である。なお、リングバッファの各位置が時計回
りに進み、読出し位置Ｒがそれより早く時計回りに進む
とする。ｄR-W ＜ｄ thとなると、図７(b) に示すように
読出し位置Ｒより時計回り方向に所定値ｄthだけ離れた
もう一つの読出し位置Ｒ´からも読出し、読出し位置Ｒ
からのデータ値を直線的にフェードアウト処理し、読出
し位置Ｒ´からのデータ値を直線的にフェードイン処理
して各データ値を加算することでクロスフェードが行な
われる。これにより常に、不連続点を通過しない方の読
出し位置からのデータを出力するようにする。なお、ｄ
thは通常、リングバッファサイズの１／２に設定され
る。
【０００３】しかしながら、クロスフェードの期間では
読出し位置の数が１つから２つに変化するので、一種の
くし型フィルタの効果が働き信号中の周波数成分によっ
ては互いに逆相の関係になりその周波数成分が打ち消さ
れたり、互いに同相関係では周波数成分レベルが上昇
し、いわゆるくし型特性（図８のＢ）となる。クロスフ
ェードが行なわれていない期間では平坦特性（図８の
Ａ）であるから、クロスフェードの周期に合わせて周波
数特性の変動が図８の矢印部分（周波数ｆ1,3,5,…）で
大きくなりいわゆるトレモロ音が発生するという問題点
があった。また、上記の書込み、読出し方法では書込み
タイミングのクロックと読出しのタイミングのクロック
とを個別に発生する必要があった。
読出し位置の数が１つから２つに変化するので、一種の
くし型フィルタの効果が働き信号中の周波数成分によっ
ては互いに逆相の関係になりその周波数成分が打ち消さ
れたり、互いに同相関係では周波数成分レベルが上昇
し、いわゆるくし型特性（図８のＢ）となる。クロスフ
ェードが行なわれていない期間では平坦特性（図８の
Ａ）であるから、クロスフェードの周期に合わせて周波
数特性の変動が図８の矢印部分（周波数ｆ1,3,5,…）で
大きくなりいわゆるトレモロ音が発生するという問題点
があった。また、上記の書込み、読出し方法では書込み
タイミングのクロックと読出しのタイミングのクロック
とを個別に発生する必要があった。
【０００４】
【発明の目的】そこで、本発明の目的は、トレモロ音の
発生を抑制した音程制御装置を提供することである。そ
して他の目的は書込み及び読出しのタイミングの基準と
なるクロックを共通にした音程制御装置を提供すること
である。
発生を抑制した音程制御装置を提供することである。そ
して他の目的は書込み及び読出しのタイミングの基準と
なるクロックを共通にした音程制御装置を提供すること
である。
【０００５】
【発明の構成】本願第１の発明の音程制御装置は、所定
のサンプリング間隔でサンプリングされた入力ディジタ
ル化オーディオ信号データの所定の連続する複数個のデ
ータから音程上昇時にはデータ数を所定個減らし音程下
降時ににはデータ数を所定個増やす補間手段と、所定メ
モリ数のリングバッファと、補間されたデータの１つ又
は連続する複数個を同時にサンプリング間隔を周期とし
てリングバッファの指定された書込みアドレスの書込み
記憶位置に書込み、サンプリング間隔を周期としてリン
グバッファの指定された少くとも１つの読出しアドレス
の読出し記憶位置から読出す書込み読出し手段と、上記
周期毎に書込みアドレスと読出しアドレスを指定するア
ドレス指定手段とを備えた音程制御装置であって、音程
上昇時にデータ数が減った場合は書込まれるデータに空
きが無いようにアドレスが補正され、音程下降時にデー
タ数が増えた場合は書込まれるデータが余らないように
アドレスが補正されることを特徴としている。
のサンプリング間隔でサンプリングされた入力ディジタ
ル化オーディオ信号データの所定の連続する複数個のデ
ータから音程上昇時にはデータ数を所定個減らし音程下
降時ににはデータ数を所定個増やす補間手段と、所定メ
モリ数のリングバッファと、補間されたデータの１つ又
は連続する複数個を同時にサンプリング間隔を周期とし
てリングバッファの指定された書込みアドレスの書込み
記憶位置に書込み、サンプリング間隔を周期としてリン
グバッファの指定された少くとも１つの読出しアドレス
の読出し記憶位置から読出す書込み読出し手段と、上記
周期毎に書込みアドレスと読出しアドレスを指定するア
ドレス指定手段とを備えた音程制御装置であって、音程
上昇時にデータ数が減った場合は書込まれるデータに空
きが無いようにアドレスが補正され、音程下降時にデー
タ数が増えた場合は書込まれるデータが余らないように
アドレスが補正されることを特徴としている。
【０００６】本願第２の発明の音程制御装置は、所定の
サンプリング間隔の入力ディジタル化オーディオ信号デ
ータを所定メモリ数のリングバッファの指定された書込
みアドレスの書込み記憶位置にデータ順に書込み、リン
グバッファに記憶されたデータをサンプリング間隔に対
応する周期とは異なる周期でリングバッファの複数の記
憶位置からデータ順に読出す書込み読出し手段と、リン
グバッファの複数の読出し記憶位置毎にそのときのリン
グバッファの書込み記憶位置とのアドレス間隔に応じて
係数を設定する係数設定手段と、複数の記憶読出し位置
毎に読出されたデータとそれぞれ対応する係数とを乗算
しかつそれら乗算結果のデータ値を加算して出力データ
とする演算手段とを備えた音程制御装置であって、複数
の読出し記憶位置間のアドレス間隔がそれぞれ互いに異
なることを特徴としている。
サンプリング間隔の入力ディジタル化オーディオ信号デ
ータを所定メモリ数のリングバッファの指定された書込
みアドレスの書込み記憶位置にデータ順に書込み、リン
グバッファに記憶されたデータをサンプリング間隔に対
応する周期とは異なる周期でリングバッファの複数の記
憶位置からデータ順に読出す書込み読出し手段と、リン
グバッファの複数の読出し記憶位置毎にそのときのリン
グバッファの書込み記憶位置とのアドレス間隔に応じて
係数を設定する係数設定手段と、複数の記憶読出し位置
毎に読出されたデータとそれぞれ対応する係数とを乗算
しかつそれら乗算結果のデータ値を加算して出力データ
とする演算手段とを備えた音程制御装置であって、複数
の読出し記憶位置間のアドレス間隔がそれぞれ互いに異
なることを特徴としている。
【０００７】本願第３の発明の音程制御装置は、所定の
サンプリング間隔の入力ディジタル化オーディオ信号デ
ータを所定メモリ数のリングバッファの指定された書込
みアドレスの書込み記憶位置にデータ順に書込み、リン
グバッファに記憶されたデータをサンプリング間隔に対
応する周期とは異なる周期でリングバッファの複数の記
憶位置からデータ順に読出す書込み読出し手段と、リン
グバッファの複数の読出し記憶位置毎にそのときのリン
グバッファの書込み記憶位置とのアドレス間隔に応じて
係数を設定する係数設定手段と、複数の記憶読出し位置
毎に読出されたデータとそれぞれ対応する係数とを乗算
しかつそれら乗算結果のデータ値を加算して出力データ
とする演算手段とを備えた音程制御装置であって、係数
設定手段が係数を所定の負値から所定の正値までの範囲
で変化する値にすることを特徴としている。
サンプリング間隔の入力ディジタル化オーディオ信号デ
ータを所定メモリ数のリングバッファの指定された書込
みアドレスの書込み記憶位置にデータ順に書込み、リン
グバッファに記憶されたデータをサンプリング間隔に対
応する周期とは異なる周期でリングバッファの複数の記
憶位置からデータ順に読出す書込み読出し手段と、リン
グバッファの複数の読出し記憶位置毎にそのときのリン
グバッファの書込み記憶位置とのアドレス間隔に応じて
係数を設定する係数設定手段と、複数の記憶読出し位置
毎に読出されたデータとそれぞれ対応する係数とを乗算
しかつそれら乗算結果のデータ値を加算して出力データ
とする演算手段とを備えた音程制御装置であって、係数
設定手段が係数を所定の負値から所定の正値までの範囲
で変化する値にすることを特徴としている。
【０００８】本願第４の発明の音程制御装置は、所定の
サンプリング間隔の入力ディジタル化オーディオ信号デ
ータを所定メモリ数のリングバッファの指定された書込
みアドレスの書込み記憶位置にデータ順に書込み、リン
グバッファに記憶されたデータをサンプリング間隔に対
応する周期とは異なる周期でリングバッファの複数の記
憶位置からデータ順に読出す書込み読出し手段と、リン
グバッファの複数の読出し記憶位置毎にそのときのリン
グバッファの書込み記憶位置とのアドレス間隔に応じて
係数を設定する係数設定手段と、複数の記憶読出し位置
毎に読出されたデータとそれぞれ対応する係数とを乗算
しかつそれら乗算結果のデータ値を加算して出力データ
とする演算手段とを備えた音程制御装置であって、１の
データが複数の読出し記憶位置で読出される時間差に等
しい遅延時間によるくし型フィルタを信号経路中に設け
たことを特徴としている。
サンプリング間隔の入力ディジタル化オーディオ信号デ
ータを所定メモリ数のリングバッファの指定された書込
みアドレスの書込み記憶位置にデータ順に書込み、リン
グバッファに記憶されたデータをサンプリング間隔に対
応する周期とは異なる周期でリングバッファの複数の記
憶位置からデータ順に読出す書込み読出し手段と、リン
グバッファの複数の読出し記憶位置毎にそのときのリン
グバッファの書込み記憶位置とのアドレス間隔に応じて
係数を設定する係数設定手段と、複数の記憶読出し位置
毎に読出されたデータとそれぞれ対応する係数とを乗算
しかつそれら乗算結果のデータ値を加算して出力データ
とする演算手段とを備えた音程制御装置であって、１の
データが複数の読出し記憶位置で読出される時間差に等
しい遅延時間によるくし型フィルタを信号経路中に設け
たことを特徴としている。
【０００９】
【発明の作用】本願第１の発明の音程制御装置において
は、音程の上下量に応じて入力ディジタル化オーディオ
信号の連続する所定個の原サンプルデータが補間により
必要数のデータに合成された上で原サンプリングのタイ
ミングに合わせてリングバッファに書込まれる。データ
が増加した場合にはアドレスが進められて書込まれ、減
少した場合はアドレスが減じられて書込まれ、データに
過不足を生じないようにされる。データの読出しは所定
の読出し記憶位置において原サンプリングのタイミング
に合わせて行なわれる。
は、音程の上下量に応じて入力ディジタル化オーディオ
信号の連続する所定個の原サンプルデータが補間により
必要数のデータに合成された上で原サンプリングのタイ
ミングに合わせてリングバッファに書込まれる。データ
が増加した場合にはアドレスが進められて書込まれ、減
少した場合はアドレスが減じられて書込まれ、データに
過不足を生じないようにされる。データの読出しは所定
の読出し記憶位置において原サンプリングのタイミング
に合わせて行なわれる。
【００１０】本願第２の発明の音程制御装置において
は、複数の読出し記憶位置間のアドレス間隔を互いに異
ならせることにより、読出される複数のデータ間の時間
差が異なるようにしている。本願第３の発明の音程制御
装置においては、係数を所定の負値から所定の正値まで
の範囲で変化する値にすることにより、トレモロ音の生
じる周波数がクロスフェード毎に変化する。
は、複数の読出し記憶位置間のアドレス間隔を互いに異
ならせることにより、読出される複数のデータ間の時間
差が異なるようにしている。本願第３の発明の音程制御
装置においては、係数を所定の負値から所定の正値まで
の範囲で変化する値にすることにより、トレモロ音の生
じる周波数がクロスフェード毎に変化する。
【００１１】本願第４の発明の音程制御装置において
は、トレモロ音成分帯域がくし型フィルタにより除去さ
れる。
は、トレモロ音成分帯域がくし型フィルタにより除去さ
れる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図１に示した本発明による音程制御装置
においては、ディジタルオーディオ信号が供給される入
力端子ＩＮにはＬＰＦ（ローパスフィルタ）１が接続さ
れている。ＬＰＦ１はエイリアシング（aliasing）を防
止するために設けられており、例えば、２次ＩＩＲ型フ
ィルタからなる。ＬＰＦ１には補間回路２が接続されて
いる。補間回路２は供給されるディジタルオーディオ信
号のサンプリングタイミングに従ったｋ（ｋは正の整数
で定数）個のデータからｋ＋１又はｋ−１個のデータを
直線補間により作成する。補間回路２は２つの連続する
データの出力を有し、その２つの出力はリングバッファ
３に接続されている。リングバッファ３からはリングバ
ッファの１巡期間内に異なるアドレスから３つの読出し
が行なわれる。リングバッファ３の読出しアドレスはア
ドレス制御回路４によって制御される。３つの読出し出
力には乗算器５，６，７が接続されている。乗算器５，
６，７は読出された信号に対し係数を乗算する。乗算器
５，６，７の各係数ｋa ，ｋ b ，ｋcはクロスフェード
係数設定回路８によって設定される。クロスフェード係
数設定回路８には例えば、マイクロコンピュータからな
るアドレス制御回路４の出力が接続されている。また、
乗算器５，６，７の各出力には加算器９が接続され、乗
算器５，６，７の各出力信号が合算されるようになって
いる。加算器９の出力が出力端子ＯＵＴに接続されてい
る。
細に説明する。図１に示した本発明による音程制御装置
においては、ディジタルオーディオ信号が供給される入
力端子ＩＮにはＬＰＦ（ローパスフィルタ）１が接続さ
れている。ＬＰＦ１はエイリアシング（aliasing）を防
止するために設けられており、例えば、２次ＩＩＲ型フ
ィルタからなる。ＬＰＦ１には補間回路２が接続されて
いる。補間回路２は供給されるディジタルオーディオ信
号のサンプリングタイミングに従ったｋ（ｋは正の整数
で定数）個のデータからｋ＋１又はｋ−１個のデータを
直線補間により作成する。補間回路２は２つの連続する
データの出力を有し、その２つの出力はリングバッファ
３に接続されている。リングバッファ３からはリングバ
ッファの１巡期間内に異なるアドレスから３つの読出し
が行なわれる。リングバッファ３の読出しアドレスはア
ドレス制御回路４によって制御される。３つの読出し出
力には乗算器５，６，７が接続されている。乗算器５，
６，７は読出された信号に対し係数を乗算する。乗算器
５，６，７の各係数ｋa ，ｋ b ，ｋcはクロスフェード
係数設定回路８によって設定される。クロスフェード係
数設定回路８には例えば、マイクロコンピュータからな
るアドレス制御回路４の出力が接続されている。また、
乗算器５，６，７の各出力には加算器９が接続され、乗
算器５，６，７の各出力信号が合算されるようになって
いる。加算器９の出力が出力端子ＯＵＴに接続されてい
る。
【００１３】クロック発生器１１の出力にはカウンタ１
２が接続されている。クロック発生器１１は原入力ディ
ジタルオーディオ信号のサンプリングタイミングに同期
したクロックパルスを発生し、カウンタ１２はクロック
発生器１１から出力されるクロックパルスを０からｋ−
１又はｋ＋１までを繰り返し計数する。カウンタ１２の
出力には補間係数設定回路１３及び補間タイミング検出
回路１４が接続されている。補間係数設定回路１３はカ
ウンタ１２の計数値に応じて補間係数ｇを設定し、その
補間係数ｇは補間回路２に供給される。補間タイミング
検出回路１４はカウンタ１２の計数値に応じて補間タイ
ミング信号を発生する。この補間タイミング信号は補間
回路２と共にアドレス制御回路４に供給されるようにな
っている。アドレス制御回路４は補間回路２の２つの出
力データを書込むべき２つの連続する書込みアドレスを
指定する。アドレス制御回路４にはキーボード１５が接
続されており、キーボード１５はキーアップ（音程上
昇）時のキーアップ量又はキーダウン（音程降下）時の
キーダウン量を操作により入力できるようになってい
る。更にアドレス制御回路４はカウンタ１２に接続さ
れ、計数値を指定する。
２が接続されている。クロック発生器１１は原入力ディ
ジタルオーディオ信号のサンプリングタイミングに同期
したクロックパルスを発生し、カウンタ１２はクロック
発生器１１から出力されるクロックパルスを０からｋ−
１又はｋ＋１までを繰り返し計数する。カウンタ１２の
出力には補間係数設定回路１３及び補間タイミング検出
回路１４が接続されている。補間係数設定回路１３はカ
ウンタ１２の計数値に応じて補間係数ｇを設定し、その
補間係数ｇは補間回路２に供給される。補間タイミング
検出回路１４はカウンタ１２の計数値に応じて補間タイ
ミング信号を発生する。この補間タイミング信号は補間
回路２と共にアドレス制御回路４に供給されるようにな
っている。アドレス制御回路４は補間回路２の２つの出
力データを書込むべき２つの連続する書込みアドレスを
指定する。アドレス制御回路４にはキーボード１５が接
続されており、キーボード１５はキーアップ（音程上
昇）時のキーアップ量又はキーダウン（音程降下）時の
キーダウン量を操作により入力できるようになってい
る。更にアドレス制御回路４はカウンタ１２に接続さ
れ、計数値を指定する。
【００１４】なお、ＬＰＦ１、補間回路２、アドレス制
御回路４、乗算器５，６，７、加算器９、クロスフェー
ド係数設定回路８、カウンタ１２、補間係数設定回路１
３及び補間タイミング検出回路１４をＤＳＰによって構
成することもできる。また、リングバッファのメモリサ
イズ（一巡のメモリ数）及び定数ｋは音程の上下量に応
じて所定の値に設定されるようになっている。
御回路４、乗算器５，６，７、加算器９、クロスフェー
ド係数設定回路８、カウンタ１２、補間係数設定回路１
３及び補間タイミング検出回路１４をＤＳＰによって構
成することもできる。また、リングバッファのメモリサ
イズ（一巡のメモリ数）及び定数ｋは音程の上下量に応
じて所定の値に設定されるようになっている。
【００１５】かかる構成において、補間回路２はｋ個の
サンプルデータを１つの単位としてデータを補間する。
すなわち、キーアップ時にはｋ個のサンプルデータから
ｋ−１個のデータを作成し、キーダウン時にはｋ個のサ
ンプルデータからｋ＋１個のデータを作成する。この補
間動作について具体的に説明する。キーアップ時にはサ
ンプルデータをｘpとすると、サンプルデータｘpは
ｘ0，ｘ1，……，ｘk-1のｋ個である。補間の結果、得
られる補間デ―タをｘp´とすると、補間データｘp´は
ｘ1´，……，ｘk-1 ´のｋ−１個であり、ｘ0´は存在
しない。補間データの算出式は次式の如くなる。 ｘp´＝ｇ・ｘp＋（１−ｇ）・ｘp-1 (1) このとき係数ｇは ｇ＝（ｐ−１）／（ｋ−１） (2) であり、補間係数設定回路１３から順次出力される。例
えば、ｋ＝４とすると、連続する４つのサンプルデータ
ｘ0，ｘ1，ｘ2，ｘ3から補間データｘ1´，ｘ2´，ｘ3
´を作成する場合にはその補間データは次表の如くな
る。
サンプルデータを１つの単位としてデータを補間する。
すなわち、キーアップ時にはｋ個のサンプルデータから
ｋ−１個のデータを作成し、キーダウン時にはｋ個のサ
ンプルデータからｋ＋１個のデータを作成する。この補
間動作について具体的に説明する。キーアップ時にはサ
ンプルデータをｘpとすると、サンプルデータｘpは
ｘ0，ｘ1，……，ｘk-1のｋ個である。補間の結果、得
られる補間デ―タをｘp´とすると、補間データｘp´は
ｘ1´，……，ｘk-1 ´のｋ−１個であり、ｘ0´は存在
しない。補間データの算出式は次式の如くなる。 ｘp´＝ｇ・ｘp＋（１−ｇ）・ｘp-1 (1) このとき係数ｇは ｇ＝（ｐ−１）／（ｋ−１） (2) であり、補間係数設定回路１３から順次出力される。例
えば、ｋ＝４とすると、連続する４つのサンプルデータ
ｘ0，ｘ1，ｘ2，ｘ3から補間データｘ1´，ｘ2´，ｘ3
´を作成する場合にはその補間データは次表の如くな
る。
【００１６】
【表１】 キーダウン時にはｘ0，ｘ1，……，ｘk-1のｋ個のサン
プルデータｘpからの補間の結果、補間データｘp´はｘ
0´，ｘ1 ´，……，ｘk´のｋ＋１個である。補間デー
タの算出式は上記の式(1) と同じである。このとき係数
ｇは ｇ＝１−ｐ／（ｋ＋１） (3) であり、補間係数設定回路１３から順次出力される。例
えば、ｋ＝４とすると、連続する４つのサンプルデータ
ｘ0，ｘ1，ｘ2，ｘ3 から補間データｘ0´，ｘ 1´，
ｘ2´，ｘ3´，ｘ4´を作成する場合にはその補間デー
タは次表の如くなる。
プルデータｘpからの補間の結果、補間データｘp´はｘ
0´，ｘ1 ´，……，ｘk´のｋ＋１個である。補間デー
タの算出式は上記の式(1) と同じである。このとき係数
ｇは ｇ＝１−ｐ／（ｋ＋１） (3) であり、補間係数設定回路１３から順次出力される。例
えば、ｋ＝４とすると、連続する４つのサンプルデータ
ｘ0，ｘ1，ｘ2，ｘ3 から補間データｘ0´，ｘ 1´，
ｘ2´，ｘ3´，ｘ4´を作成する場合にはその補間デー
タは次表の如くなる。
【００１７】
【表２】 ただし、Ｐ＝４の時点は次の単位のＰ＝０の時点である
から、この時点においては両者の演算結果が存在するこ
とになる。次に、アドレス制御回路４の動作を図２に示
したフロー図に従って説明する。アドレス制御回路４
は、キーボード１５からキーアップ量及びキーダウン量
のいずれか１が指定されると、リングバッファ３のメモ
リ数（メモリサイズ）ｍ、読出しアドレスＲa，Ｒb，Ｒ
c及び計数値ｋ＋１又はｋ−１を設定する（ステップＳ
１）。アドレスは０〜ｍ−１とし、図１の反時計回り方
向に増加するものとする。なお、データの回転方向は矢
印で示す時計回り方向である。またデ−タの回転とはデ
ータが転送されるものとする。リングバッファ３のメモ
リ数ｍ、読出しアドレスＲa，Ｒb，Ｒc及び計数値ｋ＋
１又はｋ−１はキーアップ量及びキーダウン量に応じた
値としてアドレス制御回路４内のＲＯＭ（図示せず）に
予め記録されているので、指定されたキーアップ量又は
キーダウン量に応じてＲＯＭから読出される。
から、この時点においては両者の演算結果が存在するこ
とになる。次に、アドレス制御回路４の動作を図２に示
したフロー図に従って説明する。アドレス制御回路４
は、キーボード１５からキーアップ量及びキーダウン量
のいずれか１が指定されると、リングバッファ３のメモ
リ数（メモリサイズ）ｍ、読出しアドレスＲa，Ｒb，Ｒ
c及び計数値ｋ＋１又はｋ−１を設定する（ステップＳ
１）。アドレスは０〜ｍ−１とし、図１の反時計回り方
向に増加するものとする。なお、データの回転方向は矢
印で示す時計回り方向である。またデ−タの回転とはデ
ータが転送されるものとする。リングバッファ３のメモ
リ数ｍ、読出しアドレスＲa，Ｒb，Ｒc及び計数値ｋ＋
１又はｋ−１はキーアップ量及びキーダウン量に応じた
値としてアドレス制御回路４内のＲＯＭ（図示せず）に
予め記録されているので、指定されたキーアップ量又は
キーダウン量に応じてＲＯＭから読出される。
【００１８】リングバッファ３のメモリ数ｍ、読出しア
ドレスＲa，Ｒb，Ｒcにおいて隣接する読出しアドレス
の差分の合計は次式で示される。なお、ｍ−１≧Ｒa＞
Ｒb＞Ｒc≧０とする。 |Ｒa−Ｒb|＋|Ｒb−Ｒc|＋|ｍ＋（Ｒc−Ｒa）|＝ｍ (4) ただし、|Ｒa−Ｒb|≠|Ｒb−Ｒc|，|Ｒb−Ｒc|≠|ｍ＋
（Ｒc−Ｒa）|，|ｍ＋（Ｒc−Ｒa）|≠|Ｒa−Ｒb|であ
る。読出しアドレスＲa，Ｒb，Ｒcは例えば、これら差
分が互いに素となるように設定される。
ドレスＲa，Ｒb，Ｒcにおいて隣接する読出しアドレス
の差分の合計は次式で示される。なお、ｍ−１≧Ｒa＞
Ｒb＞Ｒc≧０とする。 |Ｒa−Ｒb|＋|Ｒb−Ｒc|＋|ｍ＋（Ｒc−Ｒa）|＝ｍ (4) ただし、|Ｒa−Ｒb|≠|Ｒb−Ｒc|，|Ｒb−Ｒc|≠|ｍ＋
（Ｒc−Ｒa）|，|ｍ＋（Ｒc−Ｒa）|≠|Ｒa−Ｒb|であ
る。読出しアドレスＲa，Ｒb，Ｒcは例えば、これら差
分が互いに素となるように設定される。
【００１９】これより各２相間でトレモロを起こす周波
数が異なるようになり、トレモロ感を軽減することがで
きる。アドレス制御回路４は補間タイミング信号に同期
してリングバッファ３の連続するアドレスＷn，Ｗn-1を
書込みアドレスとして指定する（ステップＳ２）。キー
アップ量又はキーダウン量が指定された直後のステップ
Ｓ２の実行時にはアドレスＷn，Ｗn-1には初期値が設定
されるが、その後は後述する如く変数ｎに１が加算され
るので、新たな書込みアドレスＷn，Ｗn-1が指定され
る。次いで、データｘpのｐ、すなわち、カウンタ１２
の計数値が０であるか否かを判別し（ステップＳ３）、
ｐ＝０ならば、キーダウン及びキーアップのいずれの動
作時であるか否かを判別する（ステップＳ４）。キーア
ップ時の場合には変数ｎから１を減算し（ステップＳ
５）、キーダウン時の場合には変数ｎに更に１を加算す
る（ステップＳ６）。
数が異なるようになり、トレモロ感を軽減することがで
きる。アドレス制御回路４は補間タイミング信号に同期
してリングバッファ３の連続するアドレスＷn，Ｗn-1を
書込みアドレスとして指定する（ステップＳ２）。キー
アップ量又はキーダウン量が指定された直後のステップ
Ｓ２の実行時にはアドレスＷn，Ｗn-1には初期値が設定
されるが、その後は後述する如く変数ｎに１が加算され
るので、新たな書込みアドレスＷn，Ｗn-1が指定され
る。次いで、データｘpのｐ、すなわち、カウンタ１２
の計数値が０であるか否かを判別し（ステップＳ３）、
ｐ＝０ならば、キーダウン及びキーアップのいずれの動
作時であるか否かを判別する（ステップＳ４）。キーア
ップ時の場合には変数ｎから１を減算し（ステップＳ
５）、キーダウン時の場合には変数ｎに更に１を加算す
る（ステップＳ６）。
【００２０】ステップＳ３においてｐ≠０ならば、リン
グバッファ３のアドレスＷnの記憶位置に今回の補間デ
ータｘp´を書込み、アドレスＷn-1の記憶位置に前回の
補間データｘp-1´を書込む（ステップＳ７）。ステッ
プＳ５の実行後においては、アドレスＷnの記憶位置に
前回の補間データｘp-1´を書込み、アドレスＷn-1の記
憶位置に前前回の補間データｘp-2´を書込む（ステッ
プＳ８）。ステップＳ６の実行後においては、アドレス
Ｗnの記憶位置にｘ0´＝ｘ0すなわち補間回路２への入
力データをｘpそのまま書込み、アドレスＷn-1の記憶位
置に補間データｘk´を書込む（ステップＳ９）。
グバッファ３のアドレスＷnの記憶位置に今回の補間デ
ータｘp´を書込み、アドレスＷn-1の記憶位置に前回の
補間データｘp-1´を書込む（ステップＳ７）。ステッ
プＳ５の実行後においては、アドレスＷnの記憶位置に
前回の補間データｘp-1´を書込み、アドレスＷn-1の記
憶位置に前前回の補間データｘp-2´を書込む（ステッ
プＳ８）。ステップＳ６の実行後においては、アドレス
Ｗnの記憶位置にｘ0´＝ｘ0すなわち補間回路２への入
力データをｘpそのまま書込み、アドレスＷn-1の記憶位
置に補間データｘk´を書込む（ステップＳ９）。
【００２１】よって、ｐ≠０のキーアップ時及びキーダ
ウン時にはリングバッファ３のアドレスＷnの記憶位置
に今回の補間データが書込まれ、アドレスＷn-1の記憶
位置に前回の補間データが書込まれるので、例えば、上
記の補間データｘ1´，ｘ2´，ｘ3´のいずれか１がア
ドレスＷnの記憶位置に書込まれ、アドレスＷn-1 の記
憶装置すなわち前回アドレスＷnであった記憶位置には
前回と同じデータが再度書込まれるのである。ｐ＝０の
キーアップ時にはステップＳ５で前回の書込みアドレス
に戻されるので、前回の２つの書込み補間データが再び
前回と同じ記憶位置に書込まれ、重複した動作が行なわ
れる。これは上記したようにキーアップ時にはｐ＝０の
ときの補間データｘ0´が存在しないのでデータを詰め
て空きが生じないようにするためである。ｐ＝０のキー
ダウン時にはステップＳ６で書込みアドレスが更に１だ
け進められるので、アドレスＷn，Ｗn-1共に新たなデー
タが書込まれる。すなわちキーダウン時には補間データ
が１つだけ増えるので、ｐ＝０のときだけは補間データ
ｘ4´がアドレスＷn-1の記憶位置に書込まれ、次のデー
タ群の補間データｘ0´（＝ｘ0）がアドレスＷnの記憶
位置に書込まれる。この実施例では重複書込みを行って
いるが、重複書込み自体、元来無駄な動作なので、重複
書込みを検出して、書込みを行わないという制御方法も
ある。
ウン時にはリングバッファ３のアドレスＷnの記憶位置
に今回の補間データが書込まれ、アドレスＷn-1の記憶
位置に前回の補間データが書込まれるので、例えば、上
記の補間データｘ1´，ｘ2´，ｘ3´のいずれか１がア
ドレスＷnの記憶位置に書込まれ、アドレスＷn-1 の記
憶装置すなわち前回アドレスＷnであった記憶位置には
前回と同じデータが再度書込まれるのである。ｐ＝０の
キーアップ時にはステップＳ５で前回の書込みアドレス
に戻されるので、前回の２つの書込み補間データが再び
前回と同じ記憶位置に書込まれ、重複した動作が行なわ
れる。これは上記したようにキーアップ時にはｐ＝０の
ときの補間データｘ0´が存在しないのでデータを詰め
て空きが生じないようにするためである。ｐ＝０のキー
ダウン時にはステップＳ６で書込みアドレスが更に１だ
け進められるので、アドレスＷn，Ｗn-1共に新たなデー
タが書込まれる。すなわちキーダウン時には補間データ
が１つだけ増えるので、ｐ＝０のときだけは補間データ
ｘ4´がアドレスＷn-1の記憶位置に書込まれ、次のデー
タ群の補間データｘ0´（＝ｘ0）がアドレスＷnの記憶
位置に書込まれる。この実施例では重複書込みを行って
いるが、重複書込み自体、元来無駄な動作なので、重複
書込みを検出して、書込みを行わないという制御方法も
ある。
【００２２】アドレス制御回路４は読出しアドレス
Ｒa，Ｒb，Ｒcの記憶位置からデータを各々読出す（ス
テップＳ１０）。読出された各データは乗算器５，６，
７に供給される。ステップＳ１０の実行後、リングバッ
ファ３のメモリに記憶されたｍ個のデータを各々アドレ
スの１つ小さい記憶位置に転送する（ステップＳ１
１）。この際、アドレス０の記憶位置のデータはアドレ
スｍ−１の記憶位置に転送される。その後、補間タイミ
ング信号が供給されたか否かを判別し（ステップＳ１
２）、補間タイミング信号が供給されたならば、ステッ
プＳ３に戻る。
Ｒa，Ｒb，Ｒcの記憶位置からデータを各々読出す（ス
テップＳ１０）。読出された各データは乗算器５，６，
７に供給される。ステップＳ１０の実行後、リングバッ
ファ３のメモリに記憶されたｍ個のデータを各々アドレ
スの１つ小さい記憶位置に転送する（ステップＳ１
１）。この際、アドレス０の記憶位置のデータはアドレ
スｍ−１の記憶位置に転送される。その後、補間タイミ
ング信号が供給されたか否かを判別し（ステップＳ１
２）、補間タイミング信号が供給されたならば、ステッ
プＳ３に戻る。
【００２３】なお、ステップＳ５で変数ｎから１を減じ
た場合にｎ＝−１となったならば、変数ｎをｍ−１に設
定し、変数ｎから１を減じた場合にｎ＝０となったなら
ば、ｎ−１をｍ−１に設定する。また、ステップＳ９で
ｎ＝０の場合のＷn-1のｎ−１としてはｍ−１と読み替
える。アドレス制御回路４の上記した動作はキーボード
１５の操作によりキーアップ量又はキーダウン量が指定
又は変化されるとステップＳ１から実行されるようにな
っている。
た場合にｎ＝−１となったならば、変数ｎをｍ−１に設
定し、変数ｎから１を減じた場合にｎ＝０となったなら
ば、ｎ−１をｍ−１に設定する。また、ステップＳ９で
ｎ＝０の場合のＷn-1のｎ−１としてはｍ−１と読み替
える。アドレス制御回路４の上記した動作はキーボード
１５の操作によりキーアップ量又はキーダウン量が指定
又は変化されるとステップＳ１から実行されるようにな
っている。
【００２４】このように書込みの前にデータを補間して
おくことにより、書込みのタイミングと読出しタイミン
グとを共通化することができ、クロック周波数が１つで
済む。次に、クロスフェード係数設定回路８は、読出し
アドレスＲa，Ｒb，Ｒcと書込みアドレスＷnとの差Ｒa
−Ｗn，Ｒb−Ｗn，Ｒc−Ｗnによって係数ｋa ，ｋb，ｋ
cを設定する。差が０のときｋa＝０であり、差が増加す
るに従ってｋaも増加し、差がｍ／２のときｋaは最大値
１をとる。その後、差が増加するに従ってｋaは減少
し、差がｍのときｋa＝０となり、差が３ｍ／２のとき
ｋaは最小値（負の最大値）−１となる。その後、再び
増加し、差が２ｍで初期値０に戻る。すなわち、書込み
アドレスが読出しアドレスを通過するときに係数が０と
なり最も離れたときに＋１又は−１の値を交互にとる。
従って、係数ｋaの変化は書込みアドレスと読出しアド
レスの交差２回を１サイクルとした波形となる。ｋb，
ｋcにおいても同様であるが、書込みアドレスと交差す
る時期がずれているから波形は互いにずれる。一例とし
て変化特性が直線である場合の係数ｋa，ｋb，ｋcと時
間との関係を示すと図３の如くなる。なお、クロスフェ
ード係数設定回路８においては補間タイミング信号に同
期して所定の関数式を用いて読出しアドレスＲa，Ｒb，
Ｒcと書込みアドレスＷnと、メモリ数ｍとから係数
ｋa，ｋb，ｋcを算出するようにしても良いが、ＲＯＭ
等のメモリに読出しアドレスＲa，Ｒb，Ｒcと書込みア
ドレスＷnと、アドレス数ｍとから定まる係数の値を予
め記憶させておき、そのときのＲa，Ｒb，Ｒc、Ｗn及び
ｍの各値から対応する係数をメモリから読出してｋa，
ｋb，ｋcを定めるようにしても良い。また、係数ｋa，
ｋb，ｋcの変化特性は図３の如く直線でなく、曲線であ
っても良い。
おくことにより、書込みのタイミングと読出しタイミン
グとを共通化することができ、クロック周波数が１つで
済む。次に、クロスフェード係数設定回路８は、読出し
アドレスＲa，Ｒb，Ｒcと書込みアドレスＷnとの差Ｒa
−Ｗn，Ｒb−Ｗn，Ｒc−Ｗnによって係数ｋa ，ｋb，ｋ
cを設定する。差が０のときｋa＝０であり、差が増加す
るに従ってｋaも増加し、差がｍ／２のときｋaは最大値
１をとる。その後、差が増加するに従ってｋaは減少
し、差がｍのときｋa＝０となり、差が３ｍ／２のとき
ｋaは最小値（負の最大値）−１となる。その後、再び
増加し、差が２ｍで初期値０に戻る。すなわち、書込み
アドレスが読出しアドレスを通過するときに係数が０と
なり最も離れたときに＋１又は−１の値を交互にとる。
従って、係数ｋaの変化は書込みアドレスと読出しアド
レスの交差２回を１サイクルとした波形となる。ｋb，
ｋcにおいても同様であるが、書込みアドレスと交差す
る時期がずれているから波形は互いにずれる。一例とし
て変化特性が直線である場合の係数ｋa，ｋb，ｋcと時
間との関係を示すと図３の如くなる。なお、クロスフェ
ード係数設定回路８においては補間タイミング信号に同
期して所定の関数式を用いて読出しアドレスＲa，Ｒb，
Ｒcと書込みアドレスＷnと、メモリ数ｍとから係数
ｋa，ｋb，ｋcを算出するようにしても良いが、ＲＯＭ
等のメモリに読出しアドレスＲa，Ｒb，Ｒcと書込みア
ドレスＷnと、アドレス数ｍとから定まる係数の値を予
め記憶させておき、そのときのＲa，Ｒb，Ｒc、Ｗn及び
ｍの各値から対応する係数をメモリから読出してｋa，
ｋb，ｋcを定めるようにしても良い。また、係数ｋa，
ｋb，ｋcの変化特性は図３の如く直線でなく、曲線であ
っても良い。
【００２５】このように設定された係数ｋa，ｋb，ｋc
がディジタル信号として乗算器５，６，７に供給され
る。乗算器５は読出しアドレスＲaから読出されたデー
タに係数ｋaを乗算し、乗算器６は読出しアドレスＲbか
ら読出されたデータに係ｋbを乗算し、乗算器７は読出
しアドレスＲcから読出されたデータに係数ｋcを乗算す
る。乗算器５，６，７の各出力信号は加算器９に供給さ
れて合算される。加算器９から音程制御されたディジタ
ル信号が出力される。
がディジタル信号として乗算器５，６，７に供給され
る。乗算器５は読出しアドレスＲaから読出されたデー
タに係数ｋaを乗算し、乗算器６は読出しアドレスＲbか
ら読出されたデータに係ｋbを乗算し、乗算器７は読出
しアドレスＲcから読出されたデータに係数ｋcを乗算す
る。乗算器５，６，７の各出力信号は加算器９に供給さ
れて合算される。加算器９から音程制御されたディジタ
ル信号が出力される。
【００２６】係数ｋa，ｋb，ｋcを−１から＋１の範囲
で変化させたことにより、特定の２相間で考えれば図４
ように同相でのクロスフェードと逆相でのクロスフェー
ドとが交互に生ずることとなり、同相時は実線、逆相時
は破線の各くし型特性が時間経過に従って交互に生じ
て、矢印で示したレベル変化によるトレモロ音が生ずる
周波数が分散されることとなり、その部分の平均レベル
が上昇し、トレモロ感が軽減する。上記の実施例の場合
には３相のクロスフェードが行なわれるのでトレモロ音
が生ずる周波数はさらに多く分散される。
で変化させたことにより、特定の２相間で考えれば図４
ように同相でのクロスフェードと逆相でのクロスフェー
ドとが交互に生ずることとなり、同相時は実線、逆相時
は破線の各くし型特性が時間経過に従って交互に生じ
て、矢印で示したレベル変化によるトレモロ音が生ずる
周波数が分散されることとなり、その部分の平均レベル
が上昇し、トレモロ感が軽減する。上記の実施例の場合
には３相のクロスフェードが行なわれるのでトレモロ音
が生ずる周波数はさらに多く分散される。
【００２７】なお、上記した実施例においては、補間回
路２がｋ＋１又はｋ−１個のデータを作成するようにし
たが、これに限らず、書込み位置を２位置以上として他
の個数のデータを作成しても良い。また、リングバッフ
ァの読出し箇所は３箇所でなく、例えば、２箇所や４箇
所でも良い。図５は本願第４の発明の実施例たる音程制
御装置の一部分だけ示している。この装置においては、
加算器９の出力にくし型フィルタ１６が設けられ、くし
型フィルタ１６の出力が出力端子ＯＵＴに接続されてい
る。くし型フィルタ１６は加算器９の出力信号を遅延さ
せる遅延素子１７と、加算器９及び遅延素子１７の各出
力信号を加算する加算器１８とから構成されている。そ
の他の構成は図１に示した装置と同様である。なお、く
し型フィルタはＤＳＰによって構成することもできる。
路２がｋ＋１又はｋ−１個のデータを作成するようにし
たが、これに限らず、書込み位置を２位置以上として他
の個数のデータを作成しても良い。また、リングバッフ
ァの読出し箇所は３箇所でなく、例えば、２箇所や４箇
所でも良い。図５は本願第４の発明の実施例たる音程制
御装置の一部分だけ示している。この装置においては、
加算器９の出力にくし型フィルタ１６が設けられ、くし
型フィルタ１６の出力が出力端子ＯＵＴに接続されてい
る。くし型フィルタ１６は加算器９の出力信号を遅延さ
せる遅延素子１７と、加算器９及び遅延素子１７の各出
力信号を加算する加算器１８とから構成されている。そ
の他の構成は図１に示した装置と同様である。なお、く
し型フィルタはＤＳＰによって構成することもできる。
【００２８】かかる構成において、加算器９の出力信号
はくし型フィルタ１６の遅延素子１７によって遅延さ
れ、その遅延信号と加算器９の出力信号とが加算器１８
によって加算される。例えば、遅延素子１７の遅延時間
が０．１sec ならば、加算器９の出力信号、すなわち原
信号に対して遅延信号は０．１sec だけ遅れた信号とな
る。これにより、原信号が直流信号のときは加算後の信
号が２倍となる。１０Ｈｚでは信号の山と山、谷と谷と
が重なるので信号レベルが２倍となる。また１０Ｈｚの
整数倍となる２０Ｈｚ等の周波数でも同様に信号レベル
が２倍となる。しかしながら、それらの中間周波数、例
えば、５Ｈｚ，１５Ｈｚ等の周波数では双方の信号が互
いに打ち消されて信号レベルは０となる。よって、くし
型フィルタ１６の周波数特性は例えば、図６に示す如く
なる。トレモロ音を生ずる周波数も基本周波数の整数倍
の周波数で生ずるので、くし型フィルタ１６の周波数特
性で谷となる周波数をクロスフェードによりトレモロ音
を生ずる周波数に一致させることによりトレモロ音信号
成分を除去することができる。よって、音程制御された
再生音中においてトレモロ音の発生を軽減することがで
きる。なお、くし型フィルタの挿入位置は加算器９の出
力に限らず信号系統のいずれかに挿入すれば良い。
はくし型フィルタ１６の遅延素子１７によって遅延さ
れ、その遅延信号と加算器９の出力信号とが加算器１８
によって加算される。例えば、遅延素子１７の遅延時間
が０．１sec ならば、加算器９の出力信号、すなわち原
信号に対して遅延信号は０．１sec だけ遅れた信号とな
る。これにより、原信号が直流信号のときは加算後の信
号が２倍となる。１０Ｈｚでは信号の山と山、谷と谷と
が重なるので信号レベルが２倍となる。また１０Ｈｚの
整数倍となる２０Ｈｚ等の周波数でも同様に信号レベル
が２倍となる。しかしながら、それらの中間周波数、例
えば、５Ｈｚ，１５Ｈｚ等の周波数では双方の信号が互
いに打ち消されて信号レベルは０となる。よって、くし
型フィルタ１６の周波数特性は例えば、図６に示す如く
なる。トレモロ音を生ずる周波数も基本周波数の整数倍
の周波数で生ずるので、くし型フィルタ１６の周波数特
性で谷となる周波数をクロスフェードによりトレモロ音
を生ずる周波数に一致させることによりトレモロ音信号
成分を除去することができる。よって、音程制御された
再生音中においてトレモロ音の発生を軽減することがで
きる。なお、くし型フィルタの挿入位置は加算器９の出
力に限らず信号系統のいずれかに挿入すれば良い。
【００２９】また、図１の装置では、読出し位置を３箇
所（３相）とし、互いのアドレス間隔を異ならせたから
トレモロ音が生ずる基本周波数は各組合せごとにあり多
数となる。従って、くし型フィルタの周波数特性はこの
うちの１つに設定しても良いし、周波数特性を適宜変化
させるか、或いは異なる周波数特性のくし型フィルタを
複数設けても良い。ただし、従来のようにアドレス間隔
を等しくした場合は１つで良いことはもちろんである。
所（３相）とし、互いのアドレス間隔を異ならせたから
トレモロ音が生ずる基本周波数は各組合せごとにあり多
数となる。従って、くし型フィルタの周波数特性はこの
うちの１つに設定しても良いし、周波数特性を適宜変化
させるか、或いは異なる周波数特性のくし型フィルタを
複数設けても良い。ただし、従来のようにアドレス間隔
を等しくした場合は１つで良いことはもちろんである。
【００３０】更に、図１の装置ではトレモロ音が生ずる
周波数が図４に示した特性の如くクロスフェードが１回
行なわれる毎に変化するので、それに合せて遅延素子１
７の遅延時間を変化させることによりくし型フィルタ１
６の周波数特性を変化させても良いし、いずれかのみに
設定してもよい。しかしながら、係数ｋa，ｋb，ｋcが
負の値をとらず０〜＋１の間で変化するならば、くし型
フィルタ１６の周波数特性を変化させる必要はない。或
いはトレモロを起こす複数の基本周波数にそれぞれ対応
するくし型フィルタを挿入しても良い。
周波数が図４に示した特性の如くクロスフェードが１回
行なわれる毎に変化するので、それに合せて遅延素子１
７の遅延時間を変化させることによりくし型フィルタ１
６の周波数特性を変化させても良いし、いずれかのみに
設定してもよい。しかしながら、係数ｋa，ｋb，ｋcが
負の値をとらず０〜＋１の間で変化するならば、くし型
フィルタ１６の周波数特性を変化させる必要はない。或
いはトレモロを起こす複数の基本周波数にそれぞれ対応
するくし型フィルタを挿入しても良い。
【００３１】また、上記した実施例においては、入力デ
ィジタル化オーディオ信号データを所定のサンプリング
数単位で音程上昇時にデータ数を間引き音程降下時にデ
ータ数を増やす補間を行なうことにより書込みタイミン
グと読出しタイミングとを共通にできるようにした装置
を示したが、これに限らず、背景技術の欄に示した従来
装置のように書込み時にはサンプリング周期毎にデータ
を単にリングバッファのアドレス順に書込み、読出し時
に書込みとは異なる速度で読出し、一部重複して読出し
たり、或いは読出すデータを一部読み飛してその後のデ
ータから読出すことにより音程制御する装置の場合にも
本発明を適用することができる。
ィジタル化オーディオ信号データを所定のサンプリング
数単位で音程上昇時にデータ数を間引き音程降下時にデ
ータ数を増やす補間を行なうことにより書込みタイミン
グと読出しタイミングとを共通にできるようにした装置
を示したが、これに限らず、背景技術の欄に示した従来
装置のように書込み時にはサンプリング周期毎にデータ
を単にリングバッファのアドレス順に書込み、読出し時
に書込みとは異なる速度で読出し、一部重複して読出し
たり、或いは読出すデータを一部読み飛してその後のデ
ータから読出すことにより音程制御する装置の場合にも
本発明を適用することができる。
【００３２】更に、上記した各実施例においては、リン
グバッファとしてメモリの内容が実際に転送される方式
の場合について説明したが、アドレス値を演算により読
み替えることで転送と同等の効果を得るようにしても良
い。
グバッファとしてメモリの内容が実際に転送される方式
の場合について説明したが、アドレス値を演算により読
み替えることで転送と同等の効果を得るようにしても良
い。
【００３３】
【発明の効果】以上の如く、本願第１の発明によれば、
メモリに書込む前にデータを補間し、書込み記憶位置を
複数設けて、そのアドレスを制御しながら書込むように
したので、データの過不足を生じることなく１つのクロ
ックを基準としたタイミングで書込みと読出しが行なえ
る。
メモリに書込む前にデータを補間し、書込み記憶位置を
複数設けて、そのアドレスを制御しながら書込むように
したので、データの過不足を生じることなく１つのクロ
ックを基準としたタイミングで書込みと読出しが行なえ
る。
【００３４】また、本願第２の発明によれば、複数の読
出し記憶位置間のアドレス間隔を互いに異ならせること
により、読出される複数のデータ間の時間差が異なるよ
うにしているので、トレモロ音の生じる周波数が特定の
周波数から分散される。よって、周波数によるトレモロ
音のレベル差が少なくなるので、トレモロ音の発生が抑
制される。
出し記憶位置間のアドレス間隔を互いに異ならせること
により、読出される複数のデータ間の時間差が異なるよ
うにしているので、トレモロ音の生じる周波数が特定の
周波数から分散される。よって、周波数によるトレモロ
音のレベル差が少なくなるので、トレモロ音の発生が抑
制される。
【００３５】更に、本願第３の発明によれば、メモリの
複数の読出し記憶位置毎にそのときのメモリの書込み記
憶位置とのアドレス間隔に応じて所定の負値から所定の
正値までの範囲の係数を設定し、複数の読出し記憶位置
毎に読出されたデータと対応する係数とを乗算しかつそ
れら乗算結果のデータ値を互いに加算して出力データと
するので、トレモロ音が生ずる周波数が変化して従来装
置に比して各周波数におけるトレモロ音の生じる周期が
長くなり、聴感上トレモロ音が軽減される。
複数の読出し記憶位置毎にそのときのメモリの書込み記
憶位置とのアドレス間隔に応じて所定の負値から所定の
正値までの範囲の係数を設定し、複数の読出し記憶位置
毎に読出されたデータと対応する係数とを乗算しかつそ
れら乗算結果のデータ値を互いに加算して出力データと
するので、トレモロ音が生ずる周波数が変化して従来装
置に比して各周波数におけるトレモロ音の生じる周期が
長くなり、聴感上トレモロ音が軽減される。
【００３６】更に、本願第４の発明によれば、くし型フ
ィルタを設けたので、くし型フィルタの周波数特性で谷
となる周波数をクロスフェードによるトレモロ音を生ず
る周波数に一致させることによりトレモロ音信号成分を
除去することができる。よって、音程制御された再生音
中においてトレモロ音の発生を軽減することができる。
ィルタを設けたので、くし型フィルタの周波数特性で谷
となる周波数をクロスフェードによるトレモロ音を生ず
る周波数に一致させることによりトレモロ音信号成分を
除去することができる。よって、音程制御された再生音
中においてトレモロ音の発生を軽減することができる。
【図１】本願第１ないし第３の発明の実施例を示すブロ
ック図である。
ック図である。
【図２】図１の装置中のアドレス制御回路の動作を示す
フロー図である。
フロー図である。
【図３】各係数の変化を示す図である。
【図４】係数を−１から＋１の範囲で変化させた場合の
クロスフェード時の周波数特性を示す図である。
クロスフェード時の周波数特性を示す図である。
【図５】本願第４の発明の実施例を示すブロック図であ
る。
る。
【図６】図５の装置中のくし型フィルタの特性を示す図
である。
である。
【図７】従来の音程制御装置におけるリングバッファの
書込みアドレスと読出しアドレスとの位置関係を示す図
である。
書込みアドレスと読出しアドレスとの位置関係を示す図
である。
【図８】従来の音程制御装置のクロスフェード時の周波
数特性を示す図である。
数特性を示す図である。
２・・・補間回路 ３・・・リングバッファ ４・・・アドレス制御回路 ５，６，７・・・乗算器 ８・・・クロスフェ―ド係数設定回路 ９・・・ 加算器 １３・・・補間係数設定回路
Claims (4)
- 【請求項１】 所定のサンプリング間隔でサンプリング
された入力ディジタル化オーディオ信号データの所定の
連続する複数個のデータから音程上昇時にはデータ数を
所定個減らし音程下降時ににはデータ数を所定個増やす
補間手段と、所定メモリ数のリングバッファと、補間さ
れたデータの１つ又は連続する複数個を同時に前記サン
プリング間隔を周期として前記リングバッファの指定さ
れた書込みアドレスの書込み記憶位置に書込み、前記サ
ンプリング間隔を周期として前記リングバッファの指定
された少くとも１つの読出しアドレスの読出し記憶位置
から読出す書込み読出し手段と、前記周期毎に前記書込
みアドレスと前記読出しアドレスを指定するアドレス指
定手段とを備えた音程制御装置であって、音程上昇時に
データ数が減った場合は書込まれるデータに空きが無い
ようにアドレスが補正され、音程下降時にデータ数が増
えた場合は書込まれるデータが余らないようにアドレス
が補正されることを特徴とする音程制御装置。 - 【請求項２】 所定のサンプリング間隔の入力ディジタ
ル化オーディオ信号データを所定メモリ数のリングバッ
ファの指定された書込みアドレスの書込み記憶位置にデ
ータ順に書込み、前記リングバッファに記憶されたデー
タを前記サンプリング間隔に対応する周期とは異なる周
期で前記リングバッファの複数の記憶位置からデータ順
に読出す書込み読出し手段と、前記リングバッファの複
数の読出し記憶位置毎にそのときの前記リングバッファ
の書込み記憶位置とのアドレス間隔に応じて係数を設定
する係数設定手段と、前記複数の記憶読出し位置毎に読
出されたデータとそれぞれ対応する前記係数とを乗算し
かつそれら乗算結果のデータ値を加算して出力データと
する演算手段とを備えた音程制御装置であって、前記複
数の読出し記憶位置間のアドレス間隔がそれぞれ互いに
異なることを特徴とする音程制御装置。 - 【請求項３】 所定のサンプリング間隔の入力ディジタ
ル化オーディオ信号データを所定メモリ数のリングバッ
ファの指定された書込みアドレスの書込み記憶位置にデ
ータ順に書込み、前記リングバッファに記憶されたデー
タを前記サンプリング間隔に対応する周期とは異なる周
期で前記リングバッファの複数の記憶位置からデータ順
に読出す書込み読出し手段と、前記リングバッファの複
数の読出し記憶位置毎にそのときの前記リングバッファ
の書込み記憶位置とのアドレス間隔に応じて係数を設定
する係数設定手段と、前記複数の記憶読出し位置毎に読
出されたデータとそれぞれ対応する前記係数とを乗算し
かつそれら乗算結果のデータ値を加算して出力データと
する演算手段とを備えた音程制御装置であって、前記係
数設定手段は前記係数を所定の負値から所定の正値まで
の範囲で変化する値にすることを特徴とする音程制御装
置。 - 【請求項４】 所定のサンプリング間隔の入力ディジタ
ル化オーディオ信号データを所定メモリ数のリングバッ
ファの指定された書込みアドレスの書込み記憶位置にデ
ータ順に書込み、前記リングバッファに記憶されたデー
タを前記サンプリング間隔に対応する周期とは異なる周
期で前記リングバッファの複数の記憶位置からデータ順
に読出す書込み読出し手段と、前記リングバッファの複
数の読出し記憶位置毎にそのときの前記リングバッファ
の書込み記憶位置とのアドレス間隔に応じて係数を設定
する係数設定手段と、前記複数の記憶読出し位置毎に読
出されたデータとそれぞれ対応する前記係数とを乗算し
かつそれら乗算結果のデータ値を加算して出力データと
する演算手段とを備えた音程制御装置であって、１のデ
ータが前記複数の読出し記憶位置で読出される時間差に
等しい遅延時間によるくし型フィルタを信号経路中に設
けたことを特徴とする音程制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30215391A JP3435168B2 (ja) | 1991-11-18 | 1991-11-18 | 音程制御装置及び方法 |
| US07/919,019 US5369725A (en) | 1991-11-18 | 1992-07-23 | Pitch control system |
| DE4226929A DE4226929C2 (de) | 1991-11-18 | 1992-08-17 | Tonhöhensteuervorrichtung |
| GB9224051A GB2261985B (en) | 1991-11-18 | 1992-11-17 | Pitch control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30215391A JP3435168B2 (ja) | 1991-11-18 | 1991-11-18 | 音程制御装置及び方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002300473A Division JP3534403B2 (ja) | 2002-10-15 | 2002-10-15 | 音程制御装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143077A true JPH05143077A (ja) | 1993-06-11 |
| JP3435168B2 JP3435168B2 (ja) | 2003-08-11 |
Family
ID=17905551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30215391A Expired - Fee Related JP3435168B2 (ja) | 1991-11-18 | 1991-11-18 | 音程制御装置及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5369725A (ja) |
| JP (1) | JP3435168B2 (ja) |
| DE (1) | DE4226929C2 (ja) |
| GB (1) | GB2261985B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011043655A (ja) * | 2009-08-21 | 2011-03-03 | Casio Computer Co Ltd | データ変換装置およびデータ変換プログラム |
| US8484018B2 (en) | 2009-08-21 | 2013-07-09 | Casio Computer Co., Ltd | Data converting apparatus and method that divides input data into plural frames and partially overlaps the divided frames to produce output data |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5522010A (en) * | 1991-03-26 | 1996-05-28 | Pioneer Electronic Corporation | Pitch control apparatus for setting coefficients for cross-fading operation in accordance with intervals between write address and a number of read addresses in a sampling cycle |
| US5644677A (en) * | 1993-09-13 | 1997-07-01 | Motorola, Inc. | Signal processing system for performing real-time pitch shifting and method therefor |
| US6046395A (en) * | 1995-01-18 | 2000-04-04 | Ivl Technologies Ltd. | Method and apparatus for changing the timbre and/or pitch of audio signals |
| US5567901A (en) * | 1995-01-18 | 1996-10-22 | Ivl Technologies Ltd. | Method and apparatus for changing the timbre and/or pitch of audio signals |
| JP3258195B2 (ja) * | 1995-03-27 | 2002-02-18 | シャープ株式会社 | 音像定位制御装置 |
| US6336092B1 (en) * | 1997-04-28 | 2002-01-01 | Ivl Technologies Ltd | Targeted vocal transformation |
| JP3075809U (ja) * | 2000-08-23 | 2001-03-06 | 新世代株式会社 | カラオケ用マイク |
| TW525146B (en) * | 2000-09-22 | 2003-03-21 | Matsushita Electric Ind Co Ltd | Method and apparatus for shifting pitch of acoustic signals |
| US9271096B2 (en) * | 2009-09-03 | 2016-02-23 | Robert Bosch Gmbh | Delay unit for a conference audio system, method for delaying audio input signals, computer program and conference audio system |
| JP6519336B2 (ja) * | 2015-06-16 | 2019-05-29 | ヤマハ株式会社 | オーディオ機器および同期再生方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1407196A (en) * | 1971-11-16 | 1975-09-24 | British Broadcasting Corp | Apparatus for changing signal pitch |
| US4121058A (en) * | 1976-12-13 | 1978-10-17 | E-Systems, Inc. | Voice processor |
| US4586191A (en) * | 1981-08-19 | 1986-04-29 | Sanyo Electric Co., Ltd. | Sound signal processing apparatus |
| US4700391A (en) * | 1983-06-03 | 1987-10-13 | The Variable Speech Control Company ("Vsc") | Method and apparatus for pitch controlled voice signal processing |
| EP0139803B1 (fr) * | 1983-10-28 | 1987-10-14 | International Business Machines Corporation | Procédé de reconstitution d'informations perdues dans un système de transmission numérique de la voix et système de transmission utilisant ledit procédé |
| JP2853147B2 (ja) * | 1989-03-27 | 1999-02-03 | 松下電器産業株式会社 | 音程変換装置 |
| JPH0834579B2 (ja) * | 1990-02-22 | 1996-03-29 | 松下電器産業株式会社 | ディジタル音声記録再生装置 |
-
1991
- 1991-11-18 JP JP30215391A patent/JP3435168B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-23 US US07/919,019 patent/US5369725A/en not_active Expired - Fee Related
- 1992-08-17 DE DE4226929A patent/DE4226929C2/de not_active Expired - Fee Related
- 1992-11-17 GB GB9224051A patent/GB2261985B/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011043655A (ja) * | 2009-08-21 | 2011-03-03 | Casio Computer Co Ltd | データ変換装置およびデータ変換プログラム |
| US8484018B2 (en) | 2009-08-21 | 2013-07-09 | Casio Computer Co., Ltd | Data converting apparatus and method that divides input data into plural frames and partially overlaps the divided frames to produce output data |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9224051D0 (en) | 1993-01-06 |
| GB2261985A (en) | 1993-06-02 |
| GB2261985B (en) | 1995-12-20 |
| DE4226929A1 (de) | 1993-05-27 |
| DE4226929C2 (de) | 1995-10-26 |
| US5369725A (en) | 1994-11-29 |
| JP3435168B2 (ja) | 2003-08-11 |
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