CN100521532C

CN100521532C - 数据传输控制和采样频率转换器

Info

Publication number: CN100521532C
Application number: CNB2006100580286A
Authority: CN
Inventors: 望月孝祥; 西冈直俊
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2005-02-24
Filing date: 2006-02-24
Publication date: 2009-07-29
Anticipated expiration: 2026-02-24
Also published as: JP2006238044A; JP4760052B2; CN1825760A

Abstract

在数据传输控制装置中，先进先出存储部分响应于写请求信号而存储新输入的数据，并且响应于读请求信号而读取并输出最早存储的存储数据。剩余数据量检测部分检测所述先进先出存储部分中剩余的存储数据的剩余数据量。可变频率振荡部分以取决于频率控制信息的时率产生使能信号，从而允许产生写请求信号或读请求信号。当所述剩余数据量检测部分检测到的剩余数据量从适当的值向着上限值变化或从所述适当的值向着下限值变化时，所述频率控制部分校正所述频率控制信息以便使所述剩余数据量回到所述适当的值。

Description

数据传输控制和采样频率转换器

技术领域

本发明涉及一种具有减少抖动(jitter)功能的数据传输控制器和一种使用该数据传输控制器的采样频率转换器。具体地讲，本发明涉及一种适用于数字音频设备等的采样频率转换器。

背景技术

在数字音频等领域中，通常要在两个设备之间交换音频数据，这两个设备与各自独立的时钟同步地工作。在此情况下，在先设备与该设备自身的时钟同步地输出数据。在后设备与该设备自身的时钟同步地输入数据。通常，两个设备的时钟包含抖动。为了减少抖动，在两个设备之间插入FIFO(先进先出缓冲器)。通常通过该FIFO传输数据。除了使用FIFO之外，还可设置PLL(锁相环)控制。该PLL控制监视FIFO中剩余数据量，这样使得时钟的抖动可能不会引起FIFO上溢出或下溢出。例如，当剩余数据量变得比适当的值大时，该PLL控制提高FIFO中的数据输出速度。例如，当剩余数据量变得比适当的值小时，该PLL控制降低FIFO中的数据输出速度。在数字音频等领域中，提供有符合各种采样频率的设备。通常，具有不同采样频率的设备可彼此连接。在这种情况下，采样频率转换器用于将从在先设备输出的采样数据的采样频率调整为在后设备的采样频率。公开号为11-55075的已公开的日本专利申请公开了将上述FIFO和PLL控制应用于采样频率转换器的技术。

上述传统技术根据FIFO中的剩余数据量和所述适当的值之间的差提高或降低FIFO中的数据输出速度或数据输入速度。当根据该差过度提高或降低了速度时，剩余数据量可随着时间变化，并且数据传输操作可能变得不稳定。即，存在有在数据输出速度等的调整和剩余数据量提高或降低的结果之间的时延。在时延期间，仍然调整数据输出速度等。当剩余数据量变得稳定时，剩余数据量的变化稍微提高。

数字音频设备等使用诸如32kHz、44.1kHz和48kHz之类的各种采样频率。可能存在具有不同采样频率的设备彼此连接的情况。当接收侧设备以固定速度操作来读取从发送侧设备发送的原始信号波形的数据串时，输出信号波形沿着时轴失真。因此，没有正确再现原始信号波形。为了解决该问题，发送侧设备可使用采样频率转换器。该类采样频率转换器可具有内插运算器。该采样频率转换器累积顺序输入的指定数量的过去数据。每当接收侧设备接收具有给定采样频率的数据请求信号时，该采样频率转换器取该时间点作为内插点。该采样频率转换器通过对累积数据进行内插运算来产生在该内插点的数据，并且将产生的数据提供给接收侧设备。

当在上述采样频率转换器中将数据提供给接收侧设备时，该数据的采样点与接收数据请求信号的时刻相对应。该数据请求信号需要是准确的以便不包含抖动。然而，对于从数据请求信号中去除抖动有一定的限制。在数据请求信号时必定出现抖动。当产生明显的抖动时，其扰乱从采样频率转换器提供给接收侧设备的数据的相等间隔。当接收侧设备在给定时间间隔再现或记录这样的数据时，再现的或记录的信号波形相对于采样频率转换之前的数据所表现出的原始信号波形失真。

发明内容

考虑到上述内容而作出本发明。因此，本发明的第一个目的是提供一种传输控制器和一种使用该传输控制器的采样频率转换器，该采样频率转换器能够适当地提高或降低数据输出速度或数据输入速度，从而迅速地将FIFO中的剩余数据量收敛到适当的值，并且稳定地传输数据。因此，本发明的第二个目的是提供一种采样频率转换器，即使从接收侧设备提供的数据请求信号中包含抖动，该采样频率转换器也能够输出具有所请求的采样频率的数据而不会使波形失真。

在本发明的第一个方案中，提供一种传输控制装置，包括：先进先出存储部分，其响应于写请求信号而存储新输入的数据，并且响应于读请求信号而读取并输出最早存储的存储数据；剩余数据量检测部分，其检测所述先进先出存储部分中剩余的存储数据的剩余数据量；可变频率振荡部分，其以取决于频率控制信息的时率产生使能信号，从而允许产生写请求信号或读请求信号；以及频率控制部分，当所述剩余数据量检测部分检测到的剩余数据量从适当的值向着上限值变化或从所述适当的值向着下限值变化时，或者当所述剩余数据量达到所述上限值或所述下限值时，所述频率控制部分校正所述频率控制信息以便使所述剩余数据量回到所述适当的值。

再提供一种采样频率转换装置，包括：内插部分，其根据内插比内插数据；以及传输控制部分，其基于频率控制信息传输内插的数据，其中，所述内插部分包括：保存部分，其顺序地接收具有第一采样频率的数据，并且将接收的数据保存为用于内插运算的输入数据串；以及内插运算部分，其通过使用与所述传输控制部分产生的内插比相对应的内插系数和使用所述保存部分中保存的用于内插运算的输入数据串来执行内插运算，从而产生具有第二采样频率的内插数据，并且其中，所述传输控制部分包括：先进先出存储部分，其响应于写请求信号而存储从所述内插部分输出的并具有所述第二采样频率的内插数据，并且响应于读请求信号而读取并输出最早存储的存储数据；剩余数据量检测部分，其检测所述先进先出存储部分中存储的数据的剩余数据量；可变频率振荡部分，其以取决于所述频率控制信息的时率产生使能信号，从而允许产生写请求信号，并且所述可变频率振荡部分产生以取决于所述频率控制信息的速度而变化的内插比；以及频率控制部分，当所述剩余数据量检测部分检测到的剩余数据量从适当的值向着上限值变化或从所述适当的值向着下限值变化时，或者当所述剩余数据量达到所述上限值或所述下限值时，所述频率控制部分校正所述频率控制信息以便使所述剩余数据量回到所述适当的值。

还提供一种采样频率转换装置，包括：内插部分，其根据内插比内插数据；以及传输控制部分，其基于频率控制信息将所述数据传输到所述内插部分，其中，所述内插部分包括：保存部分，其从所述传输控制部分顺序地接收具有第一采样频率的数据，并且将接收的数据保存为用于内插运算的输入数据串；以及内插运算部分，其通过使用与所述传输控制部分产生的内插比相应的内插系数和使用所述保存部分中保存的用于内插运算的输入数据串来执行内插运算，从而产生具有第二采样频率的内插数据，并且其中，所述传输控制部分包括：先进先出存储部分，其响应于写请求信号而存储从在先设备输入的并具有所述第一采样频率的数据，并且响应于读请求信号而读取最早存储的存储数据，并将所述最早存储的存储数据输出至所述内插部分；剩余数据量检测部分，其检测所述先进先出存储部分中存储的数据的剩余数据量；可变频率振荡部分，其以取决于所述频率控制信息的时率产生使能信号，从而允许产生写请求信号，并且所述可变频率振荡部分产生以取决于所述频率控制信息的速度而变化的内插比；以及频率控制部分，当所述剩余数据量检测部分检测到的剩余数据量从适当的值向着上限值变化或从所述适当的值向着下限值变化时，或者当所述剩余数据量达到所述上限值或所述下限值时，所述频率控制部分校正所述频率控制信息以便使所述剩余数据量回到所述适当的值。

再进一步提供一种采样频率转换装置，包括：内插部分，其根据内插系数内插数据；以及传输控制部分，其基于频率控制信息传输内插的数据，其中，所述内插部分包括：保存部分，其顺序地接收具有第一采样频率的数据，并且将接收的数据保存为用于内插运算的输入数据串；以及内插运算部分，其通过使用由所述传输控制部分产生的内插系数和使用所述保存部分中保存的用于内插运算的输入数据串来执行内插运算，从而产生具有第二采样频率的内插数据，并且其中，所述传输控制部分包括：先进先出存储部分，其响应于写请求信号而存储从所述内插部分输出的并具有所述第二采样频率的内插数据，并且响应于读请求信号而读取并输出最早存储的存储数据；剩余数据量检测部分，其检测所述先进先出存储部分中存储的数据的剩余数据量；频率控制信息产生部分，其产生用于有效地控制剩余数据量回到适当的值的频率控制信息；写请求信号产生部分，其在通过累计所述频率控制信息而获得的时刻产生所述写请求信号；以及内插系数产生部分，其在产生所述写请求信号的时刻产生所述内插系数。优选地是，所述写请求信号产生部分产生写请求信号，所述写请求信号与主时钟同步，并且具有的时率与所述读请求信号的平均时率相同。

根据本发明的第一方案，本发明的装置仅校正使所述剩余数据量回到适当的值所需的最少量的频率控制信息。因此，可防止所述剩余数据量波动并将所述剩余数据量快速调整到适当的值。因此，可实现稳定的数据传输。将这种传输控制器用于采样频率转换器可实现高质量采样频率转换而几乎不受波形失真影响。

在本发明的第二方案中，提供一种采样频率转换装置，包括：第一数据存储部分，其存储顺序地输入的指定数量的数据；第二数据存储部分，其响应于写请求信号而存储新输入的数据，并且响应于读请求信号而顺序地读取最早存储的数据；写速度调整部分，其产生写请求信号，所述写请求信号与主时钟同步，并且具有的时率与所述读请求信号的平均时率相同；内插系数产生部分，其对应于所述写请求信号的产生时刻计算内插系数；以及内插运算部分，其通过使用所述内插系数产生部分在所述写请求信号的产生时刻计算出的内插系数和使用存储在所述第一数据存储部分中的数据执行内插运算，并将通过所述内插运算得到的数据提供给所述第二数据存储部分。

优选地是，所述写速度调整部分包括：有效数据量检测部分，其检测表示所述第二数据存储部分中剩余的存储数据数量的有效数据量；写请求信号控制部分，其执行与主时钟同步的操作从而产生以对应于所述频率控制信息的速度而周期性变化的相位信息，并且其产生与所述相位信息的周期同步的写请求信号；以及频率控制部分，其控制频率控制信息以便将所述有效数据量收敛于适当的值，其中，所述内插系数产生部分在所述写请求信号的产生时刻根据所述相位信息计算所述内插系数。

优选地是，本发明的采样频率转换装置还包括N倍增速采样器，所述N倍增速采样器将输入数据的采样频率乘以因数N(N是大于或等于2的整数)，并且将具有乘得的采样频率的输入数据提供给所述第一数据存储部分，其中，所述内插运算部分对存储在所述第一数据存储部分中的输入数据执行线性内插运算。

根据本发明的第二方案，与所述主时钟同步地产生所述写请求信号。与产生该写请求信号的时刻相应的内插系数被用于内插将要存储在所述第二数据存储部分中的数据。即使在产生所述读请求信号的时刻产生抖动，将要存储在所述第二数据存储部分中的数据也能免受抖动的影响。

附图说明

图1是示出根据本发明的第一方案的采样频率转换器的第一实施例的框图。

图2是根据第一实施例的内插部分的示例性结构的框图。

图3是示出内插部分的操作的波形图。

图4是示出根据第一实施例产生校正量的方法的示图。

图5是示出根据第一实施例产生除“0”以外的值作为校正量的情况的示图。

图6是举例说明根据第一实施例的剩余数据量的时间改变的时序图。

图7是示出根据本发明的第二方案的采样频率转换器的第二实施例的框图。

图8是示出根据本发明的第二方案的采样频率转换器的实施例的框图。

图9是示出根据该实施例的1/L倍减速采样器(down-sampler)的详细结构的框图。

图10是示出根据该实施例的写速度调整电路的详细结构的框图。

图11是示出根据该实施例的ΔT表的内容的示图。

图12是示出根据该实施例的写请求信号产生部分的操作的时序图。

图13是示出该实施例效果和传统技术之间的比较的示图。

具体实施方式

下面将参照附图进一步详细描述本发明的实施例。

<第一实施例>

图1是示出根据本发明的第一方案的采样频率转换器的第一实施例的框图。该采样频率转换器基本上由传输控制器100A、内插部分200A和接口300A构成。

如图2所示，内插部分200A具有n级移位寄存器201、内插系数产生部分202和卷积部分(convoluting portion)203。移位寄存器201从内插部分200A之前的在先设备顺序地接受第一采样频率的数据。移位寄存器201保存已接受的n段数据作为用于内插运算的输入数据串。

将内插比Δt从传输控制器100A提供给内插系数产生部分202。内插比Δt表示内插部分200A中将要产生的数据的采样点的相位。更具体地讲，如图3所示，根据该实施例的内插部分200A采用所述内插运算来求出保存在移位寄存器201中的用于内插运算的输入数据串D₀到D_n-1中的数据D_m+1和数据D_m之间的数据P_k。在时轴上，内插比Δt表示将要内插在数据D_m+1的采样点和数据D_m的采样点之间的数据P_k的采样点。内插系数产生部分202例如是存储有与各种类型的内插比Δt相对应的不同组的内插系数值的ROM。内插系数产生部分202输出与从传输控制器100A提供的内插比Δt相对应的一组内插系数值a₀到a_n-1。

从传输控制器100A将同步于主时钟φ的数据输入使能信号IE提供给卷积部分203。响应于该数据输入使能信号IE，卷积部分203将保存在移位寄存器201中的用于内插运算的输入数据串D₀到D_n-1与从内插系数产生部分202输出的内插系数值a₀到a_n-1进行卷积，输出具有第二采样频率的数据P_k。主时钟φ具有与第一采样频率相同的频率。传输控制器100A以相当于第二采样频率的时率(time rate)将同步于主时钟φ的数据输入使能信号IE提供给内插部分200A。稍后将描述以这种时率产生数据输入使能信号IE的结构。

将要内插的数据的采样点以对应于第二采样频率的速度在时轴上移动。因此，如图3所示，紧接着当前内插的数据P_k之后求出的数据P_k-1的相位前进到存储在移位寄存器201中的数据D_m的相位之前。在此情况下，内插数据P_k，接着内插下一数据P_k-1。为此，移位寄存器201将来自在先设备的新数据D_-1取入。丢弃移位寄存器201中最早的数据D_n-1。通过重复地将频率控制信息y加入到当前内插比Δt来执行使将要内插的数据的相位逐渐前进的操作。根据第一采样频率与第二采样频率的比率来确定频率控制信息y。传输控制器100A执行该操作。下面将进行详细描述。

图1中的传输控制器100A从上述内插部分200A接收并保存第二采样频率的数据串。传输控制器100A在同步于来自接口300A的读请求信号RR的时刻输出该数据串。接口300A响应于来自外部设备的数据请求信号LRCK将读请求信号RR输出到传输控制器100A。接口300A将相应地从传输控制器100A输出的数据以串行位串SDO的形式输出到随后的DSP。

以下将描述传输控制器100A的结构。

例如，FIFO 10是由RAM(随机存取存储器)构成的先进先出缓冲器。根据该实施例的FIFO 10最多可存储8个由指定比特数组成的输入数据。FIFO 10顺序地保存从内插部分200A提供的数据P_k，并且从最早的一个数据P_k开始以先进先出的方式将数据P_k顺序地输出到接口300A。当主时钟φ通过与门101并且被提供为写请求信号WR时，写控制部分30产生写地址和写请求信号WE，并且将它们提供给FIFO 10。根据写请求信号WE，将提供给FIFO 10的输入数据P_k写到FIFO 10中以写地址指定的区域。响应于来自接口300A的读请求信号RR，读控制部分40产生读地址和读请求信号RE，并且将它们提供给FIFO 10。控制读地址以指定FIFO 10中剩余的未读输入数据中最早的一个。根据读请求信号RE从FIFO 10读取用该读地址指定的输入数据，并且将其提供给接口300A。

当通过与门102提供主时钟φ时，剩余数据量检测部分50检测在从写控制部分30产生的写地址和从读控制部分产生的读地址之间的差。即，该差表示剩余数据量ΔS，该剩余数据量ΔS相当于FIFO10中当前剩余的未读输入数据的数量。矢量检测电路51检测如下矢量：即，该矢量表示从剩余数据量检测部分50输出的剩余数据量ΔS随着时间的变化。

矢量检测电路51具有三个指针Valid_0、Valid_1、和Valid_ptr。指针Valid_ptr存储当前剩余数据量ΔS。当指针Valid_ptr的值与指针Valid_0的值不同时，将指针Valid_ptr的值赋予指针Valid_0。将指针Valid_0中迄今为止保持的值赋予指针Valid_1。

通常，Valid_0>Valid_1的关系表示FIFO10中的剩余数据量ΔS增加。Valid_0<Valid_1的关系表示FIFO10中的剩余数据量ΔS减少。然而，可能存在剩余数据量ΔS从增加状态向减少状态变化的情况，也可能存在相反的情况。不能仅根据指针Valid_0和Valid_1确定这种变化。为了解决该问题，根据该实施例的矢量检测电路51依据三个指针Valid_0、Valid_1、和Valid_ptr来检测表示剩余数据量ΔS随时间变化的模式的矢量。

从剩余数据量检测部分50输出的剩余数据量ΔS表示FIFO10中的剩余数据量。此时，剩余数据量ΔS表示最近所写的数据P_k和通过读请求信号RR最近所读出的数据P_k之间的相位差。上述读控制部分40、写控制部分30、剩余数据量检测部分50、矢量检测电路51、频率控制部分60和可变频率振荡部分70构成PLL 80，该PLL 80将相位差收敛到适当的值。

由转换部分61、全加器62、锁存电路63和限幅器64构成频率控制部分60。转换部分61具有将剩余数据量ΔS转换为校正量ΔT的表。转换部分61根据该表和来自矢量检测电路51的指令工作，以将从剩余数据量检测部分50输出的当前剩余数据量ΔS转换为校正量ΔT。图4示出了由矢量检测电路51和转换部分61执行的转换内容。图5(a)到5(d)示出了当转换部分61输出“0”以外的校正量ΔT时剩余数据量ΔS变化的模式。

如图5(a)所示，剩余数据量ΔS增加(Valid_1<Valid_0<Valid_ptr)。另外，指针Valid_ptr的值表示剩余数据量ΔS的当前值，并且跨越和超过适当的值“4”(根据图4中的示例，Valid_ptr＝5和6)。在此情况下，矢量检测电路51将指令发给转换部分61以输出用于增加频率控制信息的校正量ΔT。结果，转换部分61输出其大小相当于当前剩余数据量ΔS和适当的值“4”之间的差的正校正量ΔT。图5(c)示出了当前剩余数据量ΔS达到并保持在上限“7”的情况。在此情况下，转换部分61输出其大小相当于当前剩余数据量ΔS和适当的值“4”之间的差的正校正量ΔT(此例中ΔT＝+3)，而与迄今为止的剩余数据量ΔS的变化模式无关。我们假设检测到上限“7”作为剩余数据量ΔS从而输出正校正量ΔT＝+3，其后再次检测到上限“7”。在此情况下，剩余数据量ΔS可能不会增加。仅因为剩余数据量ΔS等于上限“7”，所以再次输出正校正量ΔT＝+3。

另一方面，如图5(b)所示，剩余数据量ΔS减少(Valid_1>Valid_0>Valid_ptr)。另外，指针Valid_ptr的值表示剩余数据量ΔS的当前值，并且下降到低于适当的值“4”(根据图4中的示例，Valid_ptr＝3和2)。在此情况下，矢量检测电路51将指令发给转换部分61以输出用于减少频率控制信息的校正量ΔT。结果，转换部分61输出其大小相当于当前剩余数据量ΔS和适当的值“4”之间的差的负校正量ΔT。图5(d)示出了当前剩余数据量ΔS达到下限“0”的情况。在此情况下，转换部分61输出负校正量ΔT(此例中ΔT＝—3)，而与迄今为止剩余数据量ΔS的变化模式无关。

当剩余数据量ΔS表示上述状态以外的其它状态时，矢量检测电路51指示转换部分61保持频率控制信息的当前状态。在此情况下，转换部分61输出“0”作为校正量ΔT。简言之，当剩余数据量检测部分50检测到的剩余数据量ΔS从适当的值向着上限值改变或从适当的值向着下限值改变时，或者当剩余数据量ΔS达到如图5(c)所示的上限值或如图5(d)所示的下限值时，频率控制部分60校正频率控制信息y，以便使剩余数据量ΔS回到适当的值。更具体地讲，当剩余数据量ΔS如图5(a)所示开始从适当的值向着上限值改变，或如图5(b)所示开始从适当的值向着下限值改变时，频率控制部分60校正频率控制信息y。

上面已经描述了由剩余数据量检测部分50、矢量检测电路51、和转换部分61执行的处理的细节。

全加器62和锁存电路63提供了根据校正量ΔT校正频率控制信息y的手段。首先，根据保存在锁存电路63中的当前频率控制信息y和从转换部分61提供的校正量ΔT，全加器62执行由以下等式(1)表示的操作。当通过与门103将主时钟φ提供给锁存电路63时，锁存电路63锁存作为来自全加器62的输出数据的新的频率控制信息y。限幅器64将频率控制信息y限制为小于或等于给定上限。将受限的频率控制信息y提供给可变频率振荡部分70。

y<-y+ΔT ...(1)

配置锁存电路63以进行初始化。当采样频率转换器开始操作时，将频率控制信息的初始值y，即由下式表示的值赋予锁存电路63。

y＝常量×(f1/f2) ...(2)

其中，f1表示采样频率转换之前的第一采样频率，f2表示采样频率转换之后的第二采样频率。

可变频率振荡部分70由全加器71、锁存电路72、与门73、减计数器74、使能信号产生电路75和锁存电路76构成。全加器71将从频率控制部分60输出的频率控制信息y和内插比Δt(即，来自锁存电路72的输出数据的小数部分)相加，并输出结果。将频率控制信息y和内插比Δt相加的操作进行上述“使将要内插的数据的相位逐渐前进的操作”。当通过与门73来提供主时钟φ时，锁存电路72锁存来自全加器71的输出数据，并且输出结果。将预设的数据提供给减计数器74，所述预设的数据即通过将来自锁存电路72的输出数据的整数部分减去“1”得到的值。当确定(assert)了使能信号EN(将要描述)时，减计数器74与主时钟φ同步，从而将预设的数据取入作为计数值。其后，减计数器74根据主时钟φ进行递减计数。使能信号产生电路75例如由锁存电路构成。当减计数器74的计数值变为“0”时，使能信号产生电路75与主时钟φ同步以确定使能信号EN。在上述锁存电路63初始化的同时，将使能信号产生电路75初始化。当将使能信号产生电路75初始化时，配置使能信号产生电路75，以便与减计数器74的计数值不相关地确定使能信号EN。当确定了使能信号EN时，锁存电路76锁存来自锁存电路72的输出数据的小数部分，并且将其作为内插比Δt输出到内插部分200A。当确定了使能信号EN时，与门101将主时钟φ作为写请求信号WR输出到写控制部分30。与门104将主时钟φ作为数据输入使能信号IE输出到内插部分200A。当确定了使能信号EN时，与门73、102和103将主时钟φ提供给锁存电路72、剩余数据量检测部分50和锁存电路63。当通过与门73将主时钟φ提供给锁存电路72时，锁存电路72中存储的数据的整数部分可增加2或更多。如上面参照图3所述，这表示在内插部分200A中求出的数据的相位当前并不比保存在移位寄存器201中的数据D_m的相位超前。在此情况下，减计数器74进行多个时钟的递减计数。其后，内插部分200A从在先设备接受内插运算所需的新数据，并将该新数据输入到移位寄存器201。

以上已经详细描述了传输控制器100A的结构。

以下描述实施例的操作。

当采样频率转换器开始操作时执行初始化操作。该初始化操作将上述等式(2)给出的频率控制信息的初始值y写到传输控制器100A中的锁存电路63。进而在初始化操作期间，使能信号产生电路75确定使能信号EN。因此，随后将写到锁存电路的频率控制信息y经由限幅器64和全加器71写到锁存电路72。将写到锁存电路72中的频率控制信息y的整数部分预设到减计数器74中。其后，减计数器74根据主时钟φ进行递减计数。当减计数器74的计数值变为“0”时，使能信号产生电路75确定使能信号EN。结果，将主时钟φ通过与门73提供给锁存电路72。此时，将来自全加器71的输出数据写到锁存电路72。该输出数据是通过将从频率控制部分60输出的频率控制信息与来自锁存电路72的输出数据的小数部分相加的而得到结果。将来自锁存电路72的输出数据的整数部分预设到减计数器74中。将小数部分作为内插比Δt写到锁存电路76中。作为重复这些操作的结果，以对应于频率控制信息的平均时间密度产生使能信号EN。另外，产生了以对应于该频率控制信息的速度而改变的内插比Δt。

每当产生使能信号EN时，主时钟φ通过与门101和104。将主时钟φ作为写请求信号WR和数据输入使能信号IE提供给写控制部分30和内插部分200A。而且，每当产生使能信号EN时，主时钟φ通过与门102和103。其后，将主时钟φ提供给剩余数据量检测部分50和锁存电路63。

当将数据输入使能信号IE提供给内插部分200A时，内插部分200A同时将n个已存输入数据与对应于内插比Δt的用于内插运算的系数串进行卷积。将该内插运算结果作为第二采样频率的数据Pk输出。

当将写请求信号WR提供给写控制部分30时，写控制部分30增加写地址，并将写请求信号WR提供给FIFO 10。结果，将来自内插部分200A的输出数据写到FIFO 10中由写地址指定的区域。

将时钟LRCK从外部设备提供给接口300A，并且相应地输出读请求信号RR。根据该读请求信号RR，读控制部分40将指定存储在FIFO 10中的最早的数据的读地址连同读请求信号RE提供给FIFO10。结果，从FIFO 10读取最早的数据，并且将其提供给接口300A。

可能有这样的情况：即，确定了使能信号EN并且通过与门102提供主时钟φ。在此情况下，剩余数据量检测部分50根据当时最新提供给FIFO 10的写地址和读地址之间的差求出剩余数据量ΔS。每当确定使能信号EN时，执行求出剩余数据量ΔS的操作。指针Valid_ptr存储剩余数据量检测部分50求出的剩余数据量ΔS。当指针Valid_ptr的值不同于指针Valid_0的值时，将指针Valid_ptr的值赋予指针Valid_0。将迄今为止指针Valid_O中保持的值赋予指针Valid_1。

根据指针Valid_ptr、Valid_0和Valid_1，矢量检测电路51将指令发到转换部分以确定是增加或减少频率控制信息还是保持当前值。根据该指令，转换部分61将从剩余数据量检测部分50提供的剩余数据量ΔS(＝Valid_ptr)转换为校正量ΔT。结果，如下所述输出校正量ΔT。我们假设剩余数据量ΔS增加，并且剩余数据量ΔS的当前值超过适当的值“4”。在此情况下，输出正校正量ΔT，使之等于当前剩余数据量ΔS和适当的值“4”之间的差。当将剩余数据量ΔS设置为上限“7”时，输出设置为“3”的正校正量ΔT。另一方面，我们假设剩余数据量ΔS减少，并且剩余数据量ΔS的当前值小于适当的值“4”。在此情况下，输出负校正量ΔT，使之等于当前剩余数据量ΔS和适当的值“4”之间的差。当将剩余数据量ΔS设置为下限“0”时，输出设置为“-3”的负校正量ΔT。在其它情况下，输出设置为“0”的校正量ΔT。

全加器62将以此方式输出的校正量ΔT和存储在锁存电路63中的当前频率控制信息y相加。根据来自与门103的主时钟φ，将该结果作为新的频率控制信息y写到锁存电路63。因此，当输出正校正量ΔT时，频率控制信息y增加。当输出负校正量ΔT时，频率控制信息y减少。当输出设置为“0”的校正量ΔT时，频率控制信息y保持当前值。

以此方式，频率控制部分60根据校正量ΔT增加或减少频率控制信息y。可变频率振荡部分70根据调整的频率控制信息y输出使能信号EN。增加频率控制信息y提高了主时钟φ的平均数，所述主时钟φ是在从预设减计数器74时开始到将计数值复位为“0”时为止的时间段内发出的。因此，使能信号EN的平均时率下降。因此，将数据写到FIFO 10的速度降低。相反，减少频率控制信息y提高了使能信号EN的平均时率。将数据写到FIFO 10的速度提高。

当在FIFO 10中数据写速度(即，使能信号EN的频率或时率)低于数据读速度(即，读请求信号RR的频率或时率)时，剩余数据量ΔS减少。当在减少过程中出现负校正量ΔT时，频率控制信息y减少。数据写速度提高。相反，当在FIFO 10中数据写速度高于数据读速度时，剩余数据量ΔS增加。当在增加过程中出现正校正量ΔT时，频率控制信息y增加。数据写速度降低。由于根据剩余数据量ΔS的增加或减少来提供PLL控制，所以，在FIFO中写速度跟随读速度。在FIFO中的剩余数据量ΔS被收敛到适当的值“4”。

图6是示例性示出根据本实施例的剩余数据量ΔS随时间变化的时序图。在图6中，由标号A1表示的区间满足这样的条件，即，剩余数据量ΔS逐渐增加，在ΔS＝“6”的点，关系Valid_1<Valid_0<Valid_ptr有效，且Valid_ptr大于适当的值“4”。因此，在该点，产生正校正量ΔT(该正校正量ΔT＝Valid_ptr—适当的值＝+2)以增加频率控制信息y并降低FIFO 10中的数据输入速度。其后，因为不满足产生正或负校正量ΔT的条件，所以，产生设置为“0”的校正量ΔT。在由标号A2表示的点，剩余数据量ΔS达到上限“7”。在该点，满足产生正校正量ΔT的条件。因此，产生正校正量ΔT(该正校正量ΔT＝Valid_ptr—适当的值＝+3)以降低FIFO 10中的数据输入速度。

根据图6所示的示例，正校正量ΔT出现两次。由此，在适当的值“4”上方发散的剩余数据量ΔS回到适当的值“4”。其后，由标号A3表示的区间满足这样的条件，即，剩余数据量ΔS以比由标号A1表示的区间更缓的时间斜率减少，在ΔS＝“3”的点，关系Valid_1>Valid_0>Valid_ptr有效，且Valid_ptr小于适当的值“4”。因此，在该点，产生负校正量ΔT(该负校正量ΔT＝Valid_ptr—适当的值＝-1)以减少频率控制信息y并提高FIFO 10中的数据输入速度。此时产生的校正量ΔT的绝对值小于在由上述标号A1或A2表示的时刻产生的校正量ΔT的绝对值。因此，出现了使得剩余数据量ΔS回到适当的值“4”的作用强度(为了方便起见，下面将该强度称作向适当值的回归力)。该强度比在由标号A1表示的区间的终止时刻、或由标号A2表示的时刻所产生的向适当值的回归力弱。然而，在由标号A3表示的区间中，剩余数据量ΔS的变化幅度已经充分地衰减。期望该向适当值的回归力如同该程度那样小。其原因在于：当剩余数据量ΔS的变化充分地衰减时，太大的回到适当值强度反而使剩余数据量ΔS从适当的值“4”发散。

紧接在由标号A3表示的区间之后，剩余数据量ΔS在适当的值“4”±1的范围内重复振荡。这是因为在FIFO 10中数据输入和输出时刻之间的变换。将一个数据输入到FIFO 10导致ΔS变为适当的值“4”+1。从FIFO 10输出一个数据导致ΔS变为适当的值“4”-1。在此状态下，在FIFO 10中数据输入速度完全与数据输出速度同步。在FIFO 10中的剩余数据量ΔS是稳定的。

虽然图6中未示出，但是，因为例如从接口300A提供的读请求信号RR的频率从最初所期望的第二采样频率f2偏离，所以频率控制信息可包含无效初始化值。在此情况下，剩余数据量ΔS完全从适当的值偏离。可多次连续地将上限“7”或下限“0”检测为剩余数据量ΔS。在此情况下，每当将上限“7”(下限“0”)检测为剩余数据量ΔS时，产生正校正量ΔT＝+3(负校正量ΔT＝-3)。以此方式，频率控制信息快速接近适合于读请求信号RR的频率的值。其后，根据图6示出的操作，将剩余数据量ΔS收敛到适当的值。

如上所述，该实施例产生正或负校正量ΔT，从而，当剩余数据量ΔS显示出偏离适当的值的状态时和当剩余数据量ΔS完全偏离时，使得剩余数据量ΔS回到适当的值。另外，产生值“0”作为校正量ΔT。仅在必须的区间才产生使得剩余数据量ΔS回到适当的值的校正量ΔT。可将剩余数据量ΔS1迅速调整到适当的值而不会产生剩余数据量ΔS随时间的变化。因此，可实现几乎不会使波形失真的高质量数据传输。

<第二实施例>

图7是示出根据本发明的第一方案的采样频率转换器的第二实施例的框图。根据第二实施例，接口300B在传输控制器100B之前，并且内插部分200B在传输控制器100B之后。接口300B不仅将写请求信号WR、而且将具有第一采样频率的数据Din提供给传输控制器100B。以类似于内插部分200A的方式配置内插部分200B。内插部分200B使用内置的移位寄存器保存从FIFO 10馈送的过去的指定数量的数据串。类似于上述第一实施例，内插部分200B将与从锁存电路76提供的内插比Δt对应的用于内插运算的系数串和所述数据串进行卷积。在与具有第二采样频率的输出时钟CKout同步的时刻，内插部分200B产生作为卷积结果的输出数据P_k。如下所述，传输控制器100B的结构不同于传输控制器100A的结构。接口300B直接将具有与第一采样频率相同的频率的写请求信号WR提供给写控制部分30。代替第一实施例中的与门101和104，在此提供读请求信号产生部分105来产生读请求信号RR。将从使能信号产生电路75输出的使能信号EN提供给读请求信号产生部分105和内插部分200B。提供给内插部分200B的使能信号EN作为数据输出使能信号，该数据输出使能信号允许具有第二采样频率的数据进行内插运算和输出。其它方面与上述第一实施例中的描述相同。

传输控制器100B同步于具有与第二采样频率相同的频率的主时钟φ，并且提供PLL控制以使剩余数据量ΔS稳定。在该控制处理期间，以同步于主时钟φ的时间密度确定使能信号EN，并且使能信号EN对应于第一采样频率。当确定了使能信号EN时，内插部分200B在同步于输出时钟CKout的时刻输出读请求使能信号RRE。当确定了使能信号EN，其后输出读请求使能信号RRE时，读请求信号产生部分105将读请求信号RR输出到读控制部分40。此时，读控制部分40将读地址加“1”，并且输出读请求信号RE。结果，读取FIFO 10中最早的未读数据，并且将其提供给内插部分200B。内插部分200B将从FIFO 10提供的数据写到移位寄存器的第一级中。将移位寄存器中现有的数据移位到随后的级，丢弃最后级中的数据。根据输出时钟CKout的产生，内插部分200B使用移位寄存器中保存的数据串和与内插比Δt对应的用于内插运算的系数串来执行内插运算。内插部分200B与输出时钟CKout同步地输出作为内插运算结果的具有第二采样频率的数据。

上述第一实施例提供PLL控制，使得在FIFO 10中数据输入速度跟随数据输出速度。第二实施例提供PLL控制，使得在FIFO 10中数据输出速度跟随数据输入速度。以与第一实施例相同的方式提供该PLL控制。因此，第二实施例也提供了与第一实施例所提供的效果相同的效果。

下面参照附图描述本发明的第二方案中的采样频率转换器。

图8是示出根据该实施例的采样频率转换器的结构的框图。在图8中，抗混叠(anti-aliasing)LPF 1是这样的电路：即，其为输入音频数据提供LPF处理以防止在采样频率转换期间出现重叠噪音。根据本实施例的采样频率转换器接收具有48kHz的第一采样频率的输入音频数据。采样频率转换器从8kHz到48kHz之间的9种采样频率中选择第二采样频率，并且将接收的输入音频数据转换为用于输出的第二采样频率的音频数据。抗混叠LPF 1取所选择的第二采样频率的一半作为截止频率，并且将大于或等于该截止频率的分量从输入音频数据中去除。

8倍增速采样器2是这样的电路：即，其对从抗混叠LPF 1输出的具有第一采样频率的数据执行8倍增速采样，并且将该数据输出为具有384kHz采样频率的音频数据。1/L倍减速采样器3是这样的电路：即，其利用线性内插来对从8倍增速采样器2输出的具有384kHz采样频率的音频数据进行1/L倍减速采样，并且输出具有第二采样频率的音频数据。所选择的第二采样频率决定了减速采样的因数。

FIFO(先进先出)4是用于存储从1/L倍减速采样器3输出的具有第二采样频率的音频数据的先进先出缓冲器。根据FIFO读请求信号，FIFO 4从最早的第一个音频数据开始按照先进先出规则顺序地输出存储的音频数据。串行接口5是这样的电路：即，其提供控制以将具有第二采样频率的音频数据提供给在后的设备。将来自在后的设备的数据请求信号LRCK和位时钟BCLK提供给串行接口5。数据请求信号LRCK具有与第二采样频率相同的频率。当将数据请求信号LRCK提供给串行接口5时，串行接口5将FIFO读请求信号提供给FIFO 4和写速度调整电路6。串行接口5将从FIFO 4相应输出的音频数据转换为串行数据SDO，并且通过使串行数据SDO的每一位与位时钟BCLK同步来将串行数据SDO提供给在后的设备。

写速度调整电路6产生FIFO写请求信号，并且将其输出到FIFO4和线性内插系数产生电路7。FIFO写请求信号具有与产生FIFO读请求信号的平均时率或密度相同的时率或密度，并且同步于384kHz的主时钟φ。更具体地讲，同步于主时钟φ，写速度调整电路6通过累计取决于第二采样频率的频率控制信息来产生相位信息。每当相位信息上溢出时，写速度调整电路6产生FIFO写请求信号。另一方面，写速度调整电路6根据有效数据量(即，FIFO 4中未读数据的数量)来增加或减少频率控制信息，并且调整FIFO写请求信号的时率。以此方式，以与FIFO读请求信号的时率相同的时率产生FIFO写请求信号。因此，FIFO 4中的有效数据量收敛到适当的值。线性内插系数产生电路7根据产生FIFO写请求信号时的相位信息求出线性内插系数，并且将该线性内插系数提供给1/L倍减速采样器3。

根据该实施例，通过同步于主时钟φ进行的运算处理顺序地更新相位信息。根据产生FIFO写请求信号时的相位信息产生线性内插系数。控制FIFO写请求信号，从而使之以与FIFO读请求信号相同的时率而被产生，并且还在同步于主时钟φ的时刻产生FIFO写请求信号。即使在产生数据请求信号LRCK和FIFO读请求信号时出现了抖动，1/L倍减速采样器3也产生了具有第二采样频率的音频数据。将产生的数据通过FIFO 4和串行接口5提供给在后的设备。

已经描述了该实施例的概况。

图9是示出已经概略说明的采样频率转换器中的1/L倍减速采样器3的详细结构的框图。图10是示出写速度调整电路6的详细结构的框图。下面参照这些图详细描述根据该实施例的采样频率转换器。

首先将描述1/L倍减速采样器3。在图9中，临时2级FIFO 31由L通道2级FIFO和R通道2级FIFO构成。每当提供384kHz的主时钟φ时，临时2级FIFO 31输入从8倍增速采样器2输出的L通道和R通道音频数据，并且保存与这些通道对应的两个最新的音频数据。操作数据存储部分32由寄存器32a和32b构成，寄存器32a和32b存储线性内插期间将内插点夹在中间的该内插点两端的音频数据。当产生FIFO写请求信号时，寄存器32a存储临时2级FIFO 31的第二级中所存储的L通道和R通道音频数据。寄存器32b存储临时2级FIFO 31的第一级中所存储的L通道和R通道音频数据。将存储在寄存器32a和32b中的音频数据A和B用于内插运算，以求出具有第二采样频率的音频数据。

减法器33、乘法器34、加法器35和寄存器36提供了这样的手段：即，执行内插运算以根据音频数据A和B求出具有第二采样频率的音频数据，并且输出结果。在分时控制下，在从产生FIFO写请求信号时开始到产生下一写请求信号时为止的期间，这些电路执行内插运算以针对L和R通道中每一个通道来求出具有第二采样频率的音频数据，并且将结果通过寄存器36提供给FIFO 4。

更具体地讲，减法器33从存储在操作数据存储部分32的寄存器32b中的L通道音频数据B中减去操作数据存储部分32的寄存器32a中所存储的音频数据A，并且输出得到的数据B-A。乘法器34用刚从线性内插系数产生电路7输出的线性内插系数α乘以数据B-A，并且输出数据(B—A)×α。线性内插系数α是这样的数值：即，其表示沿着时轴在音频数据A和B之间的哪个点应该使用内插运算来求出具有第二采样频率的音频数据。稍后将描述计算线性内插系数α的方法。加法器35将从乘法器34得到的数据(B—A)×α与存储在操作数据存储部分32的寄存器32a中的L通道音频数据A相加。寄存器36保存相加的结果A+(B—A)×α作为具有第二采样频率的L通道音频数据。已经以L通道为例描述了减法器33、乘法器34、加法器35和寄存器36的处理。对于R通道的音频数据执行类似的处理。寄存器36保存结果。

现在参照图10，将要描述写速度调整电路6。FIFO 4是累积这样产生的具有第二采样频率的音频数据的16级FIFO。写指针(writepointer)601是这样的电路：即，每当FIFO写请求信号出现时，将写地址加“1”并且将写地址提供给FIFO 4。其后，写指针601将当前由寄存器36提供的L通道和R通道音频数据写到FIFO 4中的由写地址指定的区域。读指针602是这样的电路：即，每当FIFO读请求信号出现时，将读地址加“1”并且将读地址提供给FIFO 4。其后，读指针602从FIFO 4中的由读地址当前所指定的区域中读取L通道和R通道音频数据，并将音频数据提供给串行接口5。

有效数据指针603是这样的电路：即，其从输出自写指针601的写地址中减去输出自读指针602的读地址，并且输出作为减法结果的有效数据量。有效数据量表示写到FIFO 4的音频数据中的未读数据数量。

矢量检测电路604监测从有效数据指针603输出的有效数据量，并且输出这样的矢量up/down信息：即，该矢量up/down信息表示下述哪种模式应用于有效数据量随时间的变化。(a)有效数据量增加。(b)有效数据量减少。(c)增加的有效数据量已经改变为趋于减少。(d)减少的有效数据量已经改变为趋于增加。

频率控制部分610提供用于产生频率控制信息Δy的手段，该频率控制信息Δy确定FIFO写请求信号的频率。写请求信号产生部分620是每当出现主时钟φ时累计频率控制信息Δy的电路。每当相位信息y(即累计的值)上溢出时，写请求信号产生部分620产生FIFO写请求信号。以下依次描述这些电路的结构。

频率控制部分610由ΔT表611、加法器612、锁存器613和加法值表614构成。加法值表614存储对应于各种第二采样频率的频率控制信息Δy的初始值。写请求信号产生部分620可同步于384kHz的主时钟φ而重复累计频率控制信息。在此情况下，将频率控制信息Δy配置为这样的值，从而使得作为累计值的相位信息y以相当于第二采样频率的时间密度上溢出。更具体地讲，我们假设相位信息y的取值范围从0到M-1并且将第二采样频率设置为f2。其后，将频率控制信息Δy初始化为以下值。

Δy＝M/(384kHz/f2) ...(3)

＝M/L

锁存器613可被初始化。当采样频率转换器开始工作时，从加法值表614读取频率控制信息Δy。应该注意到，频率控制信息Δy与由在后的设备请求的第二采样频率f2相关联。此时，将锁存器613初始化为频率控制信息Δy。然后，每当产生384kHz的主时钟φ时，就用来自加法器612的输出数据更新锁存器613中的频率控制信息Δy。

可能有这样的情况，即，由于从锁存器输出了不正确的频率控制信息Δy导致FIFO 4中的有效数据量可能偏离适当的值。在此情况下，ΔT表611和加法器612提供了将频率控制信息Δy校正到适当的值的手段。ΔT表611用于将有效数据量和矢量up/down的组合转换为校正量ΔT。图11示出了由ΔT表611执行的转换处理的内容。

如图11所示，矢量up/down可表示有效数据量减少。当有效数据量小于适当的值“8”时，ΔT表611输出正校正量ΔT，该正校正量ΔT的绝对值对应于有效数据量和适当的值“8”之间的差。加法器612将正校正量ΔT与当前频率控制信息Δy相加以增加频率控制信息Δy。这提高了FIFO写请求信号的时间密度，从而抑制了有效数据量减少。而且，矢量up/down可表示有效数据量增加。当有效数据量大于适当的值“8”时，ΔT表611输出负校正量ΔT，该负校正量ΔT的绝对值对应于有效数据量和适当的值“8”之间的差。加法器612将负校正量ΔT与当前频率控制信息Δy相加以减少作为结果的频率控制信息Δy。这降低了FIFO写请求信号的时间密度，从而抑制了有效数据量增加。

写请求信号产生部分620由加法器621和锁存器622构成。加法器621将由频率控制部分610提供的频率控制信息Δy和从锁存器622输出的当前相位信息y相加。每当提供了主时钟φ时，锁存器622输入来自加法器621的输出数据，并将其保存为新的相位信息y。图12示出了写请求信号产生部分620的操作。如图12所示，每当产生主时钟φ时，相位信息y以Δy为单位增加。当频率控制信息Δy的累计结果致使超过了相位信息y的上边界M-1时，锁存器622将超出量β存储为新的相位信息y。当相位信息y以这样的方式上溢出时，锁存器622所包含的相位信息y的MSB从“1”降到“0”。将该MSB的下降沿作为FIFO写请求信号提供给FIFO 4、写指针601和线性内插系数产生电路7。

图9中的线性内插系数产生电路7保存图12中的值β，即，在产生了FIFO写请求信号的时间点从锁存器622输出的相位信息y。下面的等式用于根据该β计算线性内插系数α。

α＝β/(M/L)

在该等式中，M/L属于存储在加法值表614中的频率控制信息Δy的初始值M/L，并且对应于由在后的设备所请求的第二采样频率。

1/L倍减速采样器3使用这样获得的线性内插系数α在数据A和B之间执行对具有第二采样频率的音频数据的线性内插。将通过该线性内插得到的音频数据写到FIFO 4中。

根据上述采样频率转换器，频率控制部分610产生频率控制信息Δy。写请求信号产生部分620同步于主时钟φ累计频率控制信息Δy。每当作为累计结果的相位信息y上溢出时，产生FIFO写请求信号。1/L倍减速采样器3执行音频数据的线性内插。获得作为线性内插结果的具有第二采样频率的音频数据，并且将其写到FIFO4中。频率控制部分610提供控制以增加或减少频率控制信息Δy，以便将FIFO 4中的有效数据量调整到适当的值。这需要同步于主时钟φ产生具有与FIFO读请求信号的平均时间密度相同的时间密度的FIFO写请求信号。通过使用产生同步于主时钟φ的FIFO写请求信号时的相位信息y来计算用于线性内插的线性内插系数α。即使在产生数据请求信号LRCK和FIFO读请求信号时出现了抖动，该实施例也可产生具有第二采样频率的音频数据而不受抖动的影响，并且将该音频数据提供给在后的设备。

图13示出了该实施例的效果和传统技术之间的比较。传统采样频率转换器利用从在后的设备接收数据请求信号的时刻来确定内插点。采样频率转换器利用内插点之前和之后的两个音频数据A和B来执行线性内插以求出在内插点的音频数据。因此，由于产生数据请求信号时的抖动的影响，该内插导致获得音频数据X或Y。当在后的设备再现采样频率转换之后的音频数据时，存在有波形失真的问题。相反，该实施例确定了音频数据的内插点，该音频数据的内插点是根据产生同步于主时钟φ的FIFO写请求信号时的相位信息y通过线性内插而求出的。因此，该内插点的位置不受产生数据请求信号时的抖动的影响。根据该实施例，采样频率转换仅仅由于线性内插错误而非抖动才可能导致波形失真。因此，与传统技术相比，该实施例可降低波形失真。

虽然在此描述了本发明的第二方案的实施例，但是本发明能够以不同的方式实现。根据上述实施例，例如，对具有第一采样频率的输入音频数据执行8倍增速采样以产生384kHz的音频数据。其后，执行1/L倍减速采样以产生具有第二采样频率的音频数据。而且，可用1/L倍减速采样代替8倍增速采样以执行高次(high-level)内插。

Claims

1.一种传输控制装置，包括：

先进先出存储部分，其响应于写请求信号而存储新输入的数据，并且响应于读请求信号而读取并输出最早存储的存储数据；

剩余数据量检测部分，其检测所述先进先出存储部分中剩余的存储数据的剩余数据量；

可变频率振荡部分，其以取决于频率控制信息的时率产生使能信号，从而允许产生写请求信号或读请求信号；以及

频率控制部分，当所述剩余数据量检测部分检测到的剩余数据量从适当的值向着上限值变化或从所述适当的值向着下限值变化时，或者当所述剩余数据量达到所述上限值或所述下限值时，所述频率控制部分校正所述频率控制信息以便使所述剩余数据量回到所述适当的值。

2.一种采样频率转换装置，包括：

内插部分，其根据内插比内插数据；以及

传输控制部分，其基于频率控制信息传输内插的数据，

其中，所述内插部分包括：

保存部分，其顺序地接收具有第一采样频率的数据，并且将接收的数据保存为用于内插运算的输入数据串；以及

内插运算部分，其通过使用与所述传输控制部分产生的内插比相对应的内插系数和使用所述保存部分中保存的用于内插运算的输入数据串来执行内插运算，从而产生具有第二采样频率的内插数据，并且

其中，所述传输控制部分包括：

先进先出存储部分，其响应于写请求信号而存储从所述内插部分输出的并具有所述第二采样频率的内插数据，并且响应于读请求信号而读取并输出最早存储的存储数据；

剩余数据量检测部分，其检测所述先进先出存储部分中存储的数据的剩余数据量；

可变频率振荡部分，其以取决于所述频率控制信息的时率产生使能信号，从而允许产生写请求信号，并且所述可变频率振荡部分产生以取决于所述频率控制信息的速度而变化的内插比；以及

3.一种采样频率转换装置，包括：

内插部分，其根据内插比内插数据；以及

传输控制部分，其基于频率控制信息将所述数据传输到所述内插部分，

其中，所述内插部分包括：

保存部分，其从所述传输控制部分顺序地接收具有第一采样频率的数据，并且将接收的数据保存为用于内插运算的输入数据串；以及

其中，所述传输控制部分包括：

先进先出存储部分，其响应于写请求信号而存储从在先设备输入的并具有所述第一采样频率的数据，并且响应于读请求信号而读取最早存储的存储数据，并将所述最早存储的存储数据输出至所述内插部分；

4.一种采样频率转换装置，包括：

内插部分，其根据内插系数内插数据；以及

传输控制部分，其基于频率控制信息传输内插的数据，

其中，所述内插部分包括：

内插运算部分，其通过使用由所述传输控制部分产生的内插系数和使用所述保存部分中保存的用于内插运算的输入数据串来执行内插运算，从而产生具有第二采样频率的内插数据，并且

其中，所述传输控制部分包括：

频率控制信息产生部分，其产生用于有效地控制剩余数据量回到适当的值的频率控制信息；

写请求信号产生部分，其在通过累计所述频率控制信息而获得的时刻产生所述写请求信号；以及

内插系数产生部分，其在产生所述写请求信号的时刻产生所述内插系数。

5.如权利要求4所述的采样频率转换装置，其中，所述写请求信号产生部分产生写请求信号，所述写请求信号与主时钟同步并且具有的时率与所述读请求信号的平均时率相同。

6.一种采样频率转换装置，包括：

第一数据存储部分，其存储顺序地输入的指定数量的数据；

第二数据存储部分，其响应于写请求信号而存储新输入的数据，并且响应于读请求信号而顺序地读取最早存储的数据；

写速度调整部分，其产生写请求信号，所述写请求信号与主时钟同步并且具有的时率与所述读请求信号的平均时率相同；

内插系数产生部分，其对应于所述写请求信号的产生时刻计算内插系数；以及

内插运算部分，其通过使用所述内插系数产生部分在所述写请求信号的产生时刻计算出的内插系数和使用存储在所述第一数据存储部分中的数据执行内插运算，并将通过所述内插运算得到的数据提供给所述第二数据存储部分。

7.如权利要求6所述的采样频率转换装置，其中，所述写速度调整部分包括：

有效数据量检测部分，其检测表示所述第二数据存储部分中剩余的存储数据数量的有效数据量；

写请求信号控制部分，其执行与主时钟同步的操作从而产生以对应于所述频率控制信息的速度而周期性变化的相位信息，并且其产生与所述相位信息的周期同步的写请求信号；以及

频率控制部分，其控制频率控制信息以便将所述有效数据量收敛于适当的值，并且

其中，所述内插系数产生部分在所述写请求信号的产生时刻根据所述相位信息计算所述内插系数。

8.如权利要求6所述的采样频率转换装置，还包括N倍增速采样器，所述N倍增速采样器将输入数据的采样频率乘以因数N(N是大于或等于2的整数)，并且将具有乘得的采样频率的输入数据提供给所述第一数据存储部分，其中，所述内插运算部分对存储在所述第一数据存储部分中的输入数据执行线性内插运算。