CN102403985A - 采样频率转换器 - Google Patents

Abstract

本发明提供一种采样频率转换器，其具有缓冲器，该缓冲器响应于写入请求信号存储数据，并且响应于读取请求信号按照从最早数据开始的顺序输出所存储的数据。插值单元顺次接收来自外部源的数据，在写入请求信号的生成时刻执行插值操作，以根据最新接收的指定数量的数据来计算插值数据，并将插值数据提供至缓冲器。写入速度调节单元以根据频率控制信息确定的时间率循环地生成写入请求信号。速度校正指针在写入请求信号生成时增大指针值，并在读取请求信号生成时减小指针值。频率控制单元基于速度校正指针的指针值校正频率控制信息。

Description

采样频率转换器

技术领域

本发明涉及一种适用于数字音频装置的采样频率转换器。

背景技术

作为这种采样频率转换器，已知一种转换器，其将采样频率转换后的数据通过FIFO(先入先出缓冲器)提供至后一级装置；还有一种已知的转换器，其从前一级装置获得采样频率转换前的数据。图7是例示了前一种采样频率转换器的构造示例的框图，图8是例示了后一种采样频率转换器的构造示例的框图。

在图7所示的采样频率转换器中，插值器101是用于存储从前一级装置顺次接收的数据的电路，当生成了写入请求信号时，插值器101根据直到该时刻而最新存储的指定数量的数据执行插值，以计算对应于生成写入请求信号的该时刻的数据，并将插值结果数据提供至FIFO 102。FIFO 102是用于存储根据写入请求信号从插值器101新输入的数据的缓冲器，其根据来自后一级装置的读取请求信号从最早的数据开始顺次读取并输出所存储的数据。控制单元103是以对应于频率控制信息的时间率(time rate)生成写入请求信号的电路；控制单元103控制插值器101执行插值，并且控制FIFO 102存储从插值器101输出的数据。

控制单元103还监控有效数据的数量，即从插值器101接收并且存储在FIFO 102中并且尚未输出至后一级装置的未读取数据的数量；控制单元103还基于此有效数据的数量对频率控制信息执行校正。具体来说，当把数据写入FIFO 102的速度变得大于从FIFO 102读取数据的速度，并且有效数据的数量增大至大于指定基准值时，控制单元103生成如图9所示的负校正值以减小频率控制信息，并降低写入FIFO 102的速度。另一方面，当把数据写入FIFO 102的速度变得小于从FIFO 102读取数据的速度，并且有效数据的数量减少至小于指定基准值时，控制单元103生成如图9所示的正校正值以增大频率控制信息，并增大写入FIFO 102的速度。在图7所示的采样频率转换器中，使用这种令写入速度跟随读取速度的控制来转换采样频率。例如在专利文献1中公开了这种类型的采样频率转换器。

在图8所示的采样频率转换器中，FIFO 104根据写入请求信号存储从前一级装置新输入的数据，并且根据读取请求信号，从最早数据开始顺次读取所存储的数据，并将其输出至插值器105。当生成了读取请求信号时，插值器105获得并存储从FIFO 104输出的数据，并且根据直到该时刻而最新存储的指定数量的数据执行插值，以计算对应于生成读取请求信号的该时刻的数据，然后将插值结果数据输出至下一级装置。控制单元106以对应于频率控制信息的时间率生成读取请求信号；控制单元106控制数据从FIFO 104输出至插值器105，并控制插值器105执行插值。

控制单元106还监控有效数据的数量，即从前一级装置接收并且存储在FIFO 104中并且尚未输出至后一级装置的未读取数据的数量；控制单元106还基于此有效数据的数量对频率控制信息执行校正。此外，如后文将详细说明的，当从FIFO 104读取数据的速度变得小于将数据写入FIFO 104的速度，并且有效数据的数量增大至大于指定的基准值时，则控制单元106生成正校正值以增大频率控制信息，并增大从FIFO 104读取数据的速度。另一方面，当从FIFO 104读取数据的速度变得大于将数据写入FIFO 104的速度，并且有效数据的数量减小至小于指定的基准值时，控制单元106生成负校正值以减小频率控制信息，并减小从FIFO 104读取数据的速度。在图8所示的采样频率转换器中，使用这种令读取速度跟随写入速度的控制来转换采样频率。例如在专利文献2中公开了这种类型的采样频率转换器。

[专利文献1]日本专利申请公开No.2006-279106

[专利文献2]日本专利申请公开No.2006-238044

顺便提及，在图7所示的采样频率转换器中，例如，当写入FIFO102的速度与读取速度偏离较大的量，并且有效数据的数量从基准值偏离较大的量时，必须执行控制以生成如图9所示的具有大绝对值的校正量，并使写入速度接近读取速度。另一方面，在FIFO 102中，在写入速度接近读取速度并且有效数据的数量接近基准值的范围内，不宜使得校正量的变化相对于有效数据数量从基准值的变化的斜率变大。这是因为当此斜率较大时，则频率控制信息的变化相对于有效数据数量与基准值之差变大，写入请求信号的频率变得不稳定，并且在采样频率转换后的数据中将出现频率波动。因此，如图9所示，在有效数据数量接近基准值的区域中，必须降低校正量的变化相对于有效数据数量的变化的斜率。由于上述情况，写入速度跟随读取速度，并且为了降低采样频率转换后的数据中的频率波动，必须使增大或减小有效数据数量的范围扩大，或者说增大FIFO 102的级数。这对图8所示采样频率转换器来说也一样。

不过，在图7所示的采样频率转换器中，已经通过插值器101进行了采样频率转换的数据被通过FIFO 102发送至下一级装置，并且在图8所示的采样频率转换器中，将采样频率转换前的数据从前一级装置通过FIFO 104发送至插值器105。因此，当为了减小频率波动而增大了FIFO 102或104的级数时，存在延迟变大的问题，该延迟为从前一级装置输出采样频率转换前的数据的时刻到采样频率转换后的数据提供至后一级装置的时刻。

发明内容

考虑到上述情况，本发明的目的是提供一种能够将采样频率转换后的数据的频率波动控制得很低，并且能够减小采样频率转换延迟的采样频率转换器。

本发明的一个优选形式是这样一种采样频率转换器，包括：缓冲器，其响应于写入请求信号，存储新输入所述缓冲器的数据，并且响应于读取请求信号，按照从存储数据的最早一个开始的顺序读取并输出所存储的数据；插值单元，其顺次接收数据，在生成写入请求信号的生成时刻执行插值操作，以根据直到所述写入请求信号的生成时刻而最新接收的指定数量的数据来计算对应于所述写入请求信号的生成时刻的插值数据，并且将所述插值数据提供至缓冲器；写入速度调节单元，其以根据频率控制信息确定的时间率循环地生成写入请求信号，从而使所述插值单元响应于所述写入请求信号执行插值操作，并使得所述缓冲器响应于所述写入请求信号存储从所述插值单元输出的数据；速度校正指针，其在写入请求信号生成时增大指针值，并在读取请求信号生成时减小指针值；和频率控制单元，其基于所述速度校正指针的指针值校正频率控制信息。

利用本发明的这种形式，执行控制以根据速度校正指针的指针值的增减来校正频率控制信息，并且使写入速度跟随读取速度。因此，根据速度校正指针的指针值的增减，能够在宽范围上执行对写入速度的调节，并且在写入速度接近读取速度时执行微调，而无需增加缓冲器的级数。因此能够减小采样频率转换后的数据的频率波动，并且不会使得采样频率转换的延迟变大。

本发明的另一种优选形式是这样一种采样频率转换器，其包括：缓冲器，其响应于写入请求信号，存储新输入所述缓冲器的数据，并且响应于读取请求信号，按照从所存储数据的最早一个开始的顺序读取并输出所存储的数据；插值单元，其从所述缓冲器顺次接收数据，在生成读取请求信号的生成时刻执行插值操作，以根据直到所述读取请求信号的生成时刻而最新接收的指定数量的数据计算对应于所述读取请求信号的生成时刻的插值数据，并且输出所述插值数据；读取速度调节单元，其以根据频率控制信息确定的时间率循环地生成读取请求信号，从而使所述缓冲器响应于所述读取请求信号将数据输出至所述插值单元，并使得所述插值单元响应于所述读取请求信号执行插值操作；速度校正指针，其在写入请求信号生成时增大指针值，并在读取请求信号生成时减小指针值；和频率控制单元，其基于所述速度校正指针的指针值校正频率控制信息。

利用本发明的这种形式，执行控制以根据速度校正指针的指针值的增减来校正频率控制信息，并且使读取速度跟随写入速度。因此，根据速度校正指针的指针值的增减，能够在宽范围上执行对读取速度的调节，并且在读取速度接近写入速度时执行微调，而无需增加缓冲器的级数。因此能够减小采样频率转换后的数据的频率波动，并且不会使得采样频率转换的延迟变大。

附图说明

图1是例示了本发明的第一实施例的采样频率转换器的结构的框图；

图2是例示了第一实施例的1/L下采样器的详细结构的框图；

图3是例示了第一实施例的写入速度调节电路的详细结构的框图；

图4是例示了第一实施例的△T列表控制的图表；

图5是例示了第一实施例的写入请求信号生成单元的操作的时序图；

图6是例示了本发明第二实施例的采样频率转换器的结构的框图；

图7是例示了传统采样频率转换器的结构示例的框图；

图8是例示了传统采样频率转换器的另一结构示例的框图；

图9是例示了传统采样频率转换器中有效数据的数量与校正量之间的关系示例的示图。

具体实施方式

下面参照附图对本发明的实施例进行说明。

<实施例1>

图1是例示了本发明的第一实施例的采样频率转换器的结构的框图。在图1中，抗混叠LPF 1是对输入的音频数据执行LPF处理以防止在采样频率转换处理中出现折叠噪声(folding noise)的电路。此实施例的采样频率转换器接收具有48kHz的第一采样频率的输入音频数据，将此数据转换成具有第二采样频率的音频数据，并输出结果，其中第二采样频率是从8kHz和48kHz之间的九种采样频率中选出的。抗混叠LPF 1使用所选择的第二采样频率的一半作为截止频率，并从输入音频数据中去除大于等于该截止频率的频率分量。

8倍上采样器2是对从抗混叠LPF 1输出的具有第一采样频率的音频数据执行8倍上采样、并将结果输出为具有384kHz的采样频率的音频数据的电路。1/L下采样器3是使用线性插值来对从8倍上采样器2输出的具有384kHz采样频率的音频数据执行1/L下采样，并且输出具有第二采样频率的音频数据的电路。根据所选择的第二采样频率来设置确定下采样执行因数的操作。

FIFO 4是先入先出缓冲器，其存储从1/L下采样器3输出的具有第二采样频率的音频数据，并根据FIFO读取请求信号从最早的数据开始顺次输出所存储的音频数据。串行接口5是执行控制以将具有第二采样频率的音频数据提供至下一级装置的电路。将具有与第二采样频率相同频率的数据请求信号LRCK和位时钟BCLK从所述下一级装置提供至串行接口5。在被提供数据请求信号LRCK之后，串行接口5将FIFO读取请求信号提供至FIFO 4和写入速度调节电路6，根据信号LRCK将从FIFO 4输出的音频数据转换成串行数据SDO，使串行数据SDO的每个位与位时钟BCLK同步，并将结果提供至下一级装置。

速度校正指针8是当出现FIFO写入请求信号时递增并且当出现FIFO读取请求信号时递减的指针。写入速度调节电路6是具有与生成FIFO读取请求信号的平均时间率相同的时间率的电路，其生成与384kHz主时钟Φ同步的FIFO写入请求信号，并将该信号输出至FIFO4和线性插值系数生成电路7。具体来说，写入速度调节电路6根据第二采样频率通过累积频率控制信息生成与主时钟Φ同步的相位信息，并且每当此相位信息溢出时，生成FIFO写入请求信号。线性插值系数生成电路7是从FIFO写入请求信号出现时刻的相位信息中查找线性插值系数、并且将该系数提供至1/L下采样器3的电路。

此实施例的写入速度调节电路6具有根据速度校正指针8的指针值校正频率控制信息、以及调节FIFO写入请求信号出现的时间率或时间密度的功能。具体来说，当写入FIFO 4的速度大于读取速度并且速度校正指针8的指针值大于基准值时，写入速度调节电路6生成减小频率控制信息的负校正值，减小生成写入请求信号的时间率，并减小写入速度。另一方面，当写入FIFO 4的速度小于读取速度并且速度校正指针8的指针值小于基准值时，写入速度调节电路6生成增大频率控制信息的正校正值，增大生成写入请求信号的时间率，并增大写入速度。通过执行这种控制，使写入速度跟随读取速度。

此实施例的写入速度调节电路6还具有转换表，该转换表将速度校正指针8的指针值转换成校正值，该校正值增大或减小频率控制信息。在此转换表中，在靠近基准值的区域中，校正值的变化相对于速度校正指针8的指针值的变化的斜率变小，而随着指针值离开基准值，校正值的变化相对于指针值的变化变大。通过使用这种转换表对速度校正指针8的指针值执行非线性转换并生成校正值或校正量，能够在写入FIFO 4的速度远离读取速度的区域中生成绝对值大的校正量，从而使得写入速度快速接近读取速度，而在写入速度接近读取速度的区域中，生成绝对值小的校正量，以便校正写入速度与读取速度的小偏差，从而能够稳定写入速度并使得写入速度与读取速度匹配。

如上文所述，根据此实施例，基于速度校正指针8的指针值而不是基于有效数据的数量来调节写入FIFO 4的速度，其中速度校正指针8的指针值每当写入请求信号生成时增加、每当读取请求信号生成时较小。因此能够将FIFO 4的级数保持在吸收抖动所需的最小数量，并且能够减小采样频率转换的延迟。另外，根据此实施例，通过使用上述非线性转换根据速度校正指针8的指针值来生成校正量，除了在宽范围上调节写入FIFO 4的速度之外，还能够在写入速度接近读取速度的范围内对写入速度执行微调。因此能够减小采样频率转换后的数据中的频率波动，而不增大采样频率转换的延迟。此外，根据此实施例，对FIFO写入请求信号执行控制，以按照与FIFO读取请求信号相同的时间率、并以与主时钟Φ同步的定时周期性地生成FIFO写入请求信号。因此，即使在生成数据请求信号LRCK和FIFO读取请求信号的定时中出现抖动，也能够通过1/L下采样器3生成具有第二采样频率的音频数据，并经过FIFO 4和串行接口5将其提供至下一级装置，使得该音频数据不受抖动的影响。以上是对此实施例的总结。

图2是例示了上述采样频率转换器中的1/L下采样器3的详细结构的框图，图3是例示了写入速度调节电路6的详细结构的框图。下面参照这些附图对此实施例的采样频率转换器进行详细说明。

首先对1/L下采样器3进行说明。在图2中，临时2级FIFO 31由L通道2级FIFO和R通道2级FIFO构成，每当提供384kHz主时钟Φ时，临时2级FIF031获得从8倍上采样器2输出的L通道和R通道音频数据，并为每个通道保持两段最近的音频数据。操作数据存储单元32由寄存器32a和32b构成，寄存器32a和32b用于存储在执行线性插值时于两端夹入插值点的音频数据。在生成FIF0写入请求信号时，将存储在临时2级FIF031的第二级中的L通道和R通道音频数据存储在寄存器32a中，并将存储在第一级中的L通道和R通道音频数据存储在寄存器32b中。在插值操作中使用存储在寄存器32a和32b中的音频数据A和B来查找具有第二采样频率的音频数据。

减法器33、乘法器34、加法器35、和寄存器36构成用于执行插值操作以从音频数据A和B中查找具有第二采样频率的插值音频数据并输出结果的装置。在分时控制中，在从生成FIFO写入请求信号时刻到生成下一个FIFO写入请求信号时刻的周期中，这些电路执行插值以针对L通道和R通道中的每一个查找具有第二采样频率的音频数据，并将结果通过寄存器36提供至FIFO 4。

具体来说，减法器33从存储在操作数据存储单元32的寄存器32b中的L通道音频数据B中减去存储在寄存器32a中的音频数据A，并输出所得数据B-A。乘法器34将数据B-A乘以该时刻从线性插值系数生成电路7输出的线性插值系数α，并输出数据(B-A)×α。这里，α是指示具有第二采样频率的音频数据的位置的数值，其中将通过在音频数据A和音频数据B之间的时间轴上进行插值来查找该位置。计算线性插值系数α的方法将在后面说明。加法器35将从乘法器34得到的数据(B-A)×α加上存储在操作数据存储单元32的寄存器32a中的L通道音频数据A。寄存器36保持累加A+(B-A)×α的结果，作为具有第二采样频率的L通道的音频数据。上文已对通过减法器33、乘法器34、加法器35、和寄存器36对L通道进行处理的示例进行了说明，不过，针对R通道的音频数据也执行相同的处理，并将结果保持在寄存器36中。

接下来将参照图3对写入速度调节电路6进行说明。FIFO 4是16级FIFO，其累积如上文所述生成的具有第二采样频率的音频数据。写入指针401和读取指针402连接至此FIFO 4。这里，写入指针401是这样一种电路，其每当FIFO写入请求信号生成时将写入地址增加“1”，将该地址提供至FIFO 4，并且在该时刻将从寄存器36提供的L通道和R通道音频数据写入FIFO 4中由写入地址指定的区域中。读取指针402是这样一种电路，其每当FIFO读取请求信号生成时将读取地址增加“1”，将该地址提供至FIFO 4，并且在该时刻从FIFO4中由读取地址指定的区域中读取L通道和R通道音频数据，并将该数据提供至串行接口5。

矢量检测电路604是监控速度校正指针8的指针值、并输出矢量向上/向下信息的电路，其中矢量向上/向下信息指示下列中的哪一个应用于指针值的随时间变化模式。

a、指针值增大。

b、指针值减小。

c、指针值从增大变为减小。

d、指针值从减小变为增大。

频率控制电路610提供用于生成频率控制信息△y的装置，频率控制信息△y设置FIFO写入请求信号的频率。写入请求信号生成单元620是每当主时钟Φ生成时累积总的频率控制信息△y、并且每当相位信息y(即所累积的总值)溢出时生成FIFO写入请求信号的电路。下文将依次说明这些电路的结构。

首先，频率控制单元610由△T列表611、加法器612、锁存器613、和增加值列表614构成。增加值列表614存储与各种第二采样频率相关的频率控制信息△y的初始值。当通过写入请求信号生成单元620进行的频率控制信息的累积与384kHz主时钟Φ同步地重复时，此频率控制信息△y取某个值，以使得相位信息y(即累积值)以对应于第二采样频率的时间率溢出。具体来说，当相位信息y取范围0至M-1范围内的值，并且第二采样频率取f2时，则频率控制信息△y的初始值取如下值：

△y＝M/(384kHz/f2)＝M/L                (1)

操作锁存器613以使其初始化。当采样频率转换器开始操作时，从增加值列表614读取与由后一级装置请求的第二采样频率f2相关联的频率控制信息△y，并将锁存器613初始化为该值。此后，每当生成384kHz的主时钟Φ时，就用从加法器612输出的数据更新锁存器613中的频率控制信息△y。

当由于从锁存器613输出的频率控制信息△y不适当而使得速度校正指针8的指针值偏离基准值时，△T列表611和加法器612构成一种将频率控制信息△y校正为适当值的途径。首先，△T列表611是用于将速度校正指针8的指针值与矢量向上/向下的组合转换成校正量△T的列表。图4例示了使用△T列表611执行的转换处理的内容。

如图4所示，矢量向上/向下可以指示速度校正指针8的指针值正在减小，并且当指针值变得小于基准值“8”时，△T列表611输出正的校正量△T，正的校正量△T具有对应于速度校正指针8的指针值和基准值“8”之间差值的绝对值。由于加法器612将此正的校正量△T加至当前的频率控制信息△y，使得频率控制信息△y增大，这导致FIFO写入请求信号的时间率增大，从而减缓速度校正指针8的指针值的减小。另外，矢量向上/向下可以指示速度校正指针8的指针值正在增大、并且当速度校正指针8的指针值变得大于基准值“8”时，△T列表611输出负的校正量△T，负的校正量△T具有对应于速度校正指针8的指针值和基准值“8”之间差值的绝对值。由于加法器612将此负的校正量△T加至当前的频率控制信息△y，使得频率控制信息△y减小，这导致FIFO写入请求信号的时间率减小，从而减缓速度校正指针8的指针值的增大。

写入请求信号生成单元620由加法器621和锁存器622构成。加法器621将从频率控制单元610提供的频率控制信息△y与从锁存器622输出的当前相位信息y相加。每当提供主时钟Φ时，锁存器622得到来自加法器621的输出数据并将其保持为新的相位信息y。图5例示了该写入请求信号生成单元620的操作。如图5所示，每当生成主时钟Φ时，相位信息y每次递增△y。当频率控制信息△y的累积结果超过相位信息y的上限值M-1时，将超出量β存储在锁存器622中作为新的相位信息y。当相位信息y溢出时，锁存器622中的相位信息的MSB从“1”降至“0”。MSB的下降沿提供至FIFO 4、写入指针401、和线性插值系数生成电路7，作为FIFO写入请求信号。

在图2中，线性插值系数生成电路7保持从锁存器622输出的生成FIFO写入请求信号时的相位信息y(换句话说是图5所示的值β)，并使用如下等式根据值β计算线性插值系数α：

α＝β/(M/L)

在此等式中，所使用的M/L值是存储在增加值列表614中的对应于后一级装置所请求的第二采样频率的频率控制信息△y的初始值M/L中的一个值。

1/L下采样器3使用通过上述方式得到的线性插值系数α来执行具有第二采样频率的音频数据的数据A和B之间的线性插值，并将插值所得音频数据写入FIFO 4。

利用上述采样频率转换器，能够基于速度校正指针8的指针值而不是FIFO 4的有效数据的数量来调节写入FIFO 4的速度，其中速度校正指针8的指针值在FIFO写入请求信号生成时增大，而在FIFO读取请求信号生成时减小。因此，能够在宽范围内控制写入速度，并且能够根据速度校正指针8的指针值的增大或减小对接近读取速度的写入速度进行微调。因此，FIFO 4的级数能够设置为吸收抖动所需的最小数量，并且能够减小采样频率转换的延迟，同时减小采样频率转换后的数据中的频率波动。另外，根据此实施例，与主时钟Φ同步地生成具有与FIFO读取请求信号的平均时间率相同的时间率的FIFO写入请求信号。使用与主时钟Φ同步的生成FIFO写入请求信号时的相位信息y来计算线性插值操作中使用的线性插值系数α。因此，根据此实施例，即使在生成数据请求信号LRCK和FIFO读取请求信号的定时上存在抖动，也能够生成具有第二采样频率的音频数据并且将其提供至后一级装置，而不受抖动的影响。

<实施例2>

图6是例示了本发明的第二实施例的采样频率转换器的结构的框图。在此实施例中，抗混叠LPF 1和8倍上采样器2的结构和作用与上述第一实施例(图1)中的相同。在此实施例中，FIFO 4与1/L下采样器3之间的位置关系与第一实施例不同。

具体来说，响应于写入请求信号，FIFO 4存储从8倍上采样器2输出的具有第一采样频率的音频数据，并按照从最早的数据开始的顺序输出所存储的音频数据。速度校正指针8是在FIFO写入请求信号生成时增大而在FIFO读取请求信号生成时减小的指针。

读取速度调节电路9是生成具有与生成FIFO写入请求信号的平均时间率相同的时间率并且与384kHz主时钟Φ同步的FIFO读取请求信号的电路，并且该电路将所生成的信号输出至FIFO 4和线性插值系数生成电路7。具体来说，读取速度调节电路9与主时钟Φ同步，根据第二采样频率通过累积频率控制信息生成相位信息，并且每当此相位信息溢出时生成FIFO读取请求信号。线性插值系数生成电路7随后从FIFO读取请求信号生成时刻的相位信息中查找线性插值系数，并将该系数提供至1/L下采样器3。

此实施例的读取速度调节电路9具有根据速度校正指针8的指针值增大或减小频率控制信息、以及调节生成FIFO读取请求信号的时间率或时间密度的功能。具体来说，当读取FIFO 4的速度大于写入速度并且速度校正指针8的指针值小于基准值时，读取速度调节电路9生成减小频率控制信息的负校正量，该负校正量减小生成读取请求信号的时间率，并减小读取速度。另一方面，当读取FIFO 4的速度小于写入速度并且速度校正指针8的指针值大于基准值时，读取速度调节电路9生成增大频率控制信息的正校正量，该正校正量增大生成读取请求信号的时间率，并增大读取速度。通过这种控制，使读取速度跟随写入速度。

另外，此实施例的读取速度调节电路9还具有转换表，该转换表将速度校正指针8的指针值转换成校正量，该校正量增大或减小频率控制信息。如上述第一实施例中一样，在此转换表中，在靠近基准值时，校正量的变化相对于速度校正指针8的指针值的变化的斜率小，而随着指针值离开基准值，校正量的变化相对于速度校正指针8的指针值的变化的斜率变大。因此，根据该实施例，能够在读取FIFO4的速度远离写入速度的区域中，生成绝对值大的校正量，从而使得读取速度快速接近写入速度，而在读取速度接近写入速度的区域中，生成绝对值小的针对读取速度与写入速度的小偏差的校正量，从而能够稳定读取速度并使得读取速度与写入速度匹配。

因此，根据此实施例，能够获得与第一实施例相同的效果。

上文对本发明的第一实施例和第二实施例进行了说明，不过，除了这些实施例，本发明也可以采用其它实施例。例如，在上述每个实施例中，对具有第一采样频率的输入音频数据执行8倍上采样，在转换成384kHz音频数据之后，通过执行1/L下采样来生成具有第二采样频率的音频数据，不过，代替执行8倍上采样，还可以执行高阶插值来作为1/L下采样。

Claims (4)

1.一种采样频率转换器，包括：

缓冲器，其响应于写入请求信号，存储新输入所述缓冲器的数据，并且响应于读取请求信号，按照从存储数据的最早一个开始的顺序读取并输出所存储的数据；

插值单元，其顺次接收数据，在生成写入请求信号的生成时刻执行插值操作，以根据直到所述写入请求信号的生成时刻而最新接收的指定数量的数据来计算对应于所述写入请求信号的生成时刻的插值数据，并且将所述插值数据提供至缓冲器；

写速度调节单元，其以根据频率控制信息确定的时间率循环地生成写入请求信号，从而使所述插值单元响应于所述写入请求信号执行插值操作，并使得所述缓冲器响应于所述写入请求信号存储从所述插值单元输出的数据；

速度校正指针，其在写入请求信号生成时增大指针值，并在读取请求信号生成时减小指针值；和

频率控制单元，其基于所述速度校正指针的指针值校正频率控制信息。

2.根据权利要求1所述的采样频率转换器，其中所述频率控制单元包括转换单元，所述转换单元将所述速度校正指针的指针值转换成用于以非线性方式增大或减小频率控制信息的校正值，以使得所述校正值的变化斜率在基准值附近较小而在远离基准值时变大。

3.一种采样频率转换器，包括：

缓冲器，其响应于写入请求信号，存储新输入所述缓冲器的数据，并且响应于读取请求信号，按照从存储数据的最早一个开始的顺序读取并输出所存储的数据；

插值单元，其从所述缓冲器顺次接收数据，在生成读取请求信号的生成时刻执行插值操作，以根据直到所述读取请求信号的生成时刻而最新接收的指定数量的数据来计算对应于所述读取请求信号的生成时刻的插值数据，并且输出所述插值数据；

读速度调节单元，其以根据频率控制信息确定的时间率循环地生成读取请求信号，从而使所述缓冲器响应于所述读取请求信号将数据输出至所述插值单元，并且使所述插值单元响应于所述读取请求信号执行插值操作；

速度校正指针，其在写入请求信号生成时增大指针值，并在读取请求信号生成时减小指针值；和

频率控制单元，其基于所述速度校正指针的指针值来校正频率控制信息。

4.根据权利要求3所述的采样频率转换器，其中所述频率控制单元包括转换单元，所述转换单元将所述速度校正指针的指针值转换成用于以非线性方式增大或减小频率控制信息的校正值，以使得所述校正值的变化斜率在基准值附近较小而在远离基准值时变大。

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