JP3534403B2

JP3534403B2 - 音程制御装置及び方法

Info

Publication number: JP3534403B2
Application number: JP2002300473A
Authority: JP
Inventors: 達飯塚; 聡志篠原
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 2002-10-15
Filing date: 2002-10-15
Publication date: 2004-06-07
Anticipated expiration: 2019-06-07
Also published as: JP2003177800A

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は音程制御装置に関し、特にオーデ
ィオ信号の周波数を所望の周波数に変化させることによ
って原音と再生音との間の音程を制御する音程制御装置
及び方法に関する。

【０００２】

【背景技術】従来の音程制御装置としては、アナログ入
力信号をサンプリングして得られたディジタル化データ
をリングバッファに順次書込み、その書込み周期とは異
なる周期でデータを読出して読出したデータを順次復調
することにより、該信号の音程を変えるようにしたもの
がある。かかる装置においては音程を下げる場合にはリ
ングバッファからのデータの読出し周期を書込み周期よ
り長くし、音程を上げる場合にはリングバッファからの
データの読出し周期を書込み周期より短くする。従って
リングバッファにデータを書込む書込みアドレスに対
し、データを読出す読出しアドレスは相対的に回転し、
予め定められた周期で追い越したり追い越されたりす
る。ここで、リングバッファのデータの書込み位置にお
いては前回書込んだデータが逐次書き換えられているか
ら、そこでデータの内容は不連続となっている。そし
て、書き換えられた位置が読出し位置になるとき、再生
される音に不連続点が生じる。これを軽減するためにい
わゆるクロスフェードという方法が用いられる。読出し
周期が書込み周期より短いときについて説明すると、図
１(a) に示すように通常、リングバッファの書込み位置
Ｗと読出し位置Ｒとの間の差を示すｄ_R-Wは所定値ｄ_th
より大である。なお、リングバッファの各位置が時計回
りに進み、読出し位置Ｒがそれより早く時計回りに進む
とする。ｄ_R-W＜ｄ_t _hとなると、図１(b) に示すように
読出し位置Ｒより時計回り方向に所定値ｄ_thだけ離れた
もう一つの読出し位置Ｒ’からも読出し、読出し位置Ｒ
からのデータ値を直線的にフェードアウト処理し、読出
し位置Ｒ’からのデータ値を直線的にフェードイン処理
して各データ値を加算することでクロスフェードが行な
われる。これにより常に、不連続点を通過しない方の読
出し位置からのデータを出力するようにする。なお、ｄ
_thは通常、リングバッファサイズの１／２に設定され
る。

【０００３】クロスフェードの期間では読出し位置の数
が１つから２つに変化するので、一種のくし型フィルタ
の効果が働き信号中の周波数成分によっては互いに逆相
の関係になりその周波数成分が打ち消されたり、互いに
同相関係では周波数成分レベルが上昇し、いわゆるくし
型特性（図２のＢ）となる。クロスフェードが行なわれ
ていない期間では平坦特性（図２のＡ）であるから、ク
ロスフェードの周期に合わせて周波数特性の変動が図２
の矢印部分（周波数ｆ₁,ｆ₃,ｆ₅，…）で大きくなりい
わゆるトレモロ音が発生する。

【０００４】

【発明が解決しようとする課題】しかしながら、かかる
従来の音程制御装置の上記のリングバッファに対するデ
ータの書込み及び読出し方法では、書込みタイミングの
クロックと読出しのタイミングのクロックとを個別に発
生する必要があった。そこで、本発明の目的は、リング
バッファに対するデータの書込み及び読出しのタイミン
グの基準となるクロックを共通にすることができる音程
制御装置及び方法を提供することである。

【０００５】

【課題を解決するための手段】本発明の音程制御装置
は、所定のサンプリング間隔でサンプリングされた入力
ディジタル化オーディオ信号データに対する再生音の音
程を制御する音程制御装置であって、入力ディジタル化
オーディオ信号データの所定の連続する複数個のデータ
からなるデータ群毎に音程上昇時にはデータ数を所定数
だけ減らし音程下降時にはデータ数を所定数だけ増やす
補間手段と、リングバッファを構成するメモリと、サン
プリング間隔に等しい周期にてメモリの少なくとも１つ
の書込み記憶位置と少なくとも１つの読出し記憶位置と
を順次指定する記憶位置指定手段と、サンプリング間隔
に等しい周期にて、補間手段の補間後のデータ群のデー
タを記憶位置指定手段によって指定されたメモリの書込
み記憶位置に書込み、サンプリング間隔に等しい周期に
て、記憶位置指定手段によって指定されたメモリの読出
し記憶位置からデータを読出す書込読出手段と、を備
え、音程上昇時にはデータ群毎に所定数の回数だけ記憶
位置指定手段は今回の書込み記憶位置を前回の書込み記
憶位置に戻して指定し、書込読出手段はその前回の書込
み記憶位置のデータを維持させ、音程下降時にはデータ
群毎に所定数の回数だけ記憶位置指定手段は今回の書込
み記憶位置を次回の書込み記憶位置に進めて指定し、書
込読出手段はその次回の書込み記憶位置へデータの書き
込みを行うことを特徴としている。

【０００６】本発明の音程制御方法は、所定のサンプリ
ング間隔でサンプリングされた入力ディジタル化オーデ
ィオ信号データに対する再生音の音程を制御する音程制
御方法であって、入力ディジタル化オーディオ信号デー
タの所定の連続する複数個のデータからなるデータ群毎
に音程上昇時にはデータ数を所定数だけ減らし音程下降
時にはデータ数を所定数だけ増やす補間行程と、サンプ
リング間隔に等しい周期にてリングバッファを構成する
メモリの少なくとも１つの書込み記憶位置と少なくとも
１つの読出し記憶位置とを順次指定する記憶位置指定行
程と、サンプリング間隔に等しい周期にて、補間行程の
補間後のデータ群のデータを記憶位置指定行程において
指定されたメモリの書込み記憶位置に書込み、サンプリ
ング間隔に等しい周期にて、記憶位置指定行程において
指定されたメモリの読出し記憶位置からデータを読出す
書込読出行程と、を備え、音程上昇時にはデータ群毎に
所定数の回数だけ記憶位置指定行程は今回の書込み記憶
位置を前回の書込み記憶位置に戻して指定し、書込読出
行程はその前回の書込み記憶位置のデータを維持させ、
音程下降時にはデータ群毎に所定数の回数だけ記憶位置
指定行程は今回の書込み記憶位置を次回の書込み記憶位
置に進めて指定し、書込読出行程はその次回の書込み記
憶位置へデータの書き込みを行うことを特徴としてい
る。

【０００７】かかる本発明の音程制御装置及び方法にお
いては、音程の上下量に応じて入力ディジタル化オーデ
ィオ信号の連続する所定数の原サンプルデータが補間に
より必要数のデータに合成された上で原サンプリングの
タイミングに合わせてリングバッファに書込まれる。す
なわち、音程上昇時にはデータ数が減少され、データ書
込み記憶位置が戻されてデータが書込まれ、音程下降時
にはデータ数が増加され、データ書込み記憶位置が進め
られてデータが書込まれる。これによりデータに過不足
を生じないようにされる。データの読出しは所定の読出
し記憶位置において原サンプリングのタイミングに合わ
せて行なわれる。

【０００８】

【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図３に示した本発明による音
程制御装置においては、ディジタルオーディオ信号が供
給される入力端子ＩＮにはＬＰＦ（ローパスフィルタ）
１が接続されている。ＬＰＦ１はエイリアシング（alia
sing）を防止するために設けられており、例えば、２次
ＩＩＲ型フィルタからなる。ＬＰＦ１には補間回路２が
接続されている。補間回路２は供給されるディジタルオ
ーディオ信号のサンプリングタイミングに従ったｋ（ｋ
は正の整数で定数）個のデータからｋ＋１又はｋ−１個
のデータを直線補間により作成する。補間回路２は２つ
の連続するデータの出力を有し、その２つの出力はリン
グバッファ３に接続されている。リングバッファ３から
はリングバッファの１巡期間内に異なるアドレスから３
つの読出しが行なわれる。リングバッファ３の読出しア
ドレスは例えば、マイクロコンピュータからなるアドレ
ス制御回路４によって制御される。３つの読出し出力に
は乗算器５，６，７が接続されている。乗算器５，６，
７は読出された信号に対し係数を乗算する。乗算器５，
６，７の各係数ｋ_a，ｋ_b，ｋ_cはクロスフェード係数設
定回路８によって設定される。クロスフェード係数設定
回路８には、アドレス制御回路４の出力が接続されてい
る。また、乗算器５，６，７の各出力には加算器９が接
続され、乗算器５，６，７の各出力信号が合算されるよ
うになっている。加算器９の出力が出力端子ＯＵＴに接
続されている。

【０００９】クロック発生器１１の出力にはカウンタ１
２が接続されている。クロック発生器１１は原入力ディ
ジタルオーディオ信号のサンプリングタイミングに同期
したクロックパルスを発生し、カウンタ１２はクロック
発生器１１から出力されるクロックパルスを０からｋ−
１又はｋ＋１までを繰り返し計数する。カウンタ１２の
出力には補間係数設定回路１３及び補間タイミング検出
回路１４が接続されている。補間係数設定回路１３はカ
ウンタ１２の計数値に応じて補間係数ｇを設定し、その
補間係数ｇは補間回路２に供給される。補間タイミング
検出回路１４はカウンタ１２の計数値に応じて補間タイ
ミング信号を発生する。この補間タイミング信号は補間
回路２と共にアドレス制御回路４に供給されるようにな
っている。アドレス制御回路４は補間回路２の２つの出
力データを書込むべき２つの連続する書込みアドレスを
指定する。アドレス制御回路４にはキーボード１５が接
続されており、キーボード１５はキーアップ（音程上
昇）時のキーアップ量又はキーダウン（音程降下）時の
キーダウン量を操作により入力できるようになってい
る。更にアドレス制御回路４はカウンタ１２に接続さ
れ、計数値を指定する。

【００１０】なお、ＬＰＦ１、補間回路２、アドレス制
御回路４、乗算器５，６，７、加算器９、クロスフェー
ド係数設定回路８、カウンタ１２、補間係数設定回路１
３及び補間タイミング検出回路１４をＤＳＰによって構
成することもできる。また、リングバッファのメモリサ
イズ（一巡のメモリ数）及び定数ｋは音程の上下量に応
じて所定の値に設定されるようになっている。

【００１１】かかる構成において、補間回路２はｋ個の
サンプルデータを１つの単位としてデータを補間する。
すなわち、キーアップ時にはｋ個のサンプルデータから
ｋ−１個のデータを作成し、キーダウン時にはｋ個のサ
ンプルデータからｋ＋１個のデータを作成する。この補
間動作について具体的に説明する。キーアップ時にはサ
ンプルデータをｘ_pとすると、サンプルデータｘ_pは
ｘ₀，ｘ₁，……，ｘ_k-1のｋ個である。補間の結果、得
られる補間デ―タをｘ_p’とすると、補間データｘ_p’は
ｘ₁’，……，ｘ_k-1’のｋ−１個であり、ｘ₀’は存在
しない。補間データの算出式は次式の如くなる。

【００１２】ｘ_p’＝ｇ・ｘ_p＋（１−ｇ）・ｘ_p-1 (1) このとき係数ｇはｇ＝（ｐ−１）／（ｋ−１） (2) であり、補間係数設定回路１３から順次出力される。例
えば、ｋ＝４とすると、連続する４つのサンプルデータ
ｘ₀,ｘ₁,ｘ₂,ｘ₃から補間データｘ₁’,ｘ₂’，ｘ ₃’を
作成する場合にはその補間データは次表の如くなる。

【００１３】

【表１】キーダウン時にはｘ₀,ｘ₁,……,ｘ_k-1のｋ個のサンプル
データｘ_pからの補間の結果、補間データｘ_p’は
ｘ₀’，ｘ₁’，……，ｘ_k’のｋ＋１個である。補間デ
ータの算出式は上記の式(1) と同じである。このとき係
数ｇはｇ＝１−ｐ／（ｋ＋１） (3) であり、補間係数設定回路１３から順次出力される。例
えば、ｋ＝４とすると、連続する４つのサンプルデータ
ｘ₀，ｘ₁，ｘ₂，ｘ₃ から補間データｘ₀’，ｘ₁’，
ｘ₂’，ｘ₃’，ｘ₄’を作成する場合にはその補間デー
タは次表の如くなる。

【００１４】

【表２】ただし、Ｐ＝４の時点は次の単位のＰ＝０の時点である
から、この時点においては両者の演算結果が存在するこ
とになる。次に、アドレス制御回路４の動作を図４に示
したフロー図に従って説明する。アドレス制御回路４
は、キーボード１５からキーアップ量及びキーダウン量
のいずれか１が指定されると、リングバッファ３のメモ
リ数（メモリサイズ）ｍ、読出しアドレスＲ_a，Ｒ_b，Ｒ
_c及び計数値ｋ＋１又はｋ−１を設定する（ステップＳ
１）。アドレスは０〜ｍ−１とし、図３の反時計回り方
向に増加するものとする。なお、データの回転方向は矢
印で示す時計回り方向である。またデ−タの回転とはデ
ータが転送されるものとする。リングバッファ３のメモ
リ数ｍ、読出しアドレスＲ_a，Ｒ_b，Ｒ_c及び計数値ｋ＋
１又はｋ−１はキーアップ量及びキーダウン量に応じた
値としてアドレス制御回路４内のＲＯＭ（図示せず）に
予め記録されているので、指定されたキーアップ量又は
キーダウン量に応じてＲＯＭから読出される。

【００１６】これより各２相間でトレモロを起こす周波
数が異なるようになり、トレモロ感を軽減することがで
きる。アドレス制御回路４は補間タイミング信号に同期
してリングバッファ３の連続するアドレスＷ_n，Ｗ_n-1を
書込みアドレスとして指定する（ステップＳ２）。キー
アップ量又はキーダウン量が指定された直後のステップ
Ｓ２の実行時にはアドレスＷ_n，Ｗ_n-1には初期値が設定
されるが、その後は後述する如く変数ｎに１が加算され
るので、新たな書込みアドレスＷ_n，Ｗ_n-1が指定され
る。次いで、データｘ_pのｐ、すなわち、カウンタ１２
の計数値が０であるか否かを判別し（ステップＳ３）、
ｐ＝０ならば、キーダウン及びキーアップのいずれの動
作時であるか否かを判別する（ステップＳ４）。キーア
ップ時の場合には変数ｎから１を減算し（ステップＳ
５）、キーダウン時の場合には変数ｎに更に１を加算す
る（ステップＳ６）。

【００１７】ステップＳ３においてｐ≠０ならば、リン
グバッファ３のアドレスＷ_nの記憶位置に今回の補間デ
ータｘ_p’を書込み、アドレスＷ_n-1の記憶位置に前回の
補間データｘ_p-1’を書込む（ステップＳ７）。ステッ
プＳ５の実行後においては、アドレスＷ_nの記憶位置に
前回の補間データｘ_p-1’を書込み、アドレスＷ_n-1の記
憶位置に前前回の補間データｘ_p-2’を書込む（ステッ
プＳ８）。ステップＳ６の実行後においては、アドレス
Ｗ_nの記憶位置にｘ₀’＝ｘ₀すなわち補間回路２への入
力データをｘ_pそのまま書込み、アドレスＷ_n-1の記憶位
置に補間データｘ_k’を書込む（ステップＳ９）。

【００１８】よって、ｐ≠０のキーアップ時及びキーダ
ウン時にはリングバッファ３のアドレスＷ_nの記憶位置
に今回の補間データが書込まれ、アドレスＷ_n-1の記憶
位置に前回の補間データが書込まれるので、例えば、上
記の補間データｘ₁’，ｘ₂’，ｘ₃’のいずれか１がア
ドレスＷ_nの記憶位置に書込まれ、アドレスＷ_n-1の記憶
位置すなわち前回アドレスＷ_nであった記憶位置には前
回と同じデータが再度書込まれるのである。ｐ＝０のキ
ーアップ時にはステップＳ５で前回の書込みアドレスに
戻されるので、前回の２つの書込み補間データが再び前
回と同じ記憶位置に書込まれ、重複した動作が行なわれ
る。これは上記したようにキーアップ時にはｐ＝０のと
きの補間データｘ₀’が存在しないのでデータを詰めて
空きが生じないようにするためである。ｐ＝０のキーダ
ウン時にはステップＳ６で書込みアドレスが更に１だけ
進められるので、アドレスＷ_n，Ｗ_n-1共に新たなデータ
が書込まれる。すなわちキーダウン時には補間データが
１つだけ増えるので、ｐ＝０のときだけは補間データｘ
₄’がアドレスＷ_n-1の記憶位置に書込まれ、次のデータ
群の補間データｘ₀’（＝ｘ₀）がアドレスＷ_nの記憶位
置に書込まれる。この実施例では重複書込みを行ってい
るが、重複書込み自体、元来無駄な動作なので、重複書
込みを検出して、書込みを行わないという制御方法もあ
る。

【００１９】アドレス制御回路４は読出しアドレス
Ｒ_a，Ｒ_b，Ｒ_cの記憶位置からデータを各々読出す（ス
テップＳ１０）。読出された各データは乗算器５，６，
７に供給される。ステップＳ１０の実行後、リングバッ
ファ３のメモリに記憶されたｍ個のデータを各々アドレ
スの１つ小さい記憶位置に転送する（ステップＳ１
１）。この際、アドレス０の記憶位置のデータはアドレ
スｍ−１の記憶位置に転送される。その後、補間タイミ
ング信号が供給されたか否かを判別し（ステップＳ１
２）、補間タイミング信号が供給されたならば、ステッ
プＳ３に戻る。

【００２０】なお、ステップＳ５で変数ｎから１を減じ
た場合にｎ＝−１となったならば、変数ｎをｍ−１に設
定し、変数ｎから１を減じた場合にｎ＝０となったなら
ば、ｎ−１をｍ−１に設定する。また、ステップＳ９で
ｎ＝０の場合のＷ_n-1のｎ−１としてはｍ−１と読み替
える。アドレス制御回路４の上記した動作はキーボード
１５の操作によりキーアップ量又はキーダウン量が指定
又は変化されるとステップＳ１から実行されるようにな
っている。

【００２１】このように書込みの前にデータを補間して
おくことにより、書込みのタイミングと読出しタイミン
グとを共通化することができ、クロック周波数が１つで
済む。次に、クロスフェード係数設定回路８は、読出し
アドレスＲ_a，Ｒ_b，Ｒ_cと書込みアドレスＷ_nとの差Ｒ_a
−Ｗ_n，Ｒ_b−Ｗ_n，Ｒ_c−Ｗ_nによって係数ｋ_a,ｋ_b,ｋ_cを
設定する。差が０のときｋ_a＝０であり、差が増加する
に従ってｋ_aも増加し、差がｍ／２のときｋ_aは最大値１
をとる。その後、差が増加するに従ってｋ_aは減少し、
差がｍのときｋ_a＝０となり、差が３ｍ／２のときｋ_aは
最小値（負の最大値）−１となる。その後、再び増加
し、差が２ｍで初期値０に戻る。すなわち、書込みアド
レスが読出しアドレスを通過するときに係数が０となり
最も離れたときに＋１又は−１の値を交互にとる。従っ
て、係数ｋ_aの変化は書込みアドレスと読出しアドレス
の交差２回を１サイクルとした波形となる。ｋ_b，ｋ_cに
おいても同様であるが、書込みアドレスと交差する時期
がずれているから波形は互いにずれる。一例として変化
特性が直線である場合の係数ｋ_a,ｋ_b,ｋ_cと時間との関
係を示すと図５の如くなる。なお、クロスフェード係数
設定回路８においては補間タイミング信号に同期して所
定の関数式を用いて読出しアドレスＲ_a，Ｒ_b，Ｒ _cと書
込みアドレスＷ_nと、メモリ数ｍとから係数ｋ_a,ｋ_b,ｋ_c
を算出するようにしても良いが、ＲＯＭ等のメモリに読
出しアドレスＲ_a，Ｒ_b，Ｒ_cと書込みアドレスＷ_nと、ア
ドレス数ｍとから定まる係数の値を予め記憶させてお
き、そのときのＲ_a，Ｒ_b，Ｒ_c、Ｗ_n及びｍの各値から対
応する係数をメモリから読出してｋ _a,ｋ_b,ｋ_cを定める
ようにしても良い。また、係数ｋ_a,ｋ_b,ｋ_cの変化特性
は図５の如く直線でなく、曲線であっても良い。

【００２２】このように設定された係数ｋ_a,ｋ_b,ｋ_cが
ディジタル信号として乗算器５，６，７に供給される。
乗算器５は読出しアドレスＲ_aから読出されたデータに
係数ｋ_aを乗算し、乗算器６は読出しアドレスＲ_bから読
出されたデータに係数ｋ_bを乗算し、乗算器７は読出し
アドレスＲ_cから読出されたデータに係数ｋ_cを乗算す
る。乗算器５，６，７の各出力信号は加算器９に供給さ
れて合算される。加算器９から音程制御されたディジタ
ル信号が出力される。

【００２３】係数ｋ_a,ｋ_b,ｋ_cを−１から＋１の範囲で
変化させたことにより、特定の２相間で考えれば図６よ
うに同相でのクロスフェードと逆相でのクロスフェード
とが交互に生ずることとなり、同相時は実線、逆相時は
破線の各くし型特性が時間経過に従って交互に生じて、
矢印で示したレベル変化によるトレモロ音が生ずる周波
数が分散されることとなり、その部分の平均レベルが上
昇し、トレモロ感が軽減する。上記の実施例の場合には
３相のクロスフェードが行なわれるのでトレモロ音が生
ずる周波数はさらに多く分散される。

【００２４】なお、上記した実施例においては、補間回
路２がｋ＋１又はｋ−１個のデータを作成するようにし
たが、これに限らず、書込み位置を２位置以上として他
の個数のデータを作成しても良い。また、リングバッフ
ァの読出し箇所は３箇所でなく、例えば、２箇所や４箇
所でも良い。また、図３の装置では、読出し位置を３箇
所（３相）とし、互いのアドレス間隔を異ならせたから
トレモロ音が生ずる基本周波数は各組合せごとにあり多
数となる。従って、くし型フィルタの周波数特性はこの
うちの１つに設定しても良いし、周波数特性を適宜変化
させるか、或いは異なる周波数特性のくし型フィルタを
複数設けても良い。ただし、従来のようにアドレス間隔
を等しくした場合は１つで良いことはもちろんである。

【００２５】更に、図３の装置ではトレモロ音が生ずる
周波数が図６に示した特性の如くクロスフェードが１回
行なわれる毎に変化するので、それに合せて遅延素子１
７の遅延時間を変化させることによりくし型フィルタ１
６の周波数特性を変化させても良いし、いずれかのみに
設定してもよい。しかしながら、係数ｋ_a,ｋ_b,ｋ_cが負
の値をとらず０〜＋１の間で変化するならば、くし型フ
ィルタ１６の周波数特性を変化させる必要はない。或い
はトレモロを起こす複数の基本周波数にそれぞれ対応す
るくし型フィルタを挿入しても良い。

【００２６】上記した実施例においては、入力ディジタ
ル化オーディオ信号データを所定のサンプリング数単位
で音程上昇時にデータ数を間引き音程降下時にデータ数
を増やす補間を行なうことにより書込みタイミングと読
出しタイミングとを共通にできるようにした装置を示し
た。その実施例の装置では、リングバッファとしてメモ
リの内容が実際に転送される方式の場合について説明し
たが、アドレス値を演算により読み替えることで転送と
同等の効果を得るようにしても良い。

【００２７】以上の如く、本発明によれば、リングバッ
ファに対するデータの書込み前にデータを補間し、書込
み記憶位置のアドレスを音程上昇時と音程下降時とで各
々制御しながら書込むようにしたので、データの過不足
を生じることなく１つのクロックを基準としたタイミン
グで書込みと読出しとを行うことができる。

【図面の簡単な説明】

【図１】従来の音程制御装置におけるリングバッファの
書込みアドレスと読出しアドレスとの位置関係を示す図
である。

【図２】従来の音程制御装置のクロスフェード時の周波
数特性を示す図である。

【図３】本発明の実施例を示すブロック図である。

【図４】図３の装置中のアドレス制御回路の動作を示す
フロー図である。

【図５】各係数の変化を示す図である。

【図６】係数を−１から＋１の範囲で変化させた場合の
クロスフェード時の周波数特性を示す図である。

【主要部分の符号の説明】

２補間回路３リングバッファ４アドレス制御回路５，６，７乗算器８クロスフェード係数設定回路９加算器１３補間係数設定回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10L 21/04

Claims

(57)【特許請求の範囲】

【請求項１】所定のサンプリング間隔でサンプリング
された入力ディジタル化オーディオ信号データに対する
再生音の音程を制御する音程制御装置であって、前記入力ディジタル化オーディオ信号データの所定の連
続する複数個のデータからなるデータ群毎に音程上昇時
にはデータ数を所定数だけ減らし音程下降時にはデータ
数を所定数だけ増やす補間手段と、リングバッファを構成するメモリと、前記サンプリング間隔に等しい周期にて前記メモリの少
なくとも１つの書込み記憶位置と少なくとも１つの読出
し記憶位置とを順次指定する記憶位置指定手段と、前記サンプリング間隔に等しい周期にて、前記補間手段
の補間後のデータ群のデータを前記記憶位置指定手段に
よって指定された前記メモリの前記書込み記憶位置に書
込み、前記サンプリング間隔に等しい周期にて、前記記
憶位置指定手段によって指定された前記メモリの前記読
出し記憶位置からデータを読出す書込読出手段と、を備
え、前記音程上昇時には前記データ群毎に前記所定数の回数
だけ前記記憶位置指定手段は今回の書込み記憶位置を前
回の書込み記憶位置に戻して指定し、前記書込読出手段
はその前回の書込み記憶位置のデータを維持させ、前記音程下降時には前記データ群毎に前記所定数の回数
だけ前記記憶位置指定手段は今回の書込み記憶位置を次
回の書込み記憶位置に進めて指定し、前記書込読出手段
はその次回の書込み記憶位置へデータの書き込みを行う
ことを特徴とする音程制御装置。
【請求項２】前記書込読出手段は、前記音程上昇時に
前記記憶位置指定手段によって前記今回の書込み記憶位
置が前記前回の書込み記憶位置に戻されて指定されたと
きには、前記前回の書込み記憶位置へのデータの書き込
みを行わないことを特徴とする請求項１記載の音程制御
装置。
【請求項３】所定のサンプリング間隔でサンプリング
された入力ディジタル化オーディオ信号データに対する
再生音の音程を制御する音程制御方法であって、前記入力ディジタル化オーディオ信号データの所定の連
続する複数個のデータからなるデータ群毎に音程上昇時
にはデータ数を所定数だけ減らし音程下降時にはデータ
数を所定数だけ増やす補間行程と、前記サンプリング間隔に等しい周期にてリングバッファ
を構成するメモリの少なくとも１つの書込み記憶位置と
少なくとも１つの読出し記憶位置とを順次指定する記憶
位置指定行程と、前記サンプリング間隔に等しい周期にて、前記補間行程
の補間後のデータ群のデータを前記記憶位置指定行程に
おいて指定された前記メモリの前記書込み記憶位置に書
込み、前記サンプリング間隔に等しい周期にて、前記記
憶位置指定行程において指定された前記メモリの前記読
出し記憶位置からデータを読出す書込読出行程と、を備
え、前記音程上昇時には前記データ群毎に前記所定数の回数
だけ前記記憶位置指定行程は今回の書込み記憶位置を前
回の書込み記憶位置に戻して指定し、前記書込読出行程
はその前回の書込み記憶位置のデータを維持させ、前記音程下降時には前記データ群毎に前記所定数の回数
だけ前記記憶位置指定行程は今回の書込み記憶位置を次
回の書込み記憶位置に進めて指定し、前記書込読出行程
はその次回の書込み記憶位置へデータの書き込みを行う
ことを特徴とする音程制御方法。