JP2002158601A

JP2002158601A - 信号処理回路

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Publication number: JP2002158601A
Application number: JP2000351894A
Authority: JP
Inventors: Hisakado Hirasaka; 久門平坂
Original assignee: Sony Corp
Current assignee: Sony Corp
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Filing date: 2000-11-17
Publication date: 2002-05-31
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Abstract

(57)【要約】【課題】ＰＬＬ回路の前後に設けた２つ等化回路によ
り２段階等化を行う信号処理回路における第１の等化回
路による等化誤差をミニマイズできるようにする。【解決手段】再生信号をデジタル化した再生データが
第１の等化回路１０を介して入力されるフェーズロック
ドループ(PLL:Phase Locked Loop) 回路３０を備える信
号処理回路１００において、上記第１の等化回路１０を
トランスバーサルフィルタ１３にて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気記録媒体や光
記録媒体に記録された情報を再生する再生系の信号処理
回路に関し、再生信号をデジタル化した再生データが第
１の等化回路を介して入力されるフェーズロックドルー
プ(PLL:Phase Locked Loop) 回路を備える信号処理回路
に関する。

【０００２】

【従来の技術】ＤＤＳ（Digital Data Storage）４規格
に準拠したテープストリーマでは、例えば、図６５に示
すような回路構成の記録系１１０と図６６に示すような
構成の再生系１２０により、磁気テープ１３０を介して
データの記録／再生を行う。

【０００３】すなわち、ＤＤＳ４規格に準拠したテープ
ストリーマの記録系１１０では、図６５に示すように、
記録データが８／１０変換部１１１によりブロック符号
の１種である８／１０変換される。そして、８／１０変
換された記録データが、記録増幅器１１２で電流に変換
されてロータリトランス１１３を介して記録ヘッド１１
４に供給され、この記録ヘッド１１４を介して磁気テー
プ１３０に記録される。

【０００４】また、上記テープストリーマの再生系１２
０では、図６６に示すように、磁気テープ１３０から再
生ヘッド１２１により得られる再生ＲＦ信号が再生増幅
器１２２で増幅されてロータリトランス１２３を介して
第１の等化回路１２４に供給される。ここで、ＤＤＳ４
規格ではチャネル伝達特性としてパーシャルレスポンス
クラス１（ＰＲ１）を採用しているので、上記記録系１
１０の記録増幅器１１２から再生系１２０の第１の等化
回路１２４の出力までの伝達特性が図６７に示すＰＲ１
伝達特性になるべく近づくように、上記第１の等化回路
１２４の伝達特性が調整される。そして、第１の等化回
路１２４の出力信号からＰＬＬ回路１２５によってチャ
ネルクロックが抽出され、このチャネルクロックで駆動
されるアナログ・デジタル変換器(ADC：analog-to-digi
tal converter)１２６により、図６８に示すように、上
記第１の等化回路１２４の出力信号の検出点電圧がサン
プリングされる。

【０００５】上記ＡＤＣ１２６により得られたサンプリ
ングデータは、第２の等化回路１２７でより精密に等化
され、等化誤差がミニマイズされてから、ビタビデコー
ダ１２８で２値信号とされる。上記第２の等化回路１２
７は、第１の等化回路１２４の低精度性を補う役割を担
う。

【０００６】すなわち、このテープストリーマの再生系
１２０では、ＰＬＬ回路１２５の前後に設けた第１の等
化回路１２４と第２の等化回路１２７により２段階等化
を行っている。

【０００７】そして、ビタビデコーダ１２８により得ら
れた２値信号は、１０／８変換部１２９で１０／８変換
され、再生データとして出力される。

【０００８】この再生系１２０における１０／８変換部
１２９による１０／８変換は、上記記録系１１０におけ
る８／１０変換部１１１による８／１０変換に対応する
逆変換処理である。

【０００９】

【発明が解決しようとする課題】ところで、ＤＤＳ４規
格に準拠した上記テープストリーマの再生系１２０で
は、上記第１の等化回路１２４にアナログＣＲフィルタ
が採用され、第２の等化回路１２７には適応等化回路１
２７Ａで制御されるデジタルトランスバーサルフィルタ
が採用されている。第１の等化回路１２４はＡＤＣ１２
６の前段でアナログ信号を扱うのでアナログＣＲフィル
タが相応しく、また、第２の等化回路１２７はデジタル
信号を扱うのでデジタルトランスバーサルフィルタが望
ましい。

【００１０】アナログＣＲフィルタ及びデジタルトラン
スバーサルフィルタには、次の表１に示すような長所短
所がある。

【００１１】

【表１】

【００１２】ここで、ＰＬＬ回路１２５の前後に設けた
第１の等化回路１２４と第２の等化回路１２７による２
段階等化２段階等化が成立するためには、第１の等化回
路の出力信号のＳＮ比＞ＰＬＬ回路の動作限界ＳＮ比な
る前提が満たされる必要がある。すなわち、ＰＬＬ回路
１２５が正常に動作しなくなってしまうと第２の等化回
路１２７が正常に動作しないので、第２の等化回路１２
７による等化誤差ミニマイズを期待できなくなるのであ
る。

【００１３】上記前提が満たされなくなるケースとして
は、例えば、１）第１の等化回路の等化精度が低くてアイパターン
が乱れている場合２）再生信号が小さくてアイパターンか乱れている場
合などが挙げられる。

【００１４】１）は再生ヘッド１２１が摩耗あるいは汚
れて再生周波数特性が工場出荷時から変化してしまった
場合に相当する。また、２）はオフトラックで再生信号
が低下してしまった場合に相当する。

【００１５】どちらの場合にも、図６９及び図７０に示
すように、アイパターンで観測すると見分けがつかな
い。

【００１６】１）の場合の対処は、第１の等化回路１２
４の等化誤差をミニマイズすることにより、ＰＬＬ回路
の正常動作を確保し、その結果として、第２の等化回路
１２７の正常動作を確保して、高信頼性化を図るという
戦略が成立する。

【００１７】また、２）の場合の対処は本質的にはオフ
トラックを防ぐべきであるが、等化誤差ミニマイズも有
効である。なぜならば、第１の等化回路１２４の出力信
号のアイパターン乱れはノイズによる乱れと等化誤差に
よる乱れであるから、第１の等化回路１２４における等
化誤差をミニマイズすることにより、小再生信号でもＳ
Ｎ比劣化を少なくし、ＰＬＬ回路１２５の正常動作を確
保し、その結果として、第２の等化回路１２７の正常動
作を確保して、高信頼性化を図るという戦略が成立す
る。

【００１８】しかしながら、第１の等化回路１２４の等
化誤差をミニマイズするには、アナログＣＲフィルタで
は精度が低いので限界がある。

【００１９】また、デジタルトランスバーサルフィルタ
であればＬＭＳ法という収束性の良いアルゴリズムがあ
るが、アナログＣＲフィルタを自動コントロールする優
れたアルゴリズムがない。

【００２０】また、図７１に示すように、仮に第１の等
化回路１２４にデジタルトランスバーサルフィルタ１２
４Ｃを採用したと仮定すると、ＰＬＬ回路１２５がアナ
ログ信号入力を前提とするので、ＤＡＣで再びアナログ
信号に変換する必要がある。この場合はＡＤＣ１２４Ｂ
とＤＡＣ１２４ＤとＬＰＦ１２４Ａ，１２４Ｅが必要な
のでコストがかかる。

【００２１】また、図７２に示すように、ＰＬＬ回路１
２５をデジタル入力タイプにする場合は、ＡＤＣ１２４
Ｂ及びデジタルトランスバーサルフィルタ１２４Ｃ及び
チャネル周波数の１０倍以上の高倍率サンプリング周波
数で動作させなければならない。なぜなら、オーバーサ
ンプリングレート別に計算したアイパターンを図７３乃
至図７７に示してあるように、数倍程度のオーバーサン
プリングではサンプリングデータ系列に検出点電圧を含
まないからである。

【００２２】２倍オーバーサンプリング時のＰＲ１チャ
ネル出力アイパターン例を図７３に示してある。

【００２３】３倍オーバーサンプリング時のＰＲ１チャ
ネル出力アイパターン例を図７４に示してある。

【００２４】４倍オーバーサンプリング時のＰＲ１チャ
ネル出力アイパターン例を図７５に示してある。

【００２５】６倍オーバーサンプリング時のＰＲ１チャ
ネル出力アイパターン例を図７６に示してある。

【００２６】１０倍オーバーサンプリング時のＰＲ１チ
ャネル出力アイパターン例を図７７に示してある。

【００２７】これらはシミュレーションであるから１チ
ャネル周期に必ず検出点電圧を含んでいるが、現実の再
生波形ではその限りではない。１０倍オーバーサンプリ
ングぐらいであれば検出点近傍の電圧を含んでいると言
えるが、６倍以下ではサンプリング点がまばら過ぎて、
誤差が大きい。

【００２８】したがって、高オーバーサンプリングレー
ト化しなくてはならないが、高倍率クロック回路は実現
が難しく、また、消費電力も増加するという問題点があ
る。

【００２９】また、ＰＬＬ回路１２５前段にアナログフ
ィルタが必要な現状の技術では、１）アナログＩＣとデジタルＩＣの２チップ構成２）アナログ、デジタル混載ＩＣのＢＩＣＭＯＳプロセ
スを利用するこのような選択肢しかなく、２チップ構成はコストがか
かり、小型化にも不利である。また、アナログＩＣは消
費電力が大きい。また、ＢＩＣＭＯＳプロセスは高価で
あり、さらに、アナログ、ＢＩＣＭＯＳプロセスともに
設計期間がＣＭＯＳデジタルＩＣより長いという問題点
がある。

【００３０】そこで、本発明は、上述の如き従来の各種
問題点を解消することを目的とする。

【００３１】すなわち、本発明の目的は、ＰＬＬ回路の
前後に設けた２つの等化回路により２段階等化を行う信
号処理回路における第１の等化回路による等化誤差をミ
ニマイズできるようにした信号処理回路を提供すること
にある。

【００３２】また、本発明の目的は、ＰＬＬ回路の前後
に設けた２つの等化回路により２段階等化を行う信号処
理回路における第１の等化回路の適応等化を可能にした
信号処理回路を提供することにある。

【００３３】さらに、本発明の目的は、アナログ回路を
排除してデジタルトランスバーサルフィルタを採用する
ことにより、製造が容易で消費電力の少ない信号処理回
路を実現することにある。

【００３４】

【課題を解決するための手段】本発明は、再生信号をデ
ジタル化した再生データが第１の等化回路を介して入力
されるフェーズロックドループ(PLL:Phase Locked Loo
p) 回路を備える信号処理回路であって、上記第１の等
化回路をトランスバーサルフィルタにて構成したことを
特徴とする。

【００３５】また、本発明に係る信号処理回路は、再生
信号をサンプリングしてデジタル化するアナログ・デジ
タル変換器(ADC：analog-to-digital converter)と、上
記ＡＤＣの出力が供給されるデジタル・フェーズロック
ドループ(PLL:Phase LockedLoop) 回路を備え、上記Ａ
ＤＣの出力をデジタル信号のまま上記デジタル・ＰＬＬ
回路に入力し、検出点電圧を取り出すことを特徴とす
る。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３７】図１は、本発明を適用したＤＤＳ（Digita
l Data Storage）４規格に準拠したテープストリーマの
再生系の構成を示すブロック図である。

【００３８】このテープストリーマの再生系１００は、
磁気テープ１から再生ヘッド２により得られる再生ＲＦ
信号が再生増幅器３で増幅されてロータリトランス４を
介して供給される第１の等化回路１０を備える。

【００３９】この第１の等化回路１０は、ローパスフィ
ルタ(LPF:low pass filter) １１と、このＬＰＦ１１を
介して供給される上記再生ＲＦ信号をＡＤＣクロックで
サンプリングしてデジタル化するアナログ・デジタル変
換器(ADC：analog-to-digital converter)１２と、この
ＡＤＣ１２により上記再生ＲＦ信号がデジタル化されて
入力されるトランスバーサルフィルタ１３とからなる。

【００４０】また、このテープストリーマの再生系１０
０は、上記第１の等化回路１０の出力信号が供給される
補間回路２０と、この補間回路２０の出力信号が供給さ
れるＰＬＬ回路３０と、このＰＬＬ回路３０の出力信号
が供給されるバッファメモリ４０と、このバッファメモ
リ４０の出力信号が供給されるトランスバーサルフィル
タからなる第２の等化回路５０と、第２の等化回路５０
の出力信号が供給されるビタビデコーダ６０と、このビ
タビデコーダ６０の出力信号が供給される１０／８変換
部７０を備える。

【００４１】さらに、このテープストリーマの再生系１
００は、上記第２の等化回路５０の等化誤差を自動的に
ミニマイズするタップ係数を与える適応等化回路８０
と、この適応等化回路８０により与えられる上記第２の
等化回路５０のタップ係数を上記第１の等化回路１０に
適したタップ係数に変換するタップ係数変換回路９０を
備える。

【００４２】このテープストリーマの再生系１００にお
いて、上記ＬＰＦ１１はアンチエイリアシングフィルタ
として機能するもので、簡単なアナログ回路で構成する
ことができる。

【００４３】ＡＤＣクロックは、ＡＤＣ１２〜バッファ
メモリ４０までのクロックであり、チャネルクロックに
対する倍率は１〜２程度とされる。

【００４４】また、上記第１の等化回路１０を構成する
トランスバーサルフィルタ１３は、アナログＣＲフィル
タよりも高精度な等化を実現することができる。

【００４５】また、補間回路２０は、上記第１の等化回
路１０の出力信号として供給される低倍率サンプルデー
タを補間して高倍率サンプルデータをＰＬＬ回路３０に
出力する。

【００４６】また、上記ＰＬＬ回路３０は、上記補間回
路２０から供給される高倍率サンプルデータについて検
出点電圧を見つけてバッファメモリ４０に出力する。

【００４７】また、上記バッファメモリ４０は、上記Ａ
Ｄクロックと後段のクロックとの周波数の差を吸収する
バッファとして機能するもので、上記ＰＬＬ回路３０か
ら出されるサンプルデータが上記ＡＤＣクロックで書き
込まれて、読み出しクロックで読み出される。

【００４８】また、上記第２の等化回路５０を構成して
いるトランスバーサルフィルタは、適応等化回路８０と
ともに動作し、等化誤差を自動的にミニマイズする。

【００４９】また、上記ビタビデコーダ６０は、上記第
２の等化回路５０から出力されるサンプルデータを１，
０の２値に変換して２値信号を生成する。

【００５０】そして、上記１０／８変換部７０は、上記
ビタビデコーダ６０により得られた２値信号を１０／８
変換して再生データとして出力する。

【００５１】このような構成のテープストリーマの再生
系１００では、第１の等化回路１０にトランスバーサル
フィルタ１３を採用することで、等化自由度が増し、等
化誤差をミニマイズすることができる。

【００５２】ここで、テープストリーマの再生系１００
では、再生ヘッド２と磁気テープ１が摺動するので、瞬
時的あるいは恒久的に再生ヘッド２が汚れ、再生周波数
応答が変化してしまう場合がある。再生ヘッド２の表面
が汚れて磁気テープ１と再生ヘッド２との間の距離が大
きくなるとスペーシングロスにより短波長再生感度が低
下する。

【００５３】このテープストリーマの再生系１００で
は、上述のように適応等化することにより、このような
ケースでも動的に等化誤差をミニマイズすることかでき
る。

【００５４】なお、第２の等化回路５０の伝達特性は第
１の等化回路１０の等化しそこない特性という関係にあ
るので、第１の等化回路１０に求められる伝達特性は、
第２の等化回路５０の伝達特性から算出でき、第１の等
化回路１０の伝達特性を第２の等化回路５０の伝達特性
に等しくすれば、第１の等化回路１０の適応等化を実施
したことになる。デジタルトランスバーサルフィルタの
タップ係数は回路中に存在するし、タップ係数をフーリ
エ変換して伝達特性を求めることも容易である。

【００５５】また、このテープストリーマの再生系１０
０では、チャネル周期に近いまばらな低倍率サンプルデ
ータを、ＰＬＬ回路３０の前段の補間回路２０による信
号処理で補間することで、高倍率サンプリング相当のデ
ータ系列を回路内部で生成する。これによりＡＤＣ１２
の高速化を防ぐことができる。

【００５６】上記補間回路２０によって検出点近傍のサ
ンプリングデータを含む高倍率サンプリング相当のデー
タ系列を得ているので、ＰＬＬ回路３０では、そのデジ
タルデータ系列をデジタル信号処理して検出点データを
抽出することが可能である。

【００５７】上記ＰＬＬ回路３０は、例えば図２に原理
的な構成を示すように、ＡＤＣクロックに基づくタイミ
ング回路３１Ａにより制御される選択回路３２Ａで構成
される。

【００５８】さらに、このテープストリーマの再生系１
００では、第１の等化回路１０において、再生ＲＦ信号
をいきなりＡＤ変換してしまうので、アナログ回路が不
要になる。アンチエイリアシングＬＰＦ１１は簡単なア
ナログ回路で実現できる。

【００５９】次に、上記テープストリーマの再生系１０
０における補間回路２０について、具体的に説明する。

【００６０】なお、補間アルゴリズムはオーディオのサ
ンプリングレートコンバータで使用されている技術であ
る。

【００６１】上記補間回路２０として、図３に４倍補間
の例を示す。この補間回路２０は、図３に構成を示すよ
うに、ゼロ挿入回路２１、ローパスフィルタ(LPF) ２
２、かけ算回路２３からなる。この補間回路２０では、
ゼロ挿入回路２１により、入力信号系列ｘ(n) に３つの
ゼロを挿入した４倍補間信号系列ｙ(m) を得る。

【００６２】例えば、図４の（Ａ）に○にて示されるサ
ンプルデータからなる入力信号系列ｘ(n) ｘ(n)＝{・・・,-1,0,1,1,・・・} に対し、図４の（Ｂ）に●にて示すように、３つのゼロ
を挿入した４倍補間信号系列ｙ(m) 、すなわち、ｙ(m)＝{・・・,-1,0,0,0,0,1,0,0,0,1,0,0,0,・・・} を得る。

【００６３】次段のＬＰＦ２２では、上記ゼロ挿入回路
２１により得られた４倍補間信号系列ｙ(m) を平滑化す
る。

【００６４】そして、最終段のかけ算回路２３では、３
つのゼロを挿入して平滑化したことによりＬＰＦ出力系
列の振幅は元の１／４になっているので、これを×４し
て、図４の（Ｃ）に示すように入力信号系列ｘ(n) と同
じ振幅の出力信号系列ｚ(m)を得る。

【００６５】このような構成の補間回路２０では、以上
の演算により、例えば０≦ｎ≦９の１０個のｘ(n) に対
する０≦ｍ≦３９の４０個のｚ(m) を得る。

【００６６】なお、上記補間回路２０によりＲ倍補間す
るには、ゼロ挿入回路２１でＲ−１個のゼロを挿入す
る。

【００６７】ここで、図５を参照して４倍補間を行う補
間回路２０の具体例について説明する。

【００６８】この図５に示した補間回路２０は、６００
ＭＨｚの原発振信号を１／４分周器１５により１／４に
分周した１５０ＭＨｚのＡＤＣクロックにより動作する
上記第１の等化回路１０のＡＤＣ１２により再生ＲＦ信
号をデジタル化して得られる１サンプル８ビットのサン
プルデータが、入力信号系列ｘ(n) として、トランスバ
ーサルフィルタ１３を介して供給されるゼロ３個挿入回
路２１を備える。

【００６９】なお、上記第１の等化回路１０のトランス
バーサルフィルタ１３は、８ビットレジスタとして示さ
れている。

【００７０】このゼロ３個挿入回路２１は、上記６００
ＭＨｚの原発振信号をカウントする２ビット２進カウン
タ２１１と、この２ビット２進カウンタ２１１の２ビッ
トのカウント出力により制御される４入力１出力のデー
タセレクタ２１２と、このデータセレクタ２１２の８ビ
ット出力を上記６００ＭＨｚの原発振信号でラッチして
次段のＬＰＦ２２に供給する８ビットラッチ回路２１３
からなる。

【００７１】上記ＬＰＦ２２には、トランスバーサルフ
ィルタが用いられている。また、上記かけ算回路２３に
は、２ビットシフト回路が用いられる。

【００７２】上記ゼロ３個挿入回路２１において、上記
データセレクタ２１２は、セレクタ入力０に入力信号系
列ｘ(n) が供給されるとともに、セレクタ入力１，２，
３にゼロが与えられており、６００ＭＨｚクロックでセ
レクタ入力０，１，２，３が順に切り替えられることに
より、図６に示すように、６００ＭＨｚレートでゼロが
３個挿入されたデータ系列ｙ(m) を出力する。

【００７３】次に、上記補間回路２０により実行される
補間アルゴリズムについて説明する。

【００７４】１０個の入力信号系列ｘ(n) をフーリエ変
換してＸ(w) を求めるには次式が用いられる。

【００７５】

【数１】

【００７６】４倍補間を行う補間回路２０では、各x(n)
に３つゼロ挿入するので、４倍補間信号系列ｙ(m) は
次式で示される。

【００７７】

【数２】

【００７８】４倍補間信号系列y(m)は、次式によりフー
リエ変換される。

【００７９】

【数３】

【００８０】Σの内部項はｍ＝４ｎでのみ非ゼロ値x(n)
になるから、ｙ(m) をｘ(n) 、ｍを４ｎ，０≦ｎ≦９で
置き換えると、次式のように変形することができる。

【００８１】

【数４】

【００８２】さらに、整理して次式のように変形するこ
とができる。

【００８３】

【数５】

【００８４】右辺はＸ(w) に等しく、かつＸ(w) は、図
７の（Ａ）に示すように、周期１０の周期波形であるか
ら、Ｙ(w) は、図７の（Ｂ）に示すように、Ｘ(w) が４
回繰り返した周波数スペクトラムである。これらのう
ち、斜線のスペクトラムはゼロ補間によるイメージ成分
であるから、図７の（Ｃ）に示すように、ナイキスト周
波数の１／４で急峻に減衰するＬＰＦで左右のスペクト
ラムだけを残し、図７の（Ｄ）に示すように、×４倍補
間されたスペクトラムＬＰＦ(w) を得る。そして、図７
の（Ｅ）に示すように、ゼロ３個挿入の影響で振幅が１
／４になるので×４してＺ(w) を得る。

【００８５】ＬＰＦ３２に用いられるデジタルトランス
バーサルフィルタは、所望の伝達特性を逆フーリエ変換
して得たインパルス応答をタップ係数とすることができ
る。

【００８６】図８は、×４補間フィルタに求められる伝
達特性の例を示している。

【００８７】この図８に示す伝達特性では、通過域と減
衰域の境界にｇａｉｎ＝０．５のポイントを設けてイン
パルス応答のサイドローブのゼロ収束が速やかになるよ
うに配慮している。これはなるべく短いタップ数で済ま
せるためである。

【００８８】図９は、逆フーリエ変換で得たインパルス
応答を、６４ポイントで打ち切った結果を示している。
この応答を６４タップトランスバーサルフィルタのタッ
プ係数として利用すればＬＰＦを実現することができ
る。

【００８９】ここで、上記図６のタイミングチャートに
示したように、入力信号系列ｘ(n)のデータレートは１
５０ＭＨｚ、出力信号系列ｚ(m) のデータレートは６０
０ＭＨｚである。このように、Ｒ倍補間をするとデータ
レートがＲ倍になってしまう。１５０ＭＨｚ動作回路は
簡単に設計できても、６００ＭＨｚは困難である。

【００９０】そこで、クロック周波数を１５０ＭＨｚに
据え置くために、タップを４つおきに間引いた１６タッ
プトランスバーサルフィルタを４本用いて、パラレルに
４倍補間データを出力させる。このようにしても同じ結
果が得られる。

【００９１】すなわち、図１０の（Ａ）は、６００ＭＨ
ｚで動作するＬＰＦのある時刻を観測した図である。ｘ
(n) に３つのゼロが補間されたデータ系列が入力される
ので、シフトレジスタは４つ中３つがゼロになっている
はずである。だとすると、図１０の（Ｂ）に示すよう
に、ゼロが入力される積和回路は不要である。さらに、
クロック周波数を１５０ＭＨｚに下げ、ゼロを出力して
いるシフトレジスタを削除し、ゼロ補間しないｘ(n) を
入力するようにした図１０の（Ｃ）の回路でも正しい出
力を得られる。

【００９２】このように図１０の（Ｃ）に示す構成とす
ることにより、トランスバーサルフィルタのタップを４
つ置きに間引いてタップ数を１／４にし、回路を削減
し、クロック周波数も１５０ＭＨｚに据え置くことがで
きる。

【００９３】図１０では係数ｋ0 ，ｋ4 ，ｋ8 ，ｋ12・
・・の積和回路を残せばよかった。しかしこれ以外に
も、どのタップが非ゼロであるかによって、補間出力信
号の時刻をｍとして、１）図１０に示すように、ｍ＝４ｎで係数ｋ0 ，ｋ4 ，
ｋ8 ，ｋ12・・・の積和回路が非ゼロになるパターン２）図１１に示すように、ｍ＝４ｎ−１で係数ｋ1 ，ｋ
5 ，ｋ9 ，ｋ13・・・の積和回路が非ゼロになるパター
ン３）図１２に示すように、ｍ＝４ｎ−２で係数ｋ2 ，ｋ
6 ，ｋ10，ｋ14・・・の積和回路が非ゼロになるパター
ン４）図１３に示すように、ｍ＝４ｎ−３で係数ｋ3 ，ｋ
7 ，ｋ11，ｋ15・・・の積和回路が非ゼロになるパター
ンの４通りのパターンが存在する。

【００９４】上記図１０の（Ａ）に示した６４タップト
ランスバーサルフィルタは、次の積和式で表される。

【００９５】

【数６】

【００９６】１）ｍ＝4ｎの時ｙ(m-4b)＝ｘ(n-b)，ｂは整数、それ以外はｙ＝０なの
で

【００９７】

【数７】

【００９８】右項は、タップ係数をｋ0 からはじめて４
つおきに間引いた図１０の（Ｂ），（Ｃ）に示す１６タ
ップトランスバーサルフィルタにｘ(n) を入力するのと
等化である。２）ｍ＝４ｎ＋１の時ｙ(m-1-4b)＝ｘ(n-b)、それ以外はｙ＝０なので

【００９９】

【数８】

【０１００】右項は、タップ係数をｋ1 からはじめて４
つおきに間引いた図１１の（Ｂ），（Ｃ）に示す１６タ
ップトランスバーサルフィルタにｘ(n) を入力するのと
等化である。３）ｍ＝４ｎ＋２の時ｙ(m-2-4b)＝ｘ(n-b)、それ以外はｙ＝０なので

【０１０１】

【数９】

【０１０２】右項は、タップ係数をｋ2 からはじめて４
つおきに間引いた図１２の（Ｂ），（Ｃ）に示す１６タ
ップトランスバーサルフイルタにｘ(n) を入力するのと
等化である。４）ｍ＝４ｎ＋３の時ｙ(m-3-4b)＝ｘ(n-b)、それ以外はｙ＝０なので

【０１０３】

【数１０】

【０１０４】右項は、タップ係数をｋ3 からはじめて４
つおきに間引いた図１３の（Ｂ），（Ｃ）に示す１６タ
ップトランスバーサルフイルタにｘ(n) を入力するのと
等化である。

【０１０５】従って、元々６４タップだったトランスバ
ーサルフィルタを変形して、図１４に示すように、１）ｋ0 からはじめて４タップおきに間引いた１６タ
ップトランスバーサルフィルタ（ＬＰＦ０）２）ｋ1 からはじめて４タップおきに間引いた１６タ
ップトランスバーサルフィルタ（ＬＰＦ１）３）ｋ2 からはじめて４タップおきに間引いた１６タ
ップトランスバーサルフィルタ（ＬＰＦ２）４）ｋ3 からはじめて４タップおきに間引いた１６タ
ップトランスバーサルフィルタ(ＬＰＦ３）で定義される４本の１６タップトランスバーサルフィル
タ（ＬＰＦ０，ＬＰＦ１，ＬＰＦ２，ＬＰＦ３）を用意
し、補間前の１５０ＭＨｚクロックで駆動し、ｘ(n) を
入力すれば、１クロックでパラレルに４倍補間データを
得られる４倍補間回路２０Ａとすることができる。

【０１０６】この４倍補間回路２０Ａでは、ｍ＝４ｎ番
目の補間データ系列ｌｐｆ(4n)をＬＰＦ０から出力し、
ｍ＝４ｎ＋１番目の補間データ系列ｌｐｆ(4n+1)をＬＰ
Ｆ１から出力し、ｍ＝４ｎ＋２番目の補間データ系列ｌ
ｐｆ(4n+2)をＬＰＦ２から出力し、ｍ＝４ｎ＋３番目の
補間データ系列ｌｐｆ(4n+3)をＬＰＦ３から出力する。

【０１０７】これまで述べた補間ＬＰＦの例は４倍補間
であったが、これを一般的に表現すると次のようにな
る。

【０１０８】

【表２】

【０１０９】

【表３】

【０１１０】ＰＲ１チャネル伝達特性はチャネル周波数
の１／２でゼロになるので、チャネル出力電力はほぼ全
てナイキスト周波数以下に分布すると考えてよい。した
がって、図１に示したテープストリーマの再生系１００
におけるＡＤＣサンプリング周波数はチャネルクロック
以上であればエイリアシングのないサンプリングができ
る。

【０１１１】そこで、以後の説明では、チャネル周波数＝１００ＭＨｚＡＤＣサンプリング周波数＝１５０ＭＨｚとして例示する。チャネル周波数の１．５倍程度のＡＤ
Ｃクロックであれば高速化に伴う回路の負担は少ない。

【０１１２】上述の如くＰＬＬ回路３０のＬＯＷノイズ
化のためには、高倍率補間が望ましい。高倍率補間デー
タ系列は検出点近傍のサンプリングデータを含むからで
ある。

【０１１３】しかし、前述の補間方法を拡張して８倍と
か１６倍の補間を実行するとトランスバーサルフィルタ
のタップ数が増加するという困難に直面する。４倍補間
するためのＬＰＦはナイキスト周波数の１／４で急峻に
減衰する特性が必要で、そのために６４タップのトラン
スバーサルフィルタを用いた。ところが、１６倍補間す
るためのＬＰＦはナイキスト周波数の１／１６で急峻に
減衰する特性が必要で、そのようなＬＰＦはインパルス
応答のサイドローブのゼロ収束性が悪く、６４タップよ
りも大きなタップ数が必要になる。

【０１１４】図１５にナイキスト周波数の１／４でカッ
トオフするＬＰＦのインパルス応答を、また、図１６に
ナイキスト周波数の１／１６でカットオフするＬＰＦの
インパルス応答を、それぞれ２００ポイントの長さまで
計算した結果を例示してあるように、後者はサイドロー
ブの収束が悪い。

【０１１５】そこで、トランスバーサルフィルタを用い
て低倍率補間し、その後段で直線補間することで、高倍
率補間を回路規模増加を防ぎつつ実現することが有利で
ある。直線補間回路のによる補間例を図１７に示す。

【０１１６】一般にａ，ｂの２点間を直線補間してＱ個
のサンプルデータｌｉｎ(i) を得るには次式が用いられ
る。

【０１１７】

【数１１】

【０１１８】z(4n)，z(4n+1)，z(4n+2)，z(4n+3)が４パ
ラレル入力されるとき、それぞれを４倍直線補間して１
６個のサンプルデータlin(i)を得るには、次のようにす
る。

【０１１９】ｌｉｎ(16n)＝ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４ｌｉｎ(16n+1)＝ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４×
２ｌｉｎ(16n+2)＝ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４×
３ｌｉｎ(16n+3)＝ｚ(4n) ｌｉｎ(16n+4)＝ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４ｌｉｎ(16n+5)＝ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４×
２ｌｉｎ(16n+6)＝ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４×
３ｌｉｎ(16n+7)＝ｚ(4n+1) ｌｉｎ(16n+8)＝ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４ｌｉｎ(16n+9)＝ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４
×２ｌｉｎ(16n+10)＝ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４
×３ｌｉｎ(16n+11)＝ｚ(4n+2) ｌｉｎ(16n+12)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４ｌｉｎ(16n+13)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４
×２ｌｉｎ(16n+14)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４
×３ｌｉｎ(16n+15)＝ｚ(4n+3) ここで、直線補間で用いられるかけ算回路及びわり算回
路は、シフト回路で実現でき、×２は１ビット左シフト
回路、×４は２ビット左シフト回路、÷２は１ビット右
シフト回路、÷４は２ビット右シフト回路で実現できる
ので回路規模が小さくて済む。

【０１２０】以上、補間回路２０としてトランスバーサ
ルフィルタを用いた４倍補間回路２０Ａと直線補間を用
いた４倍補間回路を説明した。

【０１２１】図１８に示すように、上述の図１４に示し
た４本の１６タップトランスバーサルフィルタＬＰＦ
０，ＬＰＦ１，ＬＰＦ２，ＬＰＦ３を用いた４倍補間回
路２０Ａと４倍直線補間回路２０Ｂを組み合わせること
により１６倍補間回路２０Ｃを実現することができる。

【０１２２】ここで、計算で求めた補間波形例を以下に
例示する。

【０１２３】１．５倍オーバーサンプリングされたＰＲ
１チャネル出力例を図１９に示し、このＰＲ１チャネル
出力を×１６倍補間した波形例を図２０に示し、そのア
イパターンを図２１に示す。この図２１のアイパターン
に示されているように、２４ごとに検出点が存在するこ
とがわかる。

【０１２４】ＡＤＣサンプリング周波数を１５０ＭＨｚ
とすると、１６倍補間信号は２４００ＭＨｚサンプル信
号に相当し、そのような高周波ＡＤＣを入手するのは甚
だしく困難である。またトランスバーサルフィルタの設
計も困難である。消費電力もクロック周波数にほぼ比例
して増加する。

【０１２５】次に、上記テープストリーマの再生系１０
０におけるＰＬＬ回路３０について、条件をチャネル周波数＝１００ＭＨｚＡＤＣサンプリング周波数＝１５０ＭＨｚ補間倍率＝１６として具体的に説明する。

【０１２６】上述の如き構成の１６倍補間回路２０Ｃを
用いて、ＡＤＣサンプルデータ当たり１６倍補間を行う
ことにより、チャネル周波数比１５×１６＝２４倍オー
バーサンプリングデータ系列を得ることができる。この
ことは、ＰＬＬ回路３０に入力されるデータ系列のう
ち、概略２４データおきに検出点近傍のデータが存在す
ることを意味している。

【０１２７】上記図２１のアイパターンに示されている
ように、検出点が２４データおきに存在することがわか
る。よって、ＰＬＬ回路３０に対する入力データ系列を
概略２４周期ごとに間引けば検出点データを選択したこ
とになる。ただし、”概略”２４データおきとしたの
は、実際の再生信号は、１）ヘリカルスキャン方式では回転ドラムの回転ムラ２）ディスクではディスクの回転ムラ３）リニアテープ記録ではテープ送り速度ムラによる周波数変動を含むので正確に２４ではないからで
ある。それに追従するのがＰＬＬ回路３０の役割であ
る。

【０１２８】図２２は、ＰＬＬ回路３０の具体的な構成
例を示すブロック図である。

【０１２９】このＰＬＬ回路３０は、再生ＲＦ信号のゼ
ロクロス点を位相情報として動作する。なお、位相情報
の抽出法は他にもある。

【０１３０】このＰＬＬ回路３０は、上記１６倍補間回
路２０Ｃにより得られた１６パラレルデータｌｉｎ(16
n) 〜ｌｉｎ(16n+15)が入力されるゼロクロス点検出回
路３１及び検出部３６、上記ゼロクロス点検出回路３１
の出力が供給される周期検出部３２、間引き補正量計算
部３３、間引き周期補正部３４及び次検出点絶対番号計
算部３５を備える。

【０１３１】上記ゼロクロス点検出回路３１は、１６パ
ラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)のゼロクロ
ス点を探す回路であって、図２３に示すように、上記１
６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力
される１６個の符号比較器(sign(a×b))３１１Ａ，３１
１Ｂ・・・３１１Ｐ、各符号比較器３１１Ａ，３１１Ｂ
・・・３１１Ｐの比較出力が供給されるプライオリティ
エンコーダ３１２及び全ゼロ判定器３１３、上記プライ
オリティエンコーダ３１２からゼロクロス点相対番号が
供給される加算回路３１４、トラック先頭でリセットさ
れるカウンタ回路３１５、このカウンタ回路３１５の出
力を１６倍するかけ算回路３１６などからなる。

【０１３２】各符号比較器３１１Ａ，３１１Ｂ・・・３
１１Ｐは、それぞれ入力ａと入力ｂの符号が異なる場合
に１を出力する。

【０１３３】符号比較器３１１Ａは、ラッチ回路３１７
によりデータｌｉｎ(16n+15)を１クロック遅延させたデ
ータｌｉｎ(16n-1) とデータｌｉｎ(16n) の符号を比較
する。

【０１３４】符号比較器３１１Ｂは、データｌｉｎ(16
n) とデータｌｉｎ(16n+1) の符号を比較する。

【０１３５】符号比較器３１１Ｃは、データｌｉｎ(16n
+1) とデータｌｉｎ(16n+2) の符号を比較する。

【０１３６】以下同様に各符号比較器３１１Ｄ，３１１
Ｅ・・・３１１Ｐは、それぞれパラレルデータｌｉｎ(1
6n+2) 〜ｌｉｎ(16n+15)の符号を比較する。

【０１３７】プライオリティエンコーダ３１２は、各符
号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力
に基づいて、ゼロクロス点がｌｉｎ(16n) 〜ｌｉｎ(16n
+15)のどこにあるかを０〜１５の数値（ゼロクロス点相
対番号）として出力する。プライオリティエンコーダ３
１２は、１６パラレルデータ内にゼロクロスが複数存在
した場合、高優先度側すなわち新しい時刻のゼロクロス
点相対番号を出力する。ただし、本例の検出点間隔は概
略２４であるから、１６個の連続データ系列中に含まれ
るゼロクロス点は０又は１個である。

【０１３８】また、全ゼロ判定器３１３は、各符号比較
器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力に基づ
いて１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)
内におけるゼロクロスの有無を判定し、その判定結果を
示すゼロクロス有無信号zc_en を出力する。すなわち、
全ゼロ判定器３１３は、各符号比較器３１１Ａ，３１１
Ｂ・・・３１１Ｐの比較出力が１つでも１であればゼロ
クロスがあることを示すzc_en ＝１を出力し、各符号比
較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力が全
てゼロだった場合には、ゼロクロスを含まないので、ゼ
ロクロスがないことを示すzc_en ＝０を出力する。

【０１３９】このゼロクロス点検出回路３１では、トラ
ック先頭でリセットされるカウンタ回路３１５により１
５０ＭＨｚのＡＤＣクロックをカウントし、そのカウン
ト値をかけ算回路３１６で１６倍することにより、現在
の１６パラレルデータの先頭データ絶対番号stt_Noを得
て、この先頭データ絶対番号stt_Noを加算回路３１４で
上記ゼロクロス点相対番号に加算することにより、ゼロ
クロス点絶対番号zc_Noを算出して出力する。

【０１４０】また、周期検出部３２は、第１及び第２の
レジスタ３２１，３２２と、剰余(mod) 回路３２３から
なる。

【０１４１】この周期検出部３２において、上記第１及
び第２のレジスタ３２１，３２２は、上記ゼロクロスポ
イント検出回路３１から出力されるゼロクロス点絶対番
号zc_No を入力データとする２段のシフトレジスタを構
成しており、上記ゼロクロスポイント検出回路３１から
出力されるゼロクロス有無信号zc_en により制御される
ことによって、新旧ゼロクロス点の絶対番号zc2，zc1を
記憶する。そして、上記剰余(mod) 回路３２３は、それ
らの差zc2_zc1(zc2>zc1)と間引き周期ｄとの剰余(mod)
をゼロクロス周期periodとして間引き補正量計算部３３
に出力する。ゼロクロス周期periodと間引き周期ｄの剰
余を計算する理由は、信号のゼロクロス周期は記録パタ
ーンによりｄ，２ｄ，３ｄ，４ｄ，・・・，（本例では
２４，４８，７２，９６・・・）の様々な値になるから
である。

【０１４２】上記ゼロクロス周期periodと間引き周期ｄ
の過不足関係は次のようになる。

【０１４３】１）ｄが小さい時（つまりＰＬＬ回路３０
の間引き周期が入力信号より短い時）１≦period＜ｄ／２（本例では１≦period＜１１）２）ｄがちょうど良い時 period＝０３）ｄが大きい時（つまりＰＬＬ回路３０の間引き周期
が入力信号より長い時）ｄ／２≦period≦ｄ−１（本例では１２≦period≦２
３）そこで、間引き補正量計算部３３は、次のような間引き
周期補正量△を間引き周期補正部４４に出力する。

【０１４４】１）のケースならｄを大きくするべきなの
で△＝△ｄを出力する。

【０１４５】３）のケースならｄを小さくするべきなの
で△＝−△ｄを出力する。

【０１４６】すなわち、この間引き補正量計算部３３
は、上記周期検出部３２により検出されたゼロクロス周
期periodと、間引き周期補正部３４により与えられる間
引き周期ｄの１／２の値とを比較演算を行う第１及び第
２の演算器３３１，３３２を備え、上記第１の演算器３
３１により、 period＜ｄ／２であることを検出すると、間引き周期補正量△として△
ｄを出力し、また、上記第２の演算器３３２により、 period≧ｄ／２であることを検出すると、間引き周期補正量△として−
△ｄを出力する。

【０１４７】なお、上記間引き周期補正量△をトラック
先頭で大きくし高速引込みを実現するようにしてもよ
い。

【０１４８】また、間引き周期補正部３４は、上記間引
き補正量計算部３３により得られた間引き周期補正量△
に基づいて、ｄ＝ｄ＋△ なる演算を行う演算器３４１からなり、ゼロクロス点検
出毎に間引き周期ｄを補正する。そして、この間引き周
期補正部３４は、ゼロクロス点検出毎に補正した間引き
周期ｄを上記間引き補正量計算部３３と次検出点絶対番
号計算部３５に与える。

【０１４９】次検出点絶対番号計算部３５は、選択スイ
ッチ３５１、加算器３５２及びレジスタ３５３からな
り、上記ゼロクロスポイント検出回路３１から出力され
るゼロクロス点絶対番号(zc_No) と上記間引き周期補正
部３４により与えられる間引き周期ｄに基づいて、次の
ようにして次検出点絶対番号nextを計算する通常は、次
検出点絶対番号nextをnext＝next＋ｄで計算する。ただ
し、現在の１６パラレル入力がゼロクロス点を含む場合
(zc_en＝１）は位相ロックのために同ゼロクロス点を起
点に次検出絶対番号nextを計算する。

【０１５０】すなわち、この次検出点絶対番号計算部３
５において、上記選択スイッチ３５１は、上記ゼロクロ
スポイント検出回路３１から出力されるゼロクロス有無
信号zc_en により制御され、zc_en＝１すなわち各符号
比較器３１１Ａ，３１１Ｂ・・・３１１Ｐに入力された
１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)内に
ゼロクロスが含まれていた場合には、上記ゼロクロスポ
イント検出回路３１から出力されるゼロクロス点絶対番
号zc_No を選択して加算器３５２に供給し、また、zc_e
n＝０すなわち上記１６パラレルデータｌｉｎ(16n) 〜
ｌｉｎ(16n+15)内にゼロクロスが含まれていない場合に
は、上記レジスタ３５３から出力される次検出点絶対番
号nextを選択して上記加算器３５２に供給する。

【０１５１】また、上記加算器３５２は、上記選択スイ
ッチ３５１を介して供給される上記ゼロクロス点絶対番
号zc_No 又は次検出絶対番号nextに上記間引き周期補正
部３４により与えられる間引き周期ｄを加算し、その加
算出力すなわち next＝zc_No＋ｄ又は、 next＝next＋ｄをレジスタ３５３に出力する。

【０１５２】上記レジスタ３５３は、検出部３６から出
力される現在の１６パラレル入力が検出点を含んでいた
ことを示す制御信号enにより制御されており、現在の１
６パラレル入力が検出点を含んでいたら、上記加算器３
５２による加算出力を取り込んで次検出絶対番号nextと
して出力する。

【０１５３】この次検出点絶対番号計算部３５は、通常
は、次検出点絶対番号nextを next＝next＋ｄで計算する。ただし、現在の１６パラレル入力がゼロク
ロス点を含む場合(zc_en＝１) は位相ロックのために同
ゼロクロス点を起点に次検出絶対番号nextを計算する。

【０１５４】この次検出点絶対番号計算部３５の動作
は、まとめると次のようになる。

【０１５５】en＝１の時（検出点あり） zc_en＝０の時 next＝next＋ｄ zc_en＝１の時 next＝zc_No＋ｄ en＝０の時（検出点なし） next＝next 更新せずそして、上記検出部３６は、上記１６パラレルデータｌ
ｉｎ(16n) 〜ｌｉｎ(16n+15)が入力される１６入力１出
力のデータセレクタ３６１と、上記次検出点絶対番号計
算部３５で計算された次検出点絶対番号nextが入力され
る剰余(mod) 回路３６２と、上記次検出点絶対番号next
が入力されるとともに上記ゼロクロスポイント検出回路
３１から先頭データ絶対番号stt_Noが入力される比較回
路３６３からなる。

【０１５６】この検出部３６において、上記剰余(mod)
回路３６２は、上記データセレクタ３６１に検出点セレ
クト信号としてnext mod 16 を与える。

【０１５７】そして、上記データセレクタ３６１は、検
出点セレクト信号として与えられたnext mod 16 により
上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)
を選択して検出点データdataとして出力する。

【０１５８】また、上記比較回路３６３は、上記次検出
点絶対番号nextと現在の１６パラレルデータの先頭デー
タ絶対番号stt_Noを比較し、 next≦stt_No＋１５であれば現在の１６パラレルデータが検出点データを含
むので制御信号enを出力する。ここでは、ＡＤＣサンプ
リング周波数がチャネル周波数の１．５倍であるから、
上記制御信号enは、図２４に示すように平均して３クロ
ックに２回出力される。

【０１５９】次に、上記バッファメモリ４０について具
体的に説明する。

【０１６０】このテープストリーマの再生系１００にお
いて、上記ＰＬＬ回路３０から出力される制御信号enは
概略２／３デューティー比を持つので、後段の回路は１
００ＭＨｚデータレートの信号を処理するにもかかわら
ず１５０ＭＨｚ動作スピードが要求され、しかも１／３
は休止しなければならない。その対処のため、ＰＬＬ回
路３０の後段にバッファメモリ４０を設け、ＰＬＬ動作
クロック１５０ＭＨｚで書き込む。それを後段専用の読
み出しクロックで読み出すことで、後段の動作クロック
を１５０ＭＨｚ以下に据え置くようにしている。

【０１６１】読み出しクロックは、バッファメモリ４０
がオーバーフローしないようにする必要がある。

【０１６２】上記バッファメモリ４０がオーバーフロー
しないようにするために、例えば、読み出しクロックを
チャネル周波数よりもやや高い周波数にする。

【０１６３】チャネル周波数はドラムやディスクの回転
ムラにより変動するが、ヘリカルスキャン装置の変動量
は±５％と見込めば十分である。したがって、読み出し
クロック周波数を１１０ＭＨｚぐらいの固定周波数にや
や高速化しておけばバッファオーバーフローを防止で
き、かつ動作周波数を１５０ＭＨｚから１１０ＭＨｚに
引き下げることができる。読み出しクロック１１０ＭＨ
ｚの場合は、１１０／１００＝１０％早読みに相当する
ので、平均して１１回中１回はバッファエンプティであ
る。よって、バッファメモリ４０にはバッファエンプテ
ィを出力する必要がある。

【０１６４】上記バッファメモリ４０の具体例を図２５
に示す。

【０１６５】この図２５に示したバッファメモリ４０Ａ
は、１６ワードのデュアルポートＲＡＭ４１とバッファ
エンプティ検出回路４２を備える。

【０１６６】上記デュアルポートＲＡＭ４１には、上記
ＰＬＬ回路３０から出力される検出点データdata及び制
御信号enが書き込みデータwdata 及び書き込み制御信号
として供給されるとともに、１５０ＭＨｚの書き込みク
ロックをカウントする書き込みアドレスカウンタ４３に
より生成される書き込みアドレスが与えられ、また、１
１０ＭＨｚの読み出しクロックをカウントする読み出し
アドレスカウンタ４４により生成される読み出しアドレ
スが与えられるようになっている。

【０１６７】上記書き込みアドレスカウンタ４３は、上
記制御信号enにより制御され、en＝１ならインクリメン
トされる。また、上記読み出しアドレスカウンタ４４
は、上記バッファエンプティ検出回路４２から反転回路
４５を介して供給される非バッファエンプティ信号によ
り制御され、非バッファエンプティの時にインクリメン
トされる。

【０１６８】上記バッファエンプティ検出回路４２は、
読み出しアドレスが書き込みアドレスと一致した場合に
バッファエンプティと見なして、バッファエンプティ信
号を出力する。

【０１６９】このバッファエンプティ検出回路４２から
出力されるバッファエンプティ信号は、後段回路による
処理をバッファエンプティの時に止める。

【０１７０】図２５に示したバッファメモリ４０では、
オーバーフローしないようにするために、読み出しクロ
ックをチャネル周波数よりもやや高い周波数にするよう
にしたが、図２６に示すように、読み出しクロックをＶ
ＣＯ(VCO:voltage contorolled oscillator)で生成し、
かつＶＣＯの発振周波数を、バッファメモリ４０がデー
タエンプティにもデータオーバーフローにもならないよ
うに制御するようにしてもよい。

【０１７１】すなわち、図２５に示したバッファメモリ
４０Ａを構成しているデュアルポートＲＡＭ４１を図２
７に示すようなリングメモリと考えると、書き込みアド
レスはリングを左回りに移動し、読み出しアドレスは書
き込みアドレスから遅れたアドレスを左回りに移動す
る。バッファメモリ４０は再生ＲＦ信号の周波数変動を
吸収するためのものであるから、読み出しアドレスが書
き込みアドレスの最遠アドレスであるように読み出しク
ロックの周波数が制御されれば周波数変動への適応力が
高くて望ましい。

【０１７２】そのために、図２６に示すバッファメモリ
４０Ｂでは、書き込みアドレスカウンタ４３で生成され
た書き込みアドレスが入力される剰余(mod) 回路４２１
により、読み出しアドレスリファレンス＝（書き込みアドレス−
８）ｍｏｄ１６なる剰余演算を行って読み出しアド
レスリファレンスを得て、読み出しアドレスカウンタ４
４により生成された読み出しアドレスと上記読み出しア
ドレスリファレンスとのアドレス差をアドレス差検出回
路４２２により検出する。

【０１７３】そして、上記アドレス差検出回路４２２に
より検出されたアドレス差が供給される判定回路４２３
により、上記アドレス差が０よりも小さい場合、すなわ
ち、上記読み出しアドレスリファレンスよりも読み出し
アドレスが進んでいる場合には、発振周波数を下げるよ
うにＶＣＯ４２８を制御し、また、上記読み出しアドレ
スリファレンスよりも読み出しアドレスが遅れている場
合には、発振周波数を上げるようにＶＣＯ４２８を制御
する。

【０１７４】ＶＣＯ４２８の発振周波数の制御は、上記
ＶＣＯ４２８にＬＰＦ４２７を介して制御電圧を与える
コンデンサ４２６への定電流源４２４，４２５による電
荷の充放電で実現している。

【０１７５】図２６に示したバッファメモリ４０を用い
た再生系１００では、後段回路のクロック周波数が１０
０ＭＨｚになる。

【０１７６】さらに、×１倍サンプリング時に対応する
ＰＬＬ回路３０とバッファメモリ４０について説明す
る。

【０１７７】ここで、ＡＤＣクロック周波数が１００Ｍ
Ｈｚ、すなわち×１倍サンプリングの場合は工夫が必要
である。ヘリカルスキャン装置では、再生ＲＦ信号のチ
ャネルレートは９５〜１０５ＭＨｚぐらいの幅をもって
いる。このような信号を１００ＭＨｚのＡＤＣクロック
でサンプリングするということは、ＡＤＣレート（１０
０ＭＨｚ）＜信号レート（１０５ＭＨｚ）となる瞬間も
ありえるので、このような瞬間はナイキストの法則に反
し、エイリアシングノイズが生じてしまう。

【０１７８】ところが、ＰＲ１チャネルの伝達特性はナ
イキスト周波数でゼロなので、ナイキスト周波数近傍の
周波数成分はほんのわずかである。よって、ＰＲ１信号
をＡＤ変換する場合のＡＤＣクロックは１００ＭＨｚす
なわち×１倍サンプリングでも少ないエイリアシングノ
イズで済み、実用可能である。

【０１７９】×１倍サンプリングでは、再生ＲＦ信号の
チャンネル周波数＞ＡＤＣサンプリング周波数になる瞬
間があるから、×１６パラレルデータの先頭付近に１検
出点、末尾付近にもう１検出点を含むケースが想定され
る。しかし、上述の図２２に示したＰＬＬ回路３０は、
このような２検出点同時出力機能を持たないので、×１
倍サンプリングで使うことはできない。

【０１８０】これを解決するためには、図２２に示した
ＰＬＬ回路３０を例えば図２８に示すような構成に変更
すればよい。

【０１８１】この図２８に示すＰＬＬ回路３０Ａは、図
２２に示したＰＬＬ回路３０における次検出点絶対番号
計算部３５に、次々検出点絶対番号next2 も計算して出
力する機能が増設され、さらに、上記検出部３６に第２
の検出部３７が増設されている。

【０１８２】このＰＬＬ回路３０Ａの次検出点絶対番号
計算部３５０は、選択スイッチ３５４、加算器３５５及
びレジスタ３５６が追加されており、上記加算器３５２
による加算出力を上記レジスタ３５３を介して次検出点
絶対番号next1 として出力するとともに、上記加算器３
５２による加算出力に加算器３５５で間引き周期ｄを加
算し、この加算器３５５による加算出力をレジスタ３５
６を介して次々検出点絶対番号next2 として出力する。

【０１８３】また、上記第２の検出部３７は、上記１６
パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力さ
れる１６入力１出力のデータセレクタ３７１と、上記次
検出点絶対番号計算部３５０で計算された次々検出点絶
対番号next2 が入力される剰余(mod) 回路３７２と、上
記次々検出点絶対番号next2 が入力されるとともに上記
ゼロクロスポイント検出回路３１から先頭データ絶対番
号stt_Noが入力される比較回路３７３からなり、複数検
出点存在時に検出点データdata2 と制御信号en2 を出力
する。

【０１８４】上記次検出点絶対番号計算部３５０に増設
された選択スイッチ３５４は、複数検出点存在時に、次
々検出点絶対番号next2 を選択して上記選択スイッチ３
５１を介して上記加算器３５２に供給するように、上記
第２の検出部３７で得られる制御信号en2 により制御さ
れる。

【０１８５】この次検出点絶対番号計算部３５０では、
次の計算式にしたがった演算により次検出点絶対番号ne
xt1 と次々検出点絶対番号next2 を算出して出力する。

【０１８６】

【表４】

【０１８７】また、×１倍サンプリングにおける２検出
点同時出力に対応するために、バッファメモリ４０に
は、図２９に示すような構成のものが用いられる。

【０１８８】この図２９に示すバッファメモリ４０Ｃ
は、第１及び第２の切替え回路４０５，４０６を介して
書き込みデータと書き込み制御信号が入力される第１及
び第２のメモリバンク４０７，４０８を備える２バンク
構成とされる。なお、図２９には書き込み側だけが示さ
れている。

【０１８９】この２バンク構成のバッファメモリ４０Ｃ
には、上述の図２８に示したＰＬＬ回路３０Ａから制御
信号en1，en2、検出点データdata1，data2及び１５０Ｍ
Ｈｚのクロックの５信号が入力される。

【０１９０】前述のように、検出点個数０，１，２別に
場合分けすると、次のような３つのケースが考えられ
る。

【０１９１】

【表５】

【０１９２】このバッファメモリ４０Ｃは、トラック先
頭でリセットされて、ゼロから始まり検出点個数に応じ
て＋０，＋１，＋２されることにより、 data_No＝data_No＋en1＋en2 にてｄａｔａ個数data_Noをカウントするカウンタ４０
１を備える。

【０１９３】そして、このカウンタ４０１により得られ
るｄａｔａ個数data_Noに基づいて剰余(mod) 回路４０
２と加算器４０３で MB_ptr＝(data_No mod 2)＋１メモリバンクポインタMB_ptrを求め、このメモリバンク
ポインタＭＢ＿ｐｔｒにしたがって、第１及び第２の切
替え回路４０５，４０６により次のように場合分けを行
って、次のクロックで検出点データdata1，data2を書き
込む第１又は第２のメモリバンク４０７，４０８を指定
する。

【０１９４】

【表６】

【０１９５】以上の動作の結果、図３０の（Ａ），
（Ｂ）に示すように、第１のメモリバンク４０７には偶
数番目検出点データが、また、第２のメモリバンク４０
８には奇数番目検出点データが整頓されて書き込まれ
る。第１及び第２のメモリバンク４０７，４０８に書き
込む検出点データの偶奇は逆であってもよい。

【０１９６】上記バッファメモリ４０Ｃの読み出し側
は、読み出しクロックに準じて第１及び第２のメモリバ
ンク４０７，４０８を交互に読み出せばよい。詳述は省
略する。

【０１９７】なお、上記ＰＬＬ回路３０の入力信号をさ
らにＰパラレル化し、ＰＬＬクロック周波数を１／Ｐに
下げた場合、Ｐ×Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍
補間データ系列がＰＬＬ回路３０に入力されることにな
る。同パラレルデータが含む可能性のある最大検出点個
数Ｄmax は次式で求められる。

【０１９８】Ｄmax＝Ｉｎｔ（Ｐ／Ｓ）＋１ｅｘ．Ｐ＝１，Ｓ＝１．５ → Ｄmax ＝１ｅｘ．Ｐ＝１，Ｓ＝１ → Ｄmax ＝２ｅｘ．Ｐ＝２，Ｓ＝１．５ → Ｄmax ＝３Ｐ×Ｒ×Ｑパラレルデータから検出点に最も近いデータ
を最大検出点個数セレクト（間引き）するという動作の
ＰＬＬ回路３０を実現するためには、Ｄmax 個のデータ
セレクタと、Ｄmax 個のデータセレクタを制御するＤma
x 個の検出点計算回路と、検出点の個数を報知する回路
を備える必要がある。

【０１９９】また、Ｄmax バンクのバッファメモリ４０
とするには、ＰＬＬ回路３０が報知する検出点個数をＤ
（Ｄ≦Ｄmax ）とすると、Ｄバンクのバッファメモリ４
０に書き込むよう制御する必要がある。

【０２００】次に、上記第１の等化回路１０の適応等化
アルゴリズムについて説明する。

【０２０１】デジタルトランスバーサルフィルタの適応
等化アルゴリズムはＬＭＳというアルゴリズムがＤＤＳ
４で実用化済みであり、第２の等化回路５０はこのＬＭ
Ｓというアルゴリズムにより適応制御される。

【０２０２】そして、第２の等化回路５０の伝達特性
（自動的に求まる）は第１の等化回路１０の等化しそこ
ない特性に等しいという関係にある。すなわち、第１の
等化回路１０に求められる伝達特性を、第２の等化回路
５０の伝達特性から算出できる。第１の等化回路１０の
伝達特性を第２の等化回路５０の伝達特性に等しくすれ
ば、第１の等化回路１０の適応等化を実施したことにな
る。デジタルトランスバーサルフィルタのタップ係数は
回路中に存在するし、タップ係数をフーリエ変換して伝
達特性を求めることも容易である。

【０２０３】そこで、次のようにして第１の等化回路１
０を適応制御する。

【０２０４】すなわち、第１の等化回路１０のサンプリ
ング周波数がチャネルクロック周波数と略等しい場合に
は、第１の等化回路１０の伝達特性を第２の等化回路５
０の伝達特性に等しくする。第１の及び第２の等化回路
１０，５０にトランスバーサルフィルタを用いて、第１
の等化回路１０のタップ係数を第２の等化回路５０のタ
ップ係数と等しくする。ただし、タップ数が異なる場合
は、タップ係数変換回路９０によりタップ数の寡多に応
じてタップ打ち切りあるいはゼロ追加する。

【０２０５】また、第１の等化回路１０のサンプリング
周波数が第２の等化回路５０のサンプリング周波数より
も高い場合には、第２の等化回路５０の周波数帯域内の
周波数帯域Ａの伝達特性はそのまま第１の等化回路１０
の伝達特性にし、第２の等化回路５０の周波数帯域外の
周波数帯域Ｂの伝達特性を０とした伝達特性を第１の等
化回路１０に与える。第１の及び第２の等化回路１０，
５０にトランスバーサルフィルタを用い、第１の等化回
路１０のサンプリング周波数をＳ１、第２の等化回路の
サンプリン周波数をＳ２とすると、タップ係数変換回路
９０により第２の等化回路５０のタップ係数をＳ１／Ｓ
２倍補間したタップ係数を計算し、それを第１の等化回
路１０のタップ係数にする。ただしタップ数の寡多に応
じてタップ打ち切りあるいはゼロ追加する。

【０２０６】ここで、以上の説明では、第１の等化回路
１０の伝達特性を第２の等化回路５０の伝達特性と等し
くするアルゴルズムにより第１の等化回路１０の適応制
御を行ったが、次に説明するように、第１の等化回路１
０の伝達特性を逐次更新するアルゴリズムを採用するこ
ともできる。

【０２０７】まず、”更新”の意味を説明する。適応等
化が組み込まれた装置における第２の等化回路５０の伝
達特性は、適応等化回路８０によって、ある時間毎に最
適化される。ＤＤＳフォーマットの実施例では、第２の
等化回路５０の伝達特性はドラム回転毎に最適化され
る。この最適化動作のことを”更新″と呼ぶ。ＤＤＳフ
ォーマットでは第２の等化回路５０にトランスバーサル
フィルタを採用しているので、タップ係数の更新により
伝達特性更新を実現している。第２の等化回路５０のタ
ップ係数をＣ2_t(k)とすると、更新動作は、Ｃ2_t+1(k)＝Ｃ2_t(k)＋△(k) にて表すことができる。ここで、ｋはタップ番号で、２
４タップＦＩＲフィルタであれば０〜２３の整数であ
る。ｔはドラム回転番号で、ドラム回転毎にインクリメ
ントされる整数である。△は、タップ係数を修正する補
正値で、収束速度と安定度のトレードオフを考慮して値
決めした小さな数である。

【０２０８】このように、第２の等化回路５０が適応等
化回路５０によってドラム回転毎に更新される機能を持
つのであるから、第１の等化回路１０もドラム回転毎に
逐次更新されるのが望ましい。

【０２０９】そこで、図３１や図３２に示すように、タ
ップ係数変換回路９０にタップ係数更新回路９１を設け
るようにする。

【０２１０】すなわち、図３１に示すテープストリーマ
の再生系１００Ａは、タップ係数更新回路９１とタップ
係数打ち切り回路９２からなるタップ係数変換回路９０
Ａを備える。この再生系１００Ａでは、第１の等化回路
１０に５タップのトランスバーサルフィルタ１３Ａが用
いられており、上記タップ係数打ち切り回路９２でタッ
プ係数を打ち切ることにより、上記第２の等化回路５０
を構成している１１タップのトランスバーサルフィルタ
のタップ係数を上記第１の等化回路１０における５タッ
プのトランスバーサルフィルタ１３Ａのタップ係数に変
換する。

【０２１１】また、図３２に示すテープストリーマの再
生系１００Ｂは、タップ係数更新回路９１とゼロ追加回
路９３からなるタップ係数変換回路９０Ｂを備える。こ
の再生系１００Ｂでは、第１の等化回路１０に１５タッ
プのトランスバーサルフィルタ１３Ｂが用いられてお
り、上記ゼロ追加回路９３でタップ係数にゼロを追加す
ることにより、上記第２の等化回路５０を構成している
１１タップのトランスバーサルフィルタのタップ係数を
上記第１の等化回路１０における１５タップのトランス
バーサルフィルタ１３Ｂのタップ係数に変換する。

【０２１２】上記タップ係数更新回路９１は、図３３に
示すように、畳み込み積分回路９１１、タップ係数メモ
リ９１２及び更新トリガカウンタ９１３により構成され
ている。

【０２１３】ヘリカルスキャン方式ではドラム回転とタ
ップ係数の更新周期とを同期させるのが設計上便利なの
で、上記タップ係数更新回路９１には、更新トリガ信号
としてドラム回転パルスが与えられる。また、上記タッ
プ係数更新回路９１には、図示しないシステムコントロ
ーラから動作開始時の初期化信号を受け取る。

【０２１４】畳み込み積分回路９１１は、第１の等化回
路１０と第２の等化回路５０の現タップ係数を畳み込み
積分し、第１の等化回路１０の次タップ係数を算出す
る。

【０２１５】また、タップ係数メモリ９１２は、更新信
号がアクティブになったときの畳み込み積分結果をラッ
チする。

【０２１６】また、更新トリガカウンタ９１３は、フラ
ット化信号と更新信号を生成し更新動作を制御する。偶
数番目のトリガ信号を第２の等化回路５０の適応等化回
路８０のフラット化信号として出力する。同様にタップ
係数メモリの更新入力に与える。奇数番目は何も出力し
ない。

【０２１７】このタップ係数更新回路９１は、第２の等
化回路５０の伝達特性をフラット化するためのフラット
化信号を上記第２の等化回路５０の適応等化回路８０に
供給する。上記フラット化信号がアクティブになると、
第２の等化回路５０の伝達特性がフラット化される。

【０２１８】また、初期化信号がアクティブになると、
タップ係数メモリ９１２がリセットされ、第１の等化回
路１０の伝達特性がフラット化される。

【０２１９】上記タップ係数更新回路９１による更新動
作を図３４のタイムチャートに示してある。

【０２２０】また、図３５乃至図３９には、図３３にお
ける第１及び第２の等化回路１０，５０とタップ係数更
新回路９１だけを抜粋し、動作を時系列順に並べて示し
てある。なお、簡単化のため、第１及び第２の等化回路
１０，５０のタップ係数を２４タップに統一し、タップ
係数打ち切り回路９２あるいはゼロ追加回路９３は省い
て図示されている。

【０２２１】図３５は、回路が動作開始した直後の状態
（ｔ＝０）を示している。このｔ＝０の状態は、動作開
始直後なのでシステムコントローラが初期化信号を発す
ると、各部の動作は次のようになる。

【０２２２】すなわち、タップ係数メモリが初期化さ
れ、第１の等化回路１０の伝達特性がフラット化され
る。また、更新トリガカウンタ９１３がリセットされ、
偶数トリガ信号をフラット化信号として、第２の等化回
路５０の伝達特性がフラット化される。

【０２２３】図３６は、ｔ＝１の状態を示している。ｔ
＝１の状態では、更新トリガカウンタ９１３のカウント
値は１（奇数）なので、更新信号もフラット化信号も出
力されない。したがって、各部の動作は次のようにな
る。

【０２２４】すなわち、タップ係数メモリ９１２は動か
ないので、第１の等化回路１０のタップ係数Ｃ1_1(k)
は、Ｃ1_1(k)＝Ｃ1_0(k) すなわちｔ＝０の値を保持する。

【０２２５】また、ｔ＝０の期間の再生波形を演算する
ことによって適応等化回路８０は、ｔ＝１の第２の等化
回路５０のタップ係数を決定する。すなわち、第２の等
化回路５０のｋ番目のタップ係数Ｃ2_1(k)が、Ｃ2_1(k)＝Ｃ2_0(k)＋Δ(k) (０≦ｋ≦２３) のように更新される。

【０２２６】したがって、ｔ＝１の期間は、第１の等化
回路１０の伝達特性と第２の等化回路５０の伝達特性の
積で与えられる総合伝達特性＝第１の等化回路の伝達特性×第２の等化
回路の伝達特性なる総合伝達特性で等化される。

【０２２７】もっとも、この時点では第１の等化回路１
０がフラット特性なので、実質的には総合伝達特性は第
２等化回路５０の伝達特性である。

【０２２８】図３７は、ｔ＝２の状態を示している。ｔ
＝２の状態では、更新トリガカウンタ９１３のカウント
値は２（偶数）なので、更新信号とフラット化信号が出
力される。したがって、各部の動作は次のようになる。

【０２２９】すなわち、タップ係数メモリ９１２が更新
されて、第１の等化回路１０のタップ係数Ｃ1_2(k)は、Ｃ1_2(k)＝Ｃ1_1(k)＊Ｃ2_1(k) （ここで＊は畳み込み
積分を示す）すなわち、第１及び第２の等化回路１０，５０の各タッ
プ係数Ｃ1_1(k)，Ｃ2_1(k)の畳み込み積分になる。

【０２３０】また、フラット化信号が出力されて、Ｃ2_2(k)＝０（ｋ≠センタータップ）すなわち、適応等化回路８０により第２の等化回路５０
がフラット化される。

【０２３１】この時点では第２の等化回路５０がフラッ
ト特性なので、総合伝達特性は第１等化回路１０の伝達
特性となる。

【０２３２】図３８は、ｔ＝３の状態を示している。ｔ
＝３の状態では、更新トリガカウンタ９１３のカウント
値は３（奇数）なので、更新信号もフラット化信号も出
力されない。したがって、各部の動作は次のようにな
る。

【０２３３】すなわち、タップ係数メモリ９１２は動か
ないので、第１の等化回路１０のタップ係数Ｃ1_3(k)
は、Ｃ1_3(k)＝Ｃ1_2(k) ｔ＝２の値を保持する。

【０２３４】また、適応等化回路８０により第２の等化
回路５０のｋ番目のタップ係数Ｃ2_3(k)がＣ2_3(k)＝Ｃ2_2(k)＋Δ(k)（0≦k≦23）のように更新される。

【０２３５】したがって、ｔ＝３の期間は、第１の等化
回路１０の伝達特性と第２の等化回路５０の伝達特性の
積で与えられる総合伝達特性＝第１の等化回路の伝達特性×第２の等化
回路の伝達特性なる総合伝達特性で等化される。

【０２３６】図３９は、ｔ＝４の状態を示している。ｔ
＝４の状態では、更新トリガカウンタ９１３のカウント
値は４（偶数）なので、更新信号とフラット化信号が出
力される。したがって、各部の動作は次のようになる。

【０２３７】すなわち、タップ係数メモリが更新され
て、第１の等化回路１０のタップ係数Ｃ1_4(k)は、Ｃ1_4(k)＝Ｃ1_3(k)＊Ｃ2_3(k)（ここで＊は畳み込み積
分を示す）すなわち、第１及び第２の等化回路１０，５０の各タッ
プ係数Ｃ1_3(k)＊Ｃ2_3(k)の畳み込み積分になる。

【０２３８】また、フラット化信号が出力されて、Ｃ2_4(k)＝０（ｋ≠センタータップ）すなわち、適応等化回路８０により第２の等化回路５０
がフラット化される。

【０２３９】この時点では第２の等化回路５０がフラッ
ト特性なので、総合伝達特性は第１の等化回路１０の伝
達特性となる。

【０２４０】以上のアルゴリズムをまとめると次のよう
になる。（起動時初期化動作ｔ＝０）第１の等化回路の伝達特性がフラット化第２の等化回路の伝達特性がフラット化

【０２４１】

【表７】

【０２４２】

【表８】

【０２４３】上述の図３１及び図３２におけるタップ係
数変換回路９０に使用されるタップ係数更新回路９１
は、図４０に示すように簡略化することができる。

【０２４４】すなわち、図４０に示すタップ係数更新回
路９１Ａは、第２の等化回路５０の伝達特性をフラット
特性に固定することにより、図３３における更新トリガ
カウンタ９１３を省略し、適応等化回路８０が出力する
タップ係数更新情報△ｉ(k)を第１の等化回路１０に作
用させるようにしたものである。

【０２４５】適応等化回路８０が出力する△ｉ(k) はｋ
番目のタップ係数値を大きくするか、小さくするかを指
示する情報であるから、△ｉ(k) を第１の等化回路１０
に作用させても、総合伝達特性は正しく更新され、適応
等化が正しく行われる。

【０２４６】さらに、伝達特性がフラット化されたトラ
ンスバーサルフィルタ、例えば図４１に示すように、６
番目のタップ係数ｋ６のみが１で、それ以外のタップ係
数が全てゼロであるフラットな伝達特性の１２タップト
ランスバーサルフィルタは、不要なかけ算回路及び加算
回路を除去し、さらにレジスタを除去することにより、
入出力直結とみなせるので、上記図４０における第２の
等化回路５０は、図４２に示すように省略することがで
きる。

【０２４７】図４１及び図４２に示すタップ係数更新回
路９１Ａでは、図４３のタイミングチャートに示すよう
な動作を行い、ドラム回転パルスエッジ毎にタップ係数
更新演算回路９１１ＡによりＣ1_i+1(k)＝Ｃ1_i(k)＋△i(k) なる演算を行って第１の等化回路１０のタップ係数Ｃ1_
i+1(k)を更新する。

【０２４８】このような構成のタップ係数更新回路９１
Ａを採用することにより、上述の図３１や図３２に示し
た再生系１００Ａ，１００Ｂは、図４４や図４５に示す
再生系１００Ｃ，１００Ｄのように構成を簡略化するこ
とができる。

【０２４９】次に、タップ係数の畳み込み積分で総合伝
達特性を実現する例について説明する。

【０２５０】一般に、総合伝達特性を求めるには、次の
手順で２つの伝達特性の積を求めればよい。

【０２５１】１．第１の等化回路のタップ係数を離散フ
ーリエ変換して第１の等化回路の伝達特性の周波数応答
Ｈ_１(w)を求める。ｗは角周波数である。

【０２５２】２．第２の等化回路のタップ係数を離散フ
ーリエ変換して第２の等化回路の伝達特性の周波数応答
Ｈ_２(w)を求める。

【０２５３】３．総合周波数応答Ｈ(w)をＨ(w)＝Ｈ_１(w)×Ｈ_２(w) により求める４．総合周波数応答Ｈ(w)を離散逆フーリエ変換して第
１の等化回路の次タップ係数を求める。

【０２５４】しかし、トランスバーサルフィルタを利用
する本例では、総合伝達特性を与えるタップ係数＝第１及び第２の等化
回路のタップ係数の畳み込み積分とすることによりフーリエ変換回路を省略することがで
きる。

【０２５５】ここで、図４６の（Ａ）に示すように第１
のインパルス応答特性を有する第１のフィルタと、図４
６の（Ｂ）に示すように第２のインパルス応答特性を有
する第１のフィルタを、図４６の（Ｃ）に示すようにシ
リーズに接続したフィルタでは、第１のフィルタのイン
パルス応答１が次段の第２のフィルタへ入力されると、
出力には、第１のインバルス応答＊第２のインパルス応
答（＊は畳み込み積分を示す）が出現する。

【０２５６】すなわち、シリーズ接続されたフィルタの
総合インパルス応答は、個別フィルタのインパルス応答
の畳み込み積分に等しい。

【０２５７】本例ではフィルタとしてトランスバーサル
フィルタを使用するので、個別フィルタのインパルス応
答はタップ係数に等しい。したがって、第１及び第２の
等化回路１０，５０のタップ係数を畳み込み積分すれ
ば、総合伝達特性を与えるタップ係数が得られる。

【０２５８】図４７乃至図５３に演算例を示す。

【０２５９】図４７は、ｔ＝ｉ−１における第１の等化
回路１０の伝達特性の周波数応答例を示している。

【０２６０】図４８は、ｔ＝ｉ−１における第１の等化
回路１０のタップ係数例を示している。Ｃ1_i(k)に相当
する。ただし、ここでは図４７に示した周波数応答例を
離散逆フーリエ変換してタップ係数を算出した。

【０２６１】図４９は、ｔ＝ｉにおける第２の等化回路
５０の伝達特性の周波数応答例を示している。

【０２６２】図５０は、ｔ＝ｉにおける第２の等化回路
５０のタップ係数例を示している。Ｃ2_i(k)に相当す
る。ただし、ここでは図４９に示した周波数応答例を離
散逆フーリエ変換してタップ係数を算出した。

【０２６３】図５１は、タップ係数Ｃ1_i(k)とタップ係
数Ｃ2_i(k)の畳み込み積分の結果を示している。これを
第１の等化回路１０の次タップ係数Ｃ1_i+1(k)として利
用すればよい。

【０２６４】図５２は、上記次タップ係数Ｃ1_i+1(k)を
離散フーリエ変換して算出した総合伝達特性の周波数応
答を示している。

【０２６５】図５３は、図５２に示した総合伝達特性の
周波数応答の正しさを確かめるために、図４７に示した
第１の等化回路１０の伝達特性の周波数応答と図４９に
示した第２の等化回路５０の伝達特性の周波数応答のか
け算で算出した総合伝達特性の周波数応答を示してい
る。

【０２６６】図５２に示した周波数応答と図５３に示し
た周波数応答は同特性であり、タップ係数の畳み込み積
分で求めた総合伝達特性図５２は、周波数応答のかけ算
で求めた総合伝達特性図５３と一致している。

【０２６７】以上、第１の等化回路１０のサンプリング
周波数がチャンネルクロック周波数に略等しい場合につ
いて説明したが、上記第１の等化回路１０のサンプリン
グ周波数がチャンネルクロック周波数と異なる場合に
は、例えば図５４に示すように、タップ係数更新回路９
１とタップ係数補間回路９４を備えたタップ係数変換回
路９０Ｅを用いることにより、データレートの違いを解
消することができる。

【０２６８】この図５４に示すテープストリーマの再生
系１００Ｅは、第１の等化回路１０のデータレート＝１
５０ＭＨｚ、第２の等化回路５０のデータレート＝１０
０ＭＨｚのようにデータレートが異なる場合を示してお
り、第２の等化回路５０のタップ係数をタップ係数補間
回路９４により１５０／１００＝１．５倍補間したタッ
プ係数を第１の等化回路１０に与えるようになってい
る。

【０２６９】なお、タップ打ち切り回路９２又はゼロ追
加回路９３は本質的でないので省略されている。

【０２７０】なお、図５５に示すように、タップ係数更
新回路９１とタップ係数補間回路９４の順序を入れ換え
た構成としてもよい。

【０２７１】上記第１の等化回路１０のサンプリング周
波数がチャンネルクロック周波数と異なる場合に使用す
るタップ係数変換回路９０Ｅの具体的な構成例を図５６
に示す。

【０２７２】この図５６に示すタップ係数変換回路９０
Ｅは、畳み込み積分回路９１１、タップ係数メモリ９１
２、更新トリガカウンタ９１３、×０．６７間引き回路
９１４及び×１．５補間回路９１５により構成されてい
る。

【０２７３】このタップ係数変換回路９０Ｅでは、×
０．６７間引き回路９１４によって第１の等化回路１０
の現タップ係数をＳ２／Ｓ１間引きしたタップ係数Ａ
と、第２の等化回路５０の現タップ係数Ｂについて、畳
み込み積分回路９１１によりＣ＝Ａ＊Ｂ（＊は畳み込み積分を示す）なる畳み込み積分を行う。そして、その畳み込み積分結
果Ｃを×１．５補間回路９１５でＳ１／Ｓ２倍補間する
ことにより得られるタップ係数Ｄを第１の等化回路１０
の次タップ係数とする。

【０２７４】上記タップ係数変換回路９０Ｅは、図３３
に示したタップ係数更新回路９１と同様に、更新トリガ
信号としてドラム回転パルスが更新トリガカウンタに与
えられる。また、上記タップ係数変換回路９０Ｅには、
図示しないシステムコントローラから動作開始時の初期
化信号を受け取る。そして、更新トリガカウンタは、偶
数番目のトリガ信号を更新信号及びフラット化信号とし
て出力する。

【０２７５】そして、タップ係数メモリは、更新信号で
タップ係数Ｄをラッチする。

【０２７６】また、第２の等化回路５０の次伝達特性
は、フラット化信号でフラット化される。

【０２７７】ここで、上記×１．５補間回路９１５は、
例えば図５７に示すように、３倍補間回路９１５Ａ、１
／２間引き回路９１５Ｂ、×２回路９１５Ｃ及び２４タ
ップ打ち切り回路９１５Ｄにより構成される。すなわ
ち、この×１．５補間回路９１５では３倍補間回路９１
５Ａにより３倍補間してから、１／２間引き回路９１５
Ｂによって１／２に間引くことで×１．５補間を行う。
なお、上記３倍補間回路９１５Ａは、２ゼロ挿入回路９
１５Ａ１、ＬＰＦ９１５Ａ２及び×３回路９１５Ａ３に
より構成される１．５倍補間するとタップ数が２４タッ
プが３６タップに増えてしまうので、２４タップ打ち切
り回路９１５Ｄにより、タップ係数を２４タップで打ち
切る。

【０２７８】上記×１．５補間回路９１５は、図５８に
示すように、１６タップ打ち切り回路９１５Ｅを入力段
に配置して、予め２４タップのタップ係数を１６タップ
に打ち切っておいてから３倍補間するように構成しても
よい。

【０２７９】また、×０．６７間引き回路９１４は、図
５９に示すように、×２補間回路９１４Ａ、１／３間引
き回路９１４Ｂ、×３回路９１４Ｃ及び１６タップ係数
を２４タップ係数に変換するためのゼロ追加回路９１４
Ｅにより構成される。

【０２８０】上記×０．６７間引き回路９１４は、図６
０に示すように、２４タップ係数を３６タップ係数に変
換するためのゼロ追加回路９１４Ｅを入力段に配置し
て、予め２４タップのタップ係数を３６タップ係数に変
換しておいてから２倍補間するように構成してもよい。

【０２８１】また、上記図５６に示したタップ係数変換
回路９０Ｅにおける×０．６７間引き回路９１４を省略
して、図６１や図６２に示すような構成とすることもで
きる。

【０２８２】この図６１に示すタップ係数変換回路９０
Ｅは、×１．５補間回路９１５をタップ係数メモリ９１
２の後段に移動し、×１．５補間回路９１５からタップ
係数を第１の等化回路１０に与えるようにしたもので、
上述の図５４に示した再生系１００Ｅに対応している。

【０２８３】また、図６２に示すタップ係数変換回路９
０Ｅは、第２の等化回路５０の現タップ係数を×１．５
補間回路９１５を介してタップ係数更新回路９１に与え
るようにしたもので、上述の図５５に示した再生系１０
０Ｅに対応している。この図６２に示すタップ係数変換
回路９０Ｅでは、第１の等化回路１０の現タップ係数Ａ
と、×１．５補間回路９１５によって第２の等化回路５
０の現タップ係数をＳ１／Ｓ２補間したタップ係数Ｂに
ついて、畳み込み積分回路９１１によりＣ＝Ａ＊Ｂ（＊
は畳み込み積分を示す）なる畳み込み積分を行う。そし
て、その畳み込み積分結果Ｃを第１の等化回路１０の次
タップ係数とする。タップ係数メモリ９１２は、更新信
号で畳み込み積分結果Ｃすなわち第１の等化回路１０の
次タップ係数をラッチする。第２の等化回路５０の次伝
達特性は、フラット化信号でフラットにされる。

【０２８４】以上、第１及び等化回路１０，５０にトラ
ンスバーサルフィルタを採用する場合を述べたが、一般
化すると、第１の等化回路１０のサンプリング周波数が
チャンネルクロック周波数よりも高い場合には、上記第
１の等化回路１０の次伝達特性を、上記第２の等化回路
５０の周波数帯域内に当たる帯域ａと上記第２の等化回
路５０の周波数帯域外に当たる帯域ｂに分けて、上記第
１の等化回路１０の帯域ａの次伝達特性を当該第１の等
化回路１０の帯域ａの現伝達特性×上記第２の等化回路
５０の現伝達特性とし、上記第１の等化回路１０の帯域
ｂの次伝達特性を０とし、かつ、上記第２の等化回路５
０の次伝達特性をフラット化することにより、対応する
ことができる。

【０２８５】また、このように第１の等化回路１０のサ
ンプリング周波数がチャンネルクロック周波数と異なる
場合にも、上述の第１の等化回路１０のサンプリング周
波数がチャンネルクロック周波数に略等しい場合の図４
４や図４５に示した再生系１００Ｃ、１００Ｄと同様
に、第２の等化回路５０を省略して、図６３に示すテー
プストリーマの再生系１００Ｆのように構成を簡略化す
ることができる。

【０２８６】第２の等化回路５０を省略して場合のタッ
プ係数変換回路９０Ｆでは、その要部構成を図６４に示
してあるように、上述の図４２に示したタップ係数更新
回路９１Ａにより得られる第１の等化回路１０の現タッ
プ係数Ａを×１．５補間回路９１５を介して第１の等化
回路１０に与える。

【０２８７】適応等化回路８０が出力するタップ係数更
新情報△i(k)を第１の等化回路１０のタップ係数に作用
させるために、×１．５補間回路前段から、第１の等化
回路１０の現タップ係数Ｄをｆｃ／Ｓ１間引きしたタッ
プ係数Ａを取り出している。

【０２８８】タップ係数更新演算回路９１Ａは、タップ
係数メモリから出力される現タップ係数Ｃ1_i(k)と適応
等化回路８０が出力するタップ係数更新情報△i(k)か
ら、次タップ係数Ｃ1_i+1(k)をＣ1_i+1(k)＝Ｃ1_i(k)＋△i(k) なる演算により求めて、第１の等化回路１０の現タップ
係数Ａを更新する。

【０２８９】×１．５補間回路９１５は、タップ係数更
新演算回路９１Ａにより更新された現タップ係数をＳ１
／ｆｃ補間したタップ係数を算出し、第１の等化回路１
０のタップ係数Ｄとする。

【０２９０】

【発明の効果】本発明に係る信号処理回路では、ＰＬＬ
回路前段の第１の等化回路をトランスバーサルフィルタ
にすることにより、上記ＰＬＬ回路の動作を安定化する
ことができる。

【０２９１】すなわち、アナログイコライザは伝達特性
の可変範囲が狭いので等化誤差が残留するが、トランス
バーサルフィルタの可変範囲は広いので等化誤差をミニ
マイズできるので、その結果ＰＬＬ回路の動作を安定化
することができる。

【０２９２】また、本発明に係る信号処理回路では、第
１の等化回路を適応等化することにより、上記ＰＬＬ回
路の動作を安定化させることができる。

【図面の簡単な説明】

【図１】本発明を適用したＤＤＳ４規格に準拠したテー
プストリーマの再生系の構成を示すブロック図である。

【図２】上記テープストリーマの再生系におけるＰＬＬ
回路の原理的な構成を示すブロック図である。

【図３】上記テープストリーマの再生系における補間回
路の構成を示すブロック図である。

【図４】上記補間回路による４倍補間の動作を模式的に
示す図である。

【図５】４倍補間回路の具体例を示すブロック図であ
る。

【図６】上記４倍補間回路を構成するゼロ３個挿入回路
の動作を示すタイムチャートである。

【図７】上記４倍補間回路による４倍補間処理過程での
各種周波数スペクトラムを示す図である。

【図８】×４補間フィルタに求められる伝達特性の例を
示す図である。

【図９】逆フーリエ変換で得たインパルス応答を６４ポ
イントで打ち切った結果を示す図である。

【図１０】６００ＭＨｚで動作するＬＰＦのある時刻ｍ
を観測した場合に、ｍ＝４ｎで係数ｋ1 ，ｋ4 ，ｋ8 ，
ｋ12・・・の積和回路が非ゼロになる状態を示す図であ
る。

【図１１】６００ＭＨｚで動作するＬＰＦのある時刻ｍ
を観測した場合に、ｍ＝４ｎ−１で係数ｋ1 ，ｋ5 ，ｋ
9 ，ｋ13・・・の積和回路が非ゼロになる状態を示す図
である。

【図１２】６００ＭＨｚで動作するＬＰＦのある時刻ｍ
を観測した場合に、ｍ＝４ｎ−２で係数ｋ2 ，ｋ6 ，ｋ
10，ｋ14・・・の積和回路が非ゼロになる状態を示す図
である。

【図１３】６００ＭＨｚで動作するＬＰＦのある時刻ｍ
を観測した場合に、ｍ＝４ｎ−３で係数ｋ3 ，ｋ7 ，ｋ
11，ｋ15・・・の積和回路が非ゼロになる状態を示す図
である。

【図１４】１クロックでパラレルに４倍補間データを得
るようにした補間回路の構成を示す図である。

【図１５】ナイキスト周波数の１／４でカットオフする
ＬＰＦのインパルス応答を示す図である。

【図１６】ナイキスト周波数の１／１６でカットオフす
るＬＰＦのインパルス応答を示す図である。

【図１７】直線補間回路の実現方法を模式的に示す図で
ある。

【図１８】４倍補間回路と４倍直線補間回路を組み合わ
せて構成した１６倍補間回路を示すブロック図である。

【図１９】１．５倍オーバーサンプリングされたＰＲ１
チャネル出力例を示す図である。

【図２０】上記ＰＲ１チャネル出力を×１６倍補間した
波形例を示す図である。

【図２１】上記ＰＲ１チャネル出力を×１６倍補間した
波形例のアイパターンを示す図である。

【図２２】上記テープストリーマの再生系におけるＰＬ
Ｌ回路の具体的な構成例を示すブロック図である。

【図２３】上記ＰＬＬ回路におけるゼロクロス点検出回
路の構成を示すブロック図である。

【図２４】上記ＰＬＬ回路の動作を示すタイムチャート
である。

【図２５】上記テープストリーマの再生系におけるバッ
ファメモリの具体例を示すブロック図である。

【図２６】上記バッファメモリの他の構成を示すブロッ
ク図である。

【図２７】上記バッファメモリを構成しているデュアル
ポートＲＡＭをリングメモリとして模式的に示す図であ
る。

【図２８】×１ＡＤＣサンプル用のＰＬＬ回路の構成を
示すブロック図である。

【図２９】×１ＡＤＣサンプル用のバッファメモリの構
成を示すブロック図である。

【図３０】メモリバンクへの検出点データの格納状態を
模式的に示す図である。

【図３１】タップ係数設定回路の構成例を示すブロック
図である。

【図３２】タップ係数設定回路の他の構成例を示すブロ
ック図である。

【図３３】上記タップ係数設定回路に使用されるタップ
係数更新回路の構成と示すブロック図である。

【図３４】上記タップ係数更新回路の動作を示すタイム
チャートである。

【図３５】等化回路の更新動作例（ｔ＝０）を模式的に
示す図である。

【図３６】等化回路の更新動作例（ｔ＝１）を模式的に
示す図である。

【図３７】等化回路の更新動作例（ｔ＝２）を模式的に
示す図である。

【図３８】等化回路の更新動作例（ｔ＝３）を模式的に
示す図である。

【図３９】等化回路の更新動作例（ｔ＝４）を模式的に
示す図である。

【図４０】タップ係数更新回路の他の構成例を示すブロ
ック図である。

【図４１】伝達特性がフラット化されたトランスバーサ
ルフィルタの説明に供する図である。

【図４２】上記タップ係数更新回路のさらに他の構成例
を示すブロック図である。

【図４３】図４２に示したタップ係数更新回路の動作を
示すタイミングチャートである。

【図４４】本発明を適用したテープストリーマの再生系
の他の構成例を示すブロック図である。

【図４５】本発明を適用したテープストリーマの再生系
のさらに他の構成例を示すブロック図である。

【図４６】本発明を適用したテープストリーマの再生系
における総合伝達特性のインパルス応答特性の説明に供
する図である。

【図４７】ｔ＝ｉにおける第１の等化回路の伝達特性の
周波数応答例を示す図である。

【図４８】ｔ＝ｉにおける第１の等化回路のタップ係数
例を示す図である。

【図４９】ｔ＝ｉにおける第２の等化回路の伝達特性の
周波数応答例を示す図である。

【図５０】ｔ＝ｉにおける第２の等化回路のタップ係数
例を示す図である。

【図５１】タップ係数Ｃ1_i(k)とタップ係数Ｃ2_i(k)の
畳み込み積分の結果を示す図である。

【図５２】上記次タップ係数Ｃ1_i+1(k)を離散フーリエ
変換して算出した総合伝達特性の周波数応答を示す図で
ある。

【図５３】図５２に示した総合伝達特性の周波数応答の
正しさを確かめるために、図４７に示した第１の等化回
路の伝達特性の周波数応答と図４９に示した第２の等化
回路の伝達特性の周波数応答のかけ算で算出した総合伝
達特性の周波数応答を示す図である。

【図５４】上記第１の等化回路のサンプリング周波数が
チャンネルクロック周波数と異なる場合におけるタップ
係数変換回路の構成を示すブロック図である。

【図５５】上記タップ係数変換回路の他の構成例を示す
ブロック図である。

【図５６】上記第１の等化回路のサンプリング周波数が
チャンネルクロック周波数と異なる場合に使用するタッ
プ係数変換回路の具体的な構成例を示すブロック図であ
る。

【図５７】上記タップ係数変換回路における×１．５補
間回路の構成例を示すブロック図である。

【図５８】上記×１．５補間回路の他の構成例を示すブ
ロック図である。

【図５９】上記タップ係数変換回路における×０．６７
間引き回路の構成例を示すブロック図である。

【図６０】上記タップ係数変換回路における×０．６７
間引き回路の他の構成例を示すブロック図である。

【図６１】上記第１の等化回路のサンプリング周波数が
チャンネルクロック周波数と異なる場合に使用するタッ
プ係数変換回路の他の構成例を示すブロック図である。

【図６２】上記第１の等化回路のサンプリング周波数が
チャンネルクロック周波数と異なる場合に使用するタッ
プ係数変換回路のさらに他の構成例を示すブロック図で
ある。

【図６３】本発明を適用したテープストリーマの再生系
の他の構成例を示すブロック図である。

【図６４】第２の等化回路を省略した場合のタップ係数
設定回路の要部構成を示すブロック図である。

【図６５】ＤＤＳ４規格に準拠した従来のテープストリ
ーマの記録系の構成を示すブロック図である。

【図６６】ＤＤＳ４規格に準拠した従来のテープストリ
ーマの再生系の構成を示すブロック図である。

【図６７】ＤＤＳ４規格で採用されているＰＲ１伝達特
性を示す図である。

【図６８】上記テープストリーマの再生系におけるＰＲ
１チャネル出力アイパターンを示す図である。

【図６９】再生ヘッドが摩耗あるいは汚れて再生周波数
特性が工場出荷時から変化してしまった場合に相当する
アイパターンを示す図である。

【図７０】オフトラックで再生信号が低下してしまった
場合のアイパターンを示す図である。

【図７１】第１の等化回路にデジタルトランスバーサル
フィルタを採用したテープストリーマの再生系の構成を
示すブロック図である。

【図７２】ＰＬＬ回路をデジタル入力タイプにしたテー
プストリーマの再生系の構成を示すブロック図である。

【図７３】２倍オーバーサンプリング時のＰＲ１チャネ
ル出力アイパターンを示す図である。

【図７４】３倍オーバーサンプリング時のＰＲ１チャネ
ル出力アイパターンを示す図である。

【図７５】４倍オーバーサンプリング時のＰＲ１チャネ
ル出力アイパターンを示す図である。

【図７６】６倍オーバーサンプリング時のＰＲ１チャネ
ル出力アイパターンを示す図である。

【図７７】１０倍オーバーサンプリング時のＰＲ１チャ
ネル出力アイパターンを示す図である。

【符号の説明】

１磁気テープ、２再生ヘッド、３再生増幅器、４
ロータリトランス、１０第１の等化回路、１１Ｌ
ＰＦ、１２ＡＤＣ、１３，１３Ａ，１３Ｂトランス
バーサルフィルタ、２０，２０Ａ，２０Ｂ，２０Ｃ補
間回路、２１ゼロ挿入回路、２２ＬＰＦ、２３か
け算回路、３０ＰＬＬ回路、３１ゼロクロス点検出
回路、３２周期検出部、３３間引き補正量計算部、
３４間引き周期補正部、３５次検出点絶対番号計算
部、３６，３７検出部、４０，４１Ａ，４１Ｂ，４１Ｃ
バッファメモリ、４１デュアルポートＲＡＭ、４２
バッファエンプティ検出回路、４３書き込みアドレ
スカウンタ、４４読み出しアドレスカウンタ、５０
第２の等化回路、６０ビタビデコーダ、７０１０／
８変換回路、８０適応等化回路、９０，９０Ａ，９０
Ｂ，９０Ｅ，９０Ｆタップ係数変換回路、９１，９１
Ａタップ係数更新回路、９２打ち切り回路、９３
ゼロ追加回路、９４タップ係数補間回路、１００，１
００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１
００Ｆ再生系、４０１カウンタ、４０２剰余(mo
d) 回路、４０３加算器、４０５，４０６切替え回
路、４０７，４０８メモリバンク、４２１剰余(mo
d) 回路、４２２アドレス差検出回路、４２３判定回
路、４２８ＶＣＯ、９１１畳み込み積分回路、９１
１Ａタップ係数更新演算回路、９１２タップ係数メ
モリ、９１３更新トリガカウンタ、９１４ ×０．６
７間引き回路、９１５ ×１．５補間回路

Claims

【特許請求の範囲】

【請求項１】再生信号をデジタル化した再生データが
第１の等化回路を介して入力されるフェーズロックドル
ープ(PLL:Phase Locked Loop) 回路を備える信号処理回
路であって、上記第１の等化回路をトランスバーサルフィルタにて構
成したことを特徴とする信号処理回路。
【請求項２】上記第１の等化回路を適応等化すること
を特徴とする請求項１記載の信号処理回路。
【請求項３】上記ＰＬＬ回路の後段に配置した第２の
等化回路を備え、上記第１の等化回路のサンプリング周波数がチャネルク
ロック周波数に略等しくされ、上記第１の等化回路の次
伝達特性が当該第１の等化回路の現伝達特性×上記第２
の等化回路の現伝達特性に等しくされ、かつ、上記第２
の等化回路の次伝達特性をフラット化されることを特徴
とする請求項１記載の信号処理回路。
【請求項４】上記第１の等化回路と上記第２の等化回
路にトランスバーサルフィルタを用い、上記第１の等化
回路の次タップ係数を上記第１の等化回路の現タップ係
数と第２の等化回路の現タップ係数の畳み込み積分の結
果とすることで等伝達特性を得ることを特徴とする請求
項３記載の信号処理回路。
【請求項５】上記ＰＬＬ回路の後段に配置した適応等
化回路を備え、上記適応等化回路が出力するタップ係数更新情報をｋ番
目の次タップ係数＝ｋ番目の現タップ係数＋ｋ番目のタ
ップ係数更新情報として上記第１の等化回路のタップ係
数に作用させ、上記第１の等化回路を適応等化すること
を特徴とする請求項２記載の信号処理回路。
【請求項６】上記ＰＬＬ回路の後段に配置した第２の
等化回路を備え、上記第１の等化回路のサンプリング周波数＞チャネルク
ロック周波数とされ、上記第１の等化回路の次伝達特性
が、上記第２の等化回路の周波数帯域内に当たる帯域ａ
と上記第２の等化回路の周波数帯域外に当たる帯域ｂに
分けて、上記第１の等化回路の帯域ａの次伝達特性が当
該第１の等化回路の帯域ａの現伝達特性×上記第２の等
化回路の現伝達特性とされ、上記第１の等化回路の帯域
ｂの次伝達特性＝０とされ、かつ、上記第２の等化回路
の次伝達特性がフラット化されることを特徴とする請求
項１記載の信号処理回路。
【請求項７】上記第１の等化回路と上記第２の等化回
路にトランスバーサルフィルタを用い、上記第１の等化回路のサンプリング周波数＝Ｓ１、チャ
ネルクロック周波数＝ｆｃとして、上記第１の等化回路の現タップ係数をｆｃ／Ｓ１間引き
したタップ係数Ａと上記第２の等化回路の現タップ係数
Ｂの畳み込み積分を行いＣ＝Ａ＊Ｂ（＊は畳み込み積分を示す）なる畳み込み積分結果Ｃを得て、この畳み込み積分結果ＣをＳ１／ｆｃ倍補間してタップ
係数Ｄを求め、このタップ係数Ｄを上記第１の等化回路の次タップ係数
とすることを特徴とする請求項６記載の信号処理回路。
【請求項８】上記第１の等化回路と上記第２の等化回
路にトランスバーサルフィルタを用い、上記第１の等化回路のサンプリング周波数＝Ｓ１、チャ
ネルクロック周波数＝ｆｃとして、上記第１の等化回路の現タップ係数Ａと上記第２の等化
回路の現タップ係数をＳ１／ｆｃ倍補間したタップ係数
Ｂの畳み込み積分を行いＣ＝Ａ＊Ｂ（＊は畳み込み積分を示す）なる畳み込み積分結果Ｃを得て、この畳み込み積分結果Ｃを上記第１の等化回路の次タッ
プ係数とすることを特徴とする請求項６記載の信号処理
回路。
【請求項９】上記ＰＬＬ回路の後段に配置した適応等
化回路を備え、チャネルクロック周波数ｆｃと上記第１の等化回路のサ
ンプリング周波数Ｓ１との関係をｆｃ＜Ｓ１とし、上記第１の等化回路の現タップ係数をｆｃ／Ｓ１間引き
したタップ係数Ａを求め、タップ係数Ａのｋ番目の次タップ係数＝タップ係数Ａの
ｋ番目の現タップ係数＋ｋ番目のタップ係数更新情報にて上記タップ係数Ａの次タップ係数を計算し、上記タップ係数Ａの次タップ係数をＳ１／ｆｃ補間した
タップ係数Ｂを上記第１の等化回路の次タップ係数とし
て上記第１の等化回路を適応等化することを特徴とする
請求項２記載の信号処理回路。
【請求項１０】再生信号をサンプリングしてデジタル
化するアナログ・デジタル変換器(ADC：analog-to-digi
tal converter)と、上記ＡＤＣの出力が供給されるデジタル・フェーズロッ
クドループ(PLL:PhaseLocked Loop) 回路を備え、上記ＡＤＣの出力をデジタル信号のまま上記デジタル・
ＰＬＬ回路に入力し、検出点電圧を取り出すことを特徴
とする信号処理回路。
【請求項１１】上記ＡＤＣと上記デジタル・ＰＬＬ回
路との間に配置されたデジタルトランスバーサルフィル
タからなる第１の等化回路を備えることを特徴とする請
求項１０記載の信号処理回路。
【請求項１２】上記第１の等化回路と上記デジタル・
ＰＬＬ回路との間に配置され、チャネルクロック周期に
近いまばらなサンプリングデータを補間する補間回路を
備えることを特徴とする請求項１１記載の信号処理回
路。
【請求項１３】上記ＡＤＣのサンプリング周波数は、
チャネルクロック周波数と略等しいことを特徴とする請
求項１２記載の信号処理回路。
【請求項１４】上記補間回路は、補間用トランスバー
サルフィルタとＲ倍補間回路とを備え、上記補間用トランスバーサルフィルタのタップをＲおき
に間引くこと特徴とする請求項１２記載の信号処理回
路。
【請求項１５】上記Ｒ倍補間回路は、Ｒ個のトランス
バーサルフィルタを用いて、パラレル化されていること
を特徴とする請求項１４記載の信号処理回路。
【請求項１６】上記補間回路は、トランスバーサルフ
ィルタによる低倍率補間回路と、この低倍率補間回路の
後段に配置されたＱ倍直線補間回路とからなることを請
求項１２記載の信号処理回路。
【請求項１７】上記Ｑ倍直線補間回路をＱ個の線補間
回路を用いて、パラレル化されていることを特徴とする
請求項１６記載の信号処理回路。
【請求項１８】上記ＰＬＬ回路は、Ｒ×Ｑパラレル化
されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路から
入力され、Ｓ＞１の場合に、同パラレルデータから、検
出点に最も近いデータを０又は１つセレクトするデータ
セレクタと、上記データセレクタを制御する１つの検出
点計算回路と、検出点の個数（０，１）を報知する回路
を備えることを特徴とする請求項１２記載の信号処理回
路。
【請求項１９】上記ＰＬＬ回路は、Ｒ×Ｑパラレル化
されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路から
入力され、Ｓ≦１の場合に、同パラレルデータから、検
出点に最も近いデータを０又は１つ又は２つセレクトす
るための２つのデータセレクタと、データセレクタを制
御する２つの検出点計算回路と、検出点の個数（０，
１，２）を報知する回路を備えることを特徴とする請求
項１２記載の信号処理回路。
【請求項２０】上記ＰＬＬ回路は、Ｐ×Ｒ×Ｑパラレ
ル化されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路
から入力され、同パラレルデータから検出点に最も近い
データを最大検出点個数セレクトするためのＤmax 個の
データセレクタと、Ｄmax 個のデータセレクタを制御す
るＤmax 個の検出点計算回路と、検出点の個数を報知す
る回路を備えるを備えることを特徴とする請求項１２記
載の信号処理回路。
【請求項２１】上記ＰＬＬ回路は、間引き間隔をｄ、間
引き周期補正量△ｄとして、ｄ＝ｄ±△ｄで更新され、周波数偏差を吸収する間引き周期補正手段
を備え、上記間引き周期補正手段に与えられる間引き周期補正量
△ｄの値が応答速度に応じて切り換えられることを特徴
とする請求項１１記載の信号処理回路。
【請求項２２】上記ＰＬＬ回路の出力が書き込まれ、
その内容が別の読み出しクロックで読み出されるバッフ
ァメモリが上記ＰＬＬ回路の後段に配置されていること
を特徴とする請求項１１記載の信号処理回路。
【請求項２３】上記バッファメモリは、２バンク構成
とされ、Ｓ≦１にしたとき、上記ＰＬＬ回路から出力さ
れる奇数番目検出点データと偶数番目検出点データが上
記２バンク構成のバッファメモリに振り分けて書き込ま
れることを特徴とする請求項２２記載の信号処理回路。
【請求項２４】上記バッファメモリは、Ｐ×Ｒ×Ｑパ
ラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が入力され
る上記ＰＬＬ回路から同時出力される最大検出点個数Ｄ
ｍａｘＤｍａｘ＝Ｉｎｔ（Ｐ／Ｓ）＋１をバンク数とするＤｍａｘバンク構成とされ、上記ＰＬＬ回路が報知する検出点個数をＤ（Ｄ≦Ｄｍａ
ｘ）として、上記ＰＬＬ回路から出力される検出点デー
タが上記Ｄバンクのバッファメモリに書き込まれること
を特徴とする請求項２２記載の信号処理回路。
【請求項２５】上記バッファメモリの読み出しクロッ
クは、チャネルクロック周波数よりも高いことを特徴と
する請求項２２記載の信号処理回路。
【請求項２６】上記バッファメモリは、データエンプ
ティ時にデータエンプティ信号を出力するバッファエン
プティ検出回路を備え、上記データエンプティ信号で後
段回路の動作を停止させることを特徴とする請求項２５
記載の信号処理回路。
【請求項２７】上記読み出しクロックを生成する電圧
制御型発振器(VCO:voltage contorolled oscillator)を
備えることを特徴とする請求項２２記載の信号処理回
路。
【請求項２８】上記バッファメモリがデータエンプテ
ィにもデータオーバーフローにもならないように上記Ｖ
ＣＯの発振周波数を制御することを特徴とする請求項２
７記載の信号処理回路。
【請求項２９】上記バッファメモリの読み出しアドレ
スが、（書き込みアドレス−読み出しアドレス）＞最大化になるように上記ＶＣＯを帰還制御することを特徴とす
る請求項２８記載の信号処理回路。