JPH0629840A

JPH0629840A - ディザ回路

Info

Publication number: JPH0629840A
Application number: JP20722392A
Authority: JP
Inventors: Hideki Tanaka; 中秀樹田
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 1992-07-10
Filing date: 1992-07-10
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】ディザ回路、ディザ消去回路の構成を簡略化
する。【構成】ｎｆｓのオーバーサンプリングを行うディジ
タルフィルタ６の出力データを、直列／並列変換部３で
パラレルデータに変換し、設定レベル以上の入力にリミ
ッタ部２でディザ付加停止のリミッタをかけ、ディザ発
生部１で発生するディザを、加減算部４でパラレルデー
タに付加し、並列／直列変換部５でシリアルデータに戻
してＤＡＣへ出力するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーディオ信号などの
ＰＣＭ信号に含まれる量子化雑音を抑制するためにディ
ザを付加する装置に関する。

【０００２】

【従来の技術】従来、ＰＣＭ変調ではオーディオ信号な
どにある最小単位で量子化するため、信号が小さい場
合、ＰＣＭ復調して得られる再生信号が階段状になり、
高調波ひずみが発生していわゆる量子化雑音となる。こ
れを避けるためにＰＣＭ信号に一種のノイズ信号である
ディザを付加して、高調波ひずみをランダムなノイズに
変換する処理が行われている。このディザとしては、ホ
ワイトノイズをＡ／Ｄ変換したものや、疑似ランダム系
列のディジタルディザなどが使用されている。

【０００３】図２２は従来のディザ付加装置のブロック
図である。図２２に示すディザ付加装置１００は、ＣＤ
再生側で量子化ノイズを軽減するためのものであって、
オーバーサンプリングされたディジタルフィルタの出力
データに、ディジタルＬＳＩ１０１内のＭ系列疑似ラン
ダムパルス発生回路１０２で発生したディザを、全加算
器１０３により加算付加している。

【０００４】ディザを付加したデータをＬ，Ｒ分離回路
１０４でＬ，Ｒ分離して、それぞれＤ／Ａコンバータ１
０５によりＤ／Ａ変換した後、信号とディザ成分を分離
し、サンプルホールド回路１０６にディザ成分をホール
ドして、減算器１０７によりディザ成分を減算して取り
去り、ＬＰＦを通してＬ，Ｒチャネルオーディオ信号を
出力している。

【０００５】図２３は従来のディザ付加回路の回路図で
あり、図２３は録音側又は信号発信側でオーディオ信号
等をＡ／Ｄ変換する際の量子化ノイズを改善するための
もので、入力オーディオ信号２８０にＤ／Ａ変換器２２
０でＤ／Ａ変換したディザ１６０Ａを、加算器２４０で
付加し、Ａ／Ｄ変換器２００でディジタルデータにした
後、減算器３００でディザを消去する。

【０００６】伝送媒体２００Ａを例えばＣＤ盤又は、他
の伝送回線とすれば、ＣＤ再生側又は信号受信側でＤ／
Ａ変換器２０２Ｂの前段なら点線で示す減算器２０４に
より、又Ｄ／Ａ変換の後ならＤ／Ａ変換器２０８Ｂを介
して減算器３０９によってディザを減算消去する方法な
どが行われている。

【０００７】

【発明が解決しようとする課題】しかしながら、図２２
に示す従来技術においては、Ｍ系列疑似ランダムのディ
ザを発生するために大規模な段数のシフトレジスタ構成
が必要であるため、ＣＤプレイヤーなどの場合には、本
来のデータ処理部分に対してノイズ補償回路として、従
の部分であるべきディザ回路が大規模化してしまい、加
算器も含めて特別にＬＳＩ化が必要であることと、オー
ディオ段でのディザ除去回路が複雑化するという問題が
ある。

【０００８】また、図２３に示す従来技術においては、
Ａ／Ｄ変換の量子化ノイズ改善のために、加算されるデ
ィザと消去するため減算するディザは、周波数スペクト
ラムが広く、しかも違った処理回路を通過しているの
で、時間誤差、位相誤差、歪の差等が発生して、完全な
ディザの消去は不可能であるという問題がある。

【０００９】本発明は上述の問題点に鑑みてなされたも
のであり、ディザ付加回路を簡略化した、単一周波数の
ディザ回路を用いて、大規模集積化の必要のない簡単な
回路構成でディザも完全に消去することができるディザ
回路を提供することを目的としている。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、量子化雑音を抑制するためＰＣＭデータにディザを
付加する装置において、Ｌチャネルデータを第１の遅延
回路によりＬＲクロックの１／２周期遅延させたＬチャ
ネルデータと該Ｌチャネルデータを、さらにＬＲクロッ
クの１／２周期遅延させる第２の遅延回路出力の反転Ｌ
チャネルデータを時分割加算してＬチャネル加算データ
とし、前記ディジタルフィルタからのＲチャネルデータ
と該Ｒチャネルデータを、ＬＲクロックの１／２周期遅
延させる第３の遅延回路出力の反転Ｒチャネルデータを
時分割加算してＲチャネル加算データとしてＬＲ分離出
力するＬＲ分離部と、前記分離されたＬＲチャネル加算
データにディザを付加するディザ付加部と、該ディザ付
加部でディザを付加したＬＲチャネル加算データをＤ／
Ａ変換して、同相ディザが加算されたＬ，反転Ｌ加算デ
ータおよび同相ディザが加算されたＲ，反転Ｒ加算デー
タとして出力するＤ／Ａ変換部と、該Ｄ／Ａ変換部から
前記同相ディザを有するＬ，反転Ｌ加算データおよび
Ｒ，反転Ｒ加算データを入力して、同相ディザを有する
Ｌ，反転Ｌオーディオ信号およびＲ，反転Ｒオーディオ
信号を出力するＬＰＦ部と、該ＬＰＦ部の出力を差動合
成して同相のディザ成分を打ち消しＬ，Ｒチャネルオー
ディオ信号のみを出力する差動合成部を備えたことを特
徴としている。

【００１１】また、量子化雑音を抑制するためＰＣＭデ
ータにディザを付加する装置において、ＬまたはＲのう
ちいずれかのチャネルのアナログ信号入力とディザを差
動合成してＡチャネル信号とする第１の差動回路と、前
記アナログ信号を反転して前記ディザを差動合成しＢチ
ャネル信号とする第２の差動回路と、前記Ａ，Ｂチャネ
ル信号をＡ／Ｄ変換して同相ディザを有するＬ，反転Ｌ
またはＲ，反転チャネルデータとして時分割加算したＬ
またはＲチャネル加算データを出力する２チャネル処理
用Ａ／Ｄ変換器とを備えたことを特徴としている。

【００１２】さらに、請求項２に記載のディザ回路にお
いて、前記Ａチャネル信号をＡ／Ｄ変換してＬまたはＲ
チャネルデータを出力する第１の１チャネル処理用Ａ／
Ｄ変換器と、前記Ｂチャネル信号をＡ／Ｄ変換して前記
ＬまたはＲチャネルデータと同相のディザを有する反転
Ｌまたは反転Ｒチャネルデータとして出力する第２の１
チャネル処理用Ａ／Ｄ変換器と、前記第１、第２のＡ／
Ｄ変換器の出力データを加算してディザを打ち消し消去
したＬまたはＲチャネル加算データを出力する加算器を
備えたことを特徴としている。

【００１３】

【作用】上記構成とすることにより、ＰＣＭデータをｎ
ｆｓのオーバーサンプリングするディジタルフィルタの
出力データを一度パラレルデータに変換した後、入力デ
ータから入力信号レベルを検出して、設定値以上のレベ
ルのデータにはディザを付加しないように働くリミッタ
により、設定値以下のレベルのデータにのみ単一周波数
のディザを付加するために発生するディザ発生部のデー
タを、変換したパラレルデータに加減算部で付加し、並
列／直列変換部でもう一度シリアルデータに戻して、シ
リアルデータとして出力する。あるいは、単一周波数デ
ィザをオーディオ信号系に適用した場合、ディジタルフ
ィルターからのＬＲチャネルデータを、ＬＲ分離部にお
いて、ＬチャネルデータはＬ反転Ｌチャネルデータ，Ｒ
チャネルデータはＲ反転Ｒチャネルデータとして、時分
割加算したＬチャネル加算データ，Ｒチャネル加算デー
タにＬＲ分離した後、ディザ付加部で単一周波数の同相
のディザをＬ反転Ｌ、Ｒ反転Ｒデータに付加し，ＤＡＣ
のＤ／Ａ変換部でＤ／Ａ変換して、同相ディザを有する
Ｌ反転Ｌデータ、Ｒ反転Ｒデータとして出力する。Ｌ反
転Ｌ，Ｒ反転Ｒデータはそれぞれ１組のＬＰＦ部でＬ反
転Ｌ信号，Ｒ反転Ｒ信号とした後、差動合成部で合成さ
れ同相ディザが打ち消されてオーディオＬＲチャネル信
号として出力される。また、録音側のＡ／Ｄ変換部にお
いて同相ディザを付加したＬ反転Ｌ、又はＲ反転Ｒアナ
ログ入力信号を、２チャネル処理用のＡ／Ｄ変換器によ
りＬ反転Ｌ、Ｒ反転Ｒのチャネル加算データと出力する
か、あるいは、同相ディザを付加したＬ反転Ｌ、Ｒ反転
Ｒアナログ信号を、１チャネル処理用Ａ／Ｄ変換器１組
によって、Ｌ反転Ｌ、又はＲ反転Ｒ加算データとした
後、加算器で同相ディザを消去して出力されるので、デ
ィザ発生回路が簡略化され、簡単な回路構成で完全にデ
ィザを消去することが可能となる。

【００１４】

【実施例】以下、本発明の一実施例について図に基づい
て説明する。図１は本発明の一実施例によるディザ回路
のブロック図である。図１において、１はディジタルフ
ィルタ６のオーバーサンプリング周波数ｎｆｓ（ｆｓは
サンプリング周波数）の１／２の周波数を上限とする単
一周波数のディザデータを発生するディザ発生部であ
り、例えばｎｆｓが８ｆｓならディザの上限は４ｆｓと
なる。

【００１５】２は入力ＰＣＭ信号のレベルが、予め設定
される、−６ｄＢ以上、あるいは−１０ｄＢ以上、−２
０ｄＢ以上等のレベル設定値以上になるレベルを検出し
て、ディザ発生部１のディザ出力を停止させるリミッタ
部であり、３はディジタルフィルタ６の出力データをパ
ラレル信号に変換するシフトレジスタ構成の直列／並列
変換部である。

【００１６】４は並列変換されたパラレルデータに単一
周波数のディザデータを加減算して付加する加算器によ
る加減算部であり、５は加減算部４においてディザを付
加したパラレルデータを、もう一度シリアルデータに変
換してＤＡＣ（ディジタル・アナログ変換器）回路へ出
力する、シフトレジスタ構成の並列／直列変換部であ
る。

【００１７】尚、上記の構成はＰＣＭ変調により信号処
理を行うオーディオ信号、画像信号、通信回線等におけ
る、量子化ノイズの抑制回路として使用可能なものであ
るが、以下では説明を簡略にするために、Ｌ，Ｒオーデ
ィオ信号のＬチャネルの信号処理を例として説明を進め
る。図２は、図１に示す実施例の具体回路図である。図
２はＬチャネルのみのディザ回路であり、直列／並列変
換部３のＭＳＢ処理段のビットから入力データレベル
を、ＥＸ−ＯＲ１０とＦＦ（フリップ・フロップ）１１
で検出して、ディザのリミッタ信号を発生する。

【００１８】インバータ１２，ＦＦ１３，ＥＸ−ＯＲ１
５，１６，ディザレベル設定用ＳＷ１４とで単一周波数
ディザの発生部１を構成している。Ｌチャネルのシリア
ルデータを入力して、３段構成のシフトレジスタ１７，
１８，１９により、パラレルデータに変換して、加算器
２０，２１，２２，２３，２４によりパラレルデータに
ディザを加減算して付加し、ＬＳＢ（最下位ビット）の
桁上げ入力に補数演算のための１を加える処理を、加算
器２０のＣｏ端子へディザ発生部から印加して行ってい
る。

【００１９】このように、ディザを付加したパラレルデ
ータをシフトレジスタ２５、２６、２７構成の並列／直
列変換部５でシリアルデータに変換して、ＤＡＣへ出力
している。下段のインバータ２８，２９，３０，３１，
３２，ＦＦ３３，３４，３５，３６，３７，３８，ＥＸ
−ＯＲ３９，ＡＮＤ４０で構成する部分は、ディジタル
フィルタ６の種類によってクロックのタイミングを調整
するタイミング回路と、並列／直列変換ＩＣのロード信
号作成回路である。

【００２０】次に動作について説明する。例として取り
上げたオーディオ再生系で、ディザ回路を挿入する部分
はディザ周波数が最も高くなるようにディジタルフィル
タ６の後にする。ディジタルフィルタ６は２０ｂｉｔ処
理まで対応可能とし、オーバーサンプリングは８ｆｓま
でとしたので、加算部は２０ｂｉｔ処理とした。図３の
設定周波数の説明図に示すように、点線で示すディジタ
ルフィルタ６の８ｆｓのオーバーサンプリングのデータ
に、実線で示す４ｆｓのディザを加減算することでディ
ザ付加を行うものである。

【００２１】若し、ディザを４ｆｓ（加算→減算→加算
−減算）ではなく、２ｆｓに設定する場合は加算→加算
→減算→減算→加算とすれば可能である。また、ディジ
タルフォーマットは２の補数コードを使用し、ＭＳＢ
（最上位ビット）ファーストでシリアルに伝送する。従
って一度パラレル信号に変換してディザを加算し、シリ
アルデータに戻してＤＡＣに伝送する構成としている。

【００２２】ディザ発生については、ＤＩＰスイッチで
設定したレベルのデータを加減算することによる。ＤＩ
Ｐスイッチは下位８ｂｉｔ分のレベルをバイナリで設定
し、この信号波形は図３のようにのこぎり波である。ま
た、入力データの０ｄＢ付近の大きな信号にディザ信号
を加算すると、０ｄＢを越えて歪が発生するので、ある
レベル以上の信号にはディザをオールゼロにするリミッ
タによりディザを停止する。

【００２３】図４は図２に示すリミッタ回路の回路図で
あり、図５は２の補数コード表であり、４ｂｉｔの例で
ある。図５のコード表に示す上位２ｂｉｔ（ＭＳＢと２
ＳＢ）の信号を図２の直列／並列変換部３のＭＳＢ側シ
フトレジスタ１９から、ＥＸ−ＯＲ１０に入力し、ＦＦ
１１に入力するＷＣＫ（ワードクロック）の立下がりで
ラッチさせる。ラッチが必要な理由は直列／並列変換Ｉ
Ｃにシリアル信号が入力されるたびにパラレル出力デー
タが変化しており、ＷＣＫの立下がりから次のＢＣＫ
（ビットクロック）が入力されるまでの間だけ、パラレ
ルデータが正常なデータとして確定されるからである。
つまり、１サンプル点の処理区間（ＷＣＫの１周期）デ
ータをラッチする必要からである。

【００２４】このようにして得られたリミッタ部２のＡ
信号は、ＭＳＢ＝０、２ＳＢ＝１（正の場合）、又はＭ
ＳＢ＝１、２ＳＢ＝０（負の場合）の時に“Ｈ”とな
り、ＭＳＢ＝２ＳＢの場合に“Ｌ”となりＡ＝Ｈの時は
ディザＯｆｆとなる。図５のコード表から見ると正負の
場合ともフルスケールの１／２でリミッタが働くことに
なり、この場合は簡単にするためにフルスケール１／
２、−６ｂＢを設定値としている。

【００２５】図６は図２に示すディザ発生回路の回路図
であり、図７は図６のタイミングチャートであり、図８
は図６のＣ出力の論理表である。まず、リミッタ部２の
Ａ信号出力がディザ発生回路に入力され、Ａ＝Ｈの場合
はインバータ１２から、ＷＣＫが入力しているＤ−ＦＦ
１３をＣＬＲ（クリア）状態にするので、Ｄ−ＦＦのＤ
出力は常に“Ｌ”である、従って、ディザレベル設定用
ＳＷ１４（１ｂｉｔの動作として）がＯＮ／ＯＦＦに関
わらず、ＥＸ−ＯＲ１５の出力Ｂは“Ｈ”，ＥＸ−ＯＲ
１６のディザ出力Ｃは“Ｌ”である。

【００２６】Ｄ出力の信号は上位ｂｉｔ分（ＭＳＢ〜
（ＬＳＢ−８）ＳＢ）のデータ及び最下位ビット用の桁
上げ入力として加減算部４で入力データに加算され、Ｃ
出力の信号は、ディザレベル設定ＳＷ８ヶを下位８ｂｉ
ｔ分として加算される構成にしているので、ＤとＣ出力
が“Ｌ”であれば、オールゼロを入力データに加算する
ことになり、リミッタが働作状態にあってディザ停止で
ある。

【００２７】次にＡ＝Ｌの場合は、図７のタイミングチ
ャートに示すように、Ｄ出力信号はＷＣＫの２分周波形
となり、１サンプル点の区間単位でオールゼロとオール
１を繰り返す。これは、２の補数フォーマットを考慮し
て、ディザレベル設定スイッチ１４により外部から下位
８ｂｉｔを指定されているので、ディザレベルを加算す
る場合には、上位１２ｂｉｔをオール０にし、逆に減算
する場合は上位１２ｂｉｔをオール１に設定する。これ
は、２の補数コード表を見ればプラス側はオールゼロか
ら加算していき、マイナス側はオール１から減算するこ
とになる。

【００２８】次に、図８の論理表と図７のタイミングチ
ャートに示すように、Ｃ出力信号は、Ｄ信号が“Ｌ”の
時には、ディザレベル設定スイッチ１４ＯＮで“Ｈ”、
ＯＦＦで“Ｌ”の正論理となっており、スイッチでＯＮ
されたｂｉｔを加算している。Ｄ出力信号が“Ｈ”の時
には、スイッチＯＮで“Ｌ”，ＯＦＦで“Ｈ”の負論理
に変化し、スイッチでＯＮされたｂｉｔ以外のｂｉｔす
べてに１を加算する、つまり減算していることになる。
以上ので発生部１とリミッタ部２の動作をまとめると、
１．信号レベルが−６ｄＢ以上の時は、リミッタが働
き、信号には何も加算せずに入力データはそのまま出力
する。２．信号レベルが−６ｄＢ以下（設定値以下）の
時は、ＷＣＫの一周期毎に、外部のスイッチで設定した
下位８ｂｉｔの信号を加減算を繰り返し入力データにデ
ィザを付加する。

【００２９】ディザ回路の一連動作としては、２０ｂｉ
ｔを例にとると図２のディジタルフィルタ６からの２０
ｂｉｔのシリアルデータが、シフトレジスタ１７，１
８，１９の直列／並列変換部３で、ＢＣＫをクロックと
してパラレルデータに変換され、ディザ発生部１のＤ出
力信号が印加される上位１２ｂｉｔに相当する４ｂｉｔ
処理の加算器２２、２３、２４と、ディザ付加を行うＣ
出力が印加される下位８ｂｉｔに相当する加算器２０、
２１で構成する加減算部４でディザ付加を行う。Ｄ信号
はＷＣＫの１周期毎にオール０とオール１を加算器２
２，２３，２４へ出力し、Ｃ信号はＡ＝“Ｌ”でＤ信号
が“Ｌ”でＳＷ１４がＯＮの時に加算器２０，２１、で
下位８ｂｉｔにディザを加算し、Ｄ信号が“Ｈ”の時に
減算を行っている。

【００３０】尚、ディザ信号を減算する際に最下位ビッ
トの桁上げ入力に１を加えるため、ディザ発生部１のＤ
出力を加算器２０のＣｏ端子を印加しているのは、図５
の２の補数コード表に示すように、ディザレベルＳＷ１
４をオールゼロにして、ゼロ信号の減算時、反転して
「１１１１」出力となり、「−１」となるため、減算時
は常に１を加算する意味である。

【００３１】加減算部４でディザを付加されたパラレル
データは並列／直列変換部５のシフトレジスタ２５，２
６，２７でシリアルデータに戻されＤＡＣ回路へ出力さ
れる。この場合のクロックである、ビットクロックＢＣ
Ｋ、ワードクロックＷＣＫのタイミングは、本実施例で
実際に使用したディジタルフィルタが２０ｂｉｔ出力の
後づめタイプであり、図９のデータフォーマット図
（ａ）に示すように、今回のデジタルフィルタはＭＳＢ
の前に１クロックのｂｉｔクロックＢＣＫが余分にあ
り、並列／直列変換部５のＩＣをロードした時点ですで
にＭＳＢの信号が出力されるので、並列／直列変換部５
のＩＣ用のビットクロックは２ＳＢデータの立ち上がり
から必要であり、ビットクロックＢＣＫを１クロック遅
延させて反転させる必要が生じた。従って、ビットクロ
ックＢＣＫの遅延に合わせて、ワードクロックＷＣＫの
ロードタイミングも遅延させる必要があった。

【００３２】図１０は図２に示すクロックのタイミング
調整回路であり、図１１は図１０のタイミングチャート
であり、図１０の回路にＢＣＫ，ＷＣＫ，ＸＩ＝３８４
ｆｓを入力して、それぞれ図１１に示すタイミングを作
成しているが、実際の回路テストではＤＡＣに入力され
るデータが設計外の遅延が生じていたので、ビットクロ
ックとして反転ｃを使用すべき所を、反転ｂを使用して
いる。図１２は、図２に示す並列／直列変換部５のＩＣ
のロード信号の作成回路であり、図１３は図１２のタイ
ミングチャートである。図１２に示す回路に遅延したワ
ードクロックＤＷＣＫを加えて、図１３のようにＤＷＣ
Ｋの立下り時にパルスｅを発生させ、反転させてパルス
ｆとして並列／直列変換部５のＩＣのロード信号を作成
している。

【００３３】尚、ディジタルフィルタ６が前づめ式の場
合はこのようなクロックのタイミング調整は必要ではな
く、図２に示した実際の回路では前づめ式の場合、ビッ
トクロックＢＣＫをインバータ２８を介して直接に並列
／直列変換部５へ入力し、ワードクロックＷＣＫは直接
ロード信号作成回路に入力して並列／直列変換部５のロ
ードパルスを作成する。図２では、後づめ式、前づめ式
を切替え可能としている。

【００３４】以上の結果として、図２に示す回路に−８
０ｄＢ正弦波、１ＫＨＺ，ｆｓ＝４８ＫＨＺ，１６ｂｉ
ｔ精度のディジタルＳＧをテスト入力した図１４は実際
の測定によるデジタルデータ波形を示す図であり、下が
Ｌ，Ｒチャネル分離用のＬＲクロックで、上がデータで
ある。ＬＲクロックが“Ｌ”時、下位４ｂｉｔの信号が
“Ｈ”になっている。これは、入力信号がオールゼロ
で、ディザレベルを下位４ｂｉｔ“Ｈ”に設定している
ためで加算時を示すものである。次に、ＬＲクロックが
“Ｈ”の時には下位４ｂｉｔは「０００１」でそれ以外
のｂｉｔはオール“Ｈ”で減算時である。

【００３５】図１５は最終アナログ波形図であり、正弦
波にディザのノコギリ波が加算されている状態を示すも
のであり、上下ディザは同相である。

【００３６】次に本発明の第２の実施例について説明す
る。図１６は本発明の第２の実施例によるディザ回路の
ブロック図である。図１６はＰＣＭ変調データのオーデ
ィオ信号のＬ，Ｒチャネル再生回路を示し、図中６はｎ
ｆｓオーバーサンプリングのディジタルフィルタであ
り、５０はＬ，Ｒチャネルデータに反転Ｌ，反転Ｒチャ
ネルデータを時分割加算して、位相調整されたＬ，Ｒチ
ャネル加算データとして、ＬＲ分離するＬ，Ｒ分離部で
ある。

【００３７】５１はＬ，Ｒ分離部５０からのＬチャネル
のデータにディザデータを加算するディザ付加部であ
り、同じく５２はＲチャネル用のディザ付加部である。
５３はＬチャネル用のＤ／Ａ変換部であり同相ディザを
持つＬ，反転Ｌデータを出力する。５４はＲチャネル用
の同相ディザを持つＲ，反転Ｒデータを出力するＤ／Ａ
変換部である。

【００３８】５５、５６はＬチャネル用Ｄ／Ａ変換部５
３からのＬ，反転Ｌデータからオーディオ信号Ｌ，反転
Ｌを再生する１組のＬＰＦ部であり、同じく５７、５８
はＲチャネルのＲ，反転Ｒ用ＬＰＦ部である。５９はＬ
チャネル用ＬＰＦ部５５、５６の出力である同相のディ
ザを持つＬ，反転Ｌ信号を差動合成してディザ成分を消
去しＬ信号のみを出力する差動合成部であり、６０は同
じくＲチャネル用の差動合成部であり、Ｄ／Ａ変換部、
ＬＰＦ部、差動合成部でＤＡＣを構成する。

【００３９】次に動作について説明する。尚、図１６に
おいてＬ，Ｒ分離部５０以降のＬ，Ｒラインについては
Ｌ，Ｒ同じ構成なので、ディザ付加部以降については説
明を簡略化するためＬチャネルのみの動作について説明
するものとする。図１７は図１６に示すＬＲ分離部の回
路図である。図１８は図１７のＬＲ分離部の動作のタイ
ミングチャートである。

【００４０】ＡＮＤ７０はディジタルフィルタ６からの
ＬＲチャネルデータからＬチャネルをＬＲＣＫ（Ｌ，Ｒ
分離クロック）よりラッチして、入力データと同相のｉ
信号としてＬチャネルデータＬ１を出力する。Ｄｅｌａ
ｙ回路７１でＬ１データをＬＲＣＫの１／２周期遅延さ
せｊ信号としてＯＲ７５と、インバータ７２へ出力す
る。インバータ７２でｊ信号を反転してさらに、遅延回
路７３でＬＲＣＫの１／２周期遅延させて反転Ｌ１デー
タのｋ信号として、ＬＲＣＫとともにＡＮＤ７４に入力
してタイミング調整したｍ信号反転Ｌ１データをｊ信号
のＬ１データと、ＯＲ７５で加算して時分割データとし
て、図１８のＬチャネルＯＵＴデータに示すように反転
Ｌ０，反転Ｌ１，反転Ｌ２を埋め込んだＬチャネル加算
データとして出力する。

【００４１】一方、ディジタルフィルタ６からのＬＲチ
ャネルデータを、ＡＮＤ７７でインバータ７６で反転し
たＬＲＣＫによりＲチャンネルデータをラッチした、ｎ
信号のＲ１データをＯＲ８１とインバータ７８へ出力す
る。インバータ７８でｎ信号を反転した後、Ｄｅｌａｙ
回路７９でＬＲＣＫの１／２周期遅延させｏ信号の反転
Ｒ１データとしてＡＮＤ８０でＬＲＣＫによりタイミン
グ調整して、ｐ信号反転Ｒ１データとしてＯＲ８１でｎ
信号と加算し時分割データとして埋め込んだＲチャネル
加算データとして出力することにより、ＬチャネルはＬ
反転Ｌデータを加算したＬチャネル加算データとして、
ＲチャネルはＲ反転Ｒデータを加算したＲチャネル加算
データとして、しかもＬ，Ｒ位相調整されたデータとし
てＬＲ分離が行われる。

【００４２】ＬＲ分離部５０で分離されたＬチャネル加
算データは、ディザ付加部５１において第１の実施例で
説明した単一周波数ディザ付加方式によりディザがＬ反
転Ｌデータに同相のディザとして付加され、Ｄ／Ａ変換
部５３へ入力する。図１９はＤ／Ａ変換部の出力データ
のタイミングチャートであり、図１９に示すように、Ｄ
／Ａ変換部５３でＤ／Ａ変換されたＬチャネルデータ
は、同相ディザを有するＬ反転Ｌ加算データであり、
「Ｌ１データ＋ディザＤ１」「反転Ｌ１データ＋ディザ
Ｄ１」「Ｌ２データ＋ディザＤ２」「反転Ｌ２データ＋
ディザＤ２」の形でクロックに同期して出力される。

【００４３】Ｄ／Ａ変換部５３の出力データは、「Ｌ１
＋Ｄ１」がＬＰＦ５５に、「反転Ｌ１＋Ｄ１」がＬＰＦ
５６へというように出力され、ＬＰＦ部で同相のディザ
を有する逆相のオーディオ信号Ｌ１，反転Ｌ１として差
動合成部５９へ加えられる。この実際の波形は図１５に
示すようにＬ１信号と反転Ｌ１信号は逆相であり、ディ
ザＤ１は同相であり、差動合成部５９のオーディオ出力
は正弦波の本来のデータは２倍され、ディザは完全に打
ち消された、Ｌチャネル信号が出力される。

【００４４】このようにして、簡単なＤＡＣ構成でアナ
ログ段では取り除くべきであるディザを完全に消去する
ことができる。

【００４５】次に、本発明の第３の実施例について説明
する。図２０は、本発明の第３の実施例によるディザ回
路のブロック図である。録音側又は信号発信側でＡ／Ｄ
変換の量子化ノイズを改善する場合に、差動回路９０へ
Ｌチャネルのアナログ入力信号と、ディザＳＧ９５のデ
ィザをＤ／Ａ変換器９４で変換したディザを印加し、デ
ィザを付加したＬ信号として、２チャネル処理用のＡ／
Ｄ変換器９３のＬチャネルｉｎに入力する。Ｌチャネル
のアナログ信号を反転回路９１で位相反転して同相のデ
ィザと差動回路９２に印加し、ディザを付加した反転Ｌ
信号を２チャネル処理用のＡ／Ｄ変換器９３の反転Ｌチ
ャネルｉｎに入力する。

【００４６】Ａ／Ｄ変換器９３では、Ｌ，反転Ｌ信号を
Ａ／Ｄ変換して、デジタルデータに同相のディザを有す
る「Ｌ１＋ディザＤ１」「反転Ｌ１＋ディザＤ１」「Ｌ
２＋Ｄ２」「反転Ｌ２＋Ｄ２」のように時分割加算デー
タとして、Ｌチャネル加算データを出力する。このＬチ
ャネル加算データは、再生系のＤＡＣで２チャネル処理
用Ｄ／Ａを介して、第２の実施例に示したような差動合
成処理を行えばディザは同相であるから完全に消去で
き、Ｌチャネル信号のみを得ることができるので、図２
３に示した従来例のディザ減算時の、位相誤差、時間誤
差、歪誤差等の欠点を改善することができる。

【００４７】尚、この場合は説明の簡略化のためにＬチ
ャネルの動作のみを示したが、Ｌ，Ｒ信号又はマルチｃ
ｈの場合は、同構成のＲチャネル又はマルチｃｈ処理回
路を設けてＬ，Ｒチャネル又はマルチｃｈ処理を行えば
よい。また、Ｌ，Ｒチャネル又はマルチｃｈデータの時
分割多重処理によりさらに処理回路を簡略化することも
可能である。

【００４８】図２１は本発明の第４の実施例によるディ
ザ回路のブロック図である。図２１の場合もＬチャネル
（１ｃｈ）のみについて説明すると、図２０の第３の実
施例における２チャネル処理用Ａ／Ｄ変換器に代えて、
１チャネル処理用のＡ／Ｄ変換器を２ヶ使用した例であ
り、ディザを付加したＬ信号はＡ／Ｄ変換器９６で、同
相のディザを付加した反転Ｌ信号はＡ／Ｄ変換器９７で
変換され、同相のディザを付加したＬデータと、反転Ｌ
データは加算器９８で合成され、Ｄｉｇｉｔａｌ・ｏｕ
ｔには既にディザが打ち消されたＬチャネルデータのみ
が出力される。以上の第２第３、第４実施例の場合のデ
ィザは、単一周波数ディザでも複合周波数ディザでもど
ちらでも使用可能である。また、ディザ加算及び除去回
路は従来のＭ系列等のディザも使用できる。

【００４９】近来、ディザの扱いについては特定の周波
数分布に限定固定して効果を得る方向が模索されてきて
いる。本実施例による単一周波数ディザ方式ではその方
向に沿って、ＰＣＭ変調のオーディオ信号処理について
は実際に回路テストの結果、量子化ノイズの軽減と回路
構成の簡略化を実現し得たが、その他、ＰＣＭ等のデジ
タル化の際の量子化ノイズの改善について、画像信号、
通信回線における信号処理等においても、信号の周波数
スペクトラム、ｆｓ、データの予測分布確率等に的確に
対応するディザ周波数を選定すれば、さらに改善効果が
得られるものである。

【００５０】

【発明の効果】以上述べた如く、本発明によれば、ｎｆ
ｓのオーバーサンプリングを行うディジタルフィルタか
らのシリアルデータを、パラレルデータに変換して、入
力信号レベルが設定値以上の場合にディザ付加を停止さ
せるリミッタを備えた、単一周波数ディザの発生回路に
よるディザを入力パラレルデータに付加して、シリアル
データに変換した後、ＤＡＣへ出力するので、単一周波
数のディザによってＰＣＭデータの量子化ノイズを改善
するディザ回路を簡略化できる効果がある。また、オー
ディオ信号処理系において、時分割方式のＬＲ分離部に
よって、Ｌ反転Ｌチャネルデータ、Ｒ反転Ｒチャネルデ
ータをＬＲチャネル加算データとして分離し、単一周波
数ディザを付加して、Ｄ／Ａ変換部から同相ディザを有
するＬ反転Ｌ加算データ、Ｒ反転Ｒ加算データとしてＤ
／Ａ変換出力し、夫々１組のＬＰＦで同相ディザを有す
るＬ反転Ｌ，Ｒ反転Ｒオーディオ信号とした後、差動合
成部でディザを消去してオーディオ出力とするので、デ
ィザにより量子化ノイズを改善して、ディザを完全に消
去するＤＡＣのディザ消去回路を簡略化できる効果があ
る。また、Ａ／Ｄ変換部において、２チャネル処理用Ａ
／Ｄ変換器によって、アナログ入力をＬ反転Ｌ、Ｒ反転
Ｒチャネル加算データとして時分割伝送後、再生側のＤ
ＡＣで同相ディザを差動合成消去するか、あるいは、Ａ
／Ｄ変換を１チャネル処理Ａ／Ｄ変換器１組により、出
力のＬ反転Ｌ、Ｒ反転Ｒデータを加算処理して同相付加
されたディザを消去するので、簡単な回路構成で完全に
ディザを消去して量子化ノイズを改善する効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるディザ回路のブロック
図である。

【図２】図１に示す一実施例の具体回路図である。

【図３】図１に示すディザ発生部の設定周波数説明図で
ある。

【図４】図２に示すリミッタ回路の回路図である。

【図５】２の補数コード表である。

【図６】図２に示すディザ発生回路の回路図である。

【図７】図６に示す回路のタイミングチャートである。

【図８】図６に示す回路のＣ出力の論理表である。

【図９】図１に示すディジタルフィルタのデータフォー
マットを示す図である。

【図１０】図２に示すクロックのタイミング調整回路の
回路図である。

【図１１】図１０に示す回路のタイミングチャートであ
る。

【図１２】図２に示す並列／直列変換部のロード信号作
成回路の回路図である。

【図１３】図１２に示す回路のタイミングチャートであ
る。

【図１４】図２に示す回路のテスト時におけるディジタ
ルデータの波形図である。

【図１５】図２に示す回路のテスト時における最終アナ
ログ波形図である。

【図１６】本発明の第２の実施例によるディザ回路のブ
ロック図である。

【図１７】図１６に示すＬＲ分離部の回路図である。

【図１８】図１７に示す回路のタイミングチャートであ
る。

【図１９】図１６に示すＤ／Ａ変換部の出力のタイミン
グチャートである。

【図２０】本発明の第３の実施例によるディザ回路のブ
ロック図である。

【図２１】本発明の第４の実施例によるディザ回路のブ
ロック図である。

【図２２】従来のディザ付加装置のブロック図である。

【図２３】従来のディザ付加回路の回路図である。

【符号の説明】

１ディザ発生部２リミッタ部３直列／並列変換部４加減算部５並列／直列変換部６ディジタルフィルタ５０ＬＲ分離部５１，５２ディザ付加部５３，５４Ｄ／Ａ変換部５５，５６，５７，５８ＬＰＦ部５９，６０差動合成部

Claims

【特許請求の範囲】

【請求項１】量子化雑音を抑制するためＰＣＭデータ
にディザを付加する装置において、Ｌチャネルデータを
第１の遅延回路によりＬＲクロックの１／２周期遅延さ
せたＬチャネルデータと該Ｌチャネルデータを、さらに
ＬＲクロックの１／２周期遅延させる第２の遅延回路出
力の反転Ｌチャネルデータを時分割加算してＬチャネル
加算データとし、前記ディジタルフィルタからのＲチャ
ネルデータと該Ｒチャネルデータを、ＬＲクロックの１
／２周期遅延させる第３の遅延回路出力の反転Ｒチャネ
ルデータを時分割加算してＲチャネル加算データとして
ＬＲ分離出力するＬＲ分離部と、前記分離されたＬＲチ
ャネル加算データにディザを付加するディザ付加部と、
該ディザ付加部でディザを付加したＬＲチャネル加算デ
ータをＤ／Ａ変換して、同相ディザが加算されたＬ，反
転Ｌ加算データおよび同相ディザが加算されたＲ，反転
Ｒ加算データとして出力するＤ／Ａ変換部と、該Ｄ／Ａ
変換部から前記同相ディザを有するＬ，反転Ｌ加算デー
タおよびＲ，反転Ｒ加算データを入力して、同相ディザ
を有するＬ，反転Ｌオーディオ信号およびＲ，反転Ｒオ
ーディオ信号を出力するＬＰＦ部と、該ＬＰＦ部の出力
を差動合成して同相のディザ成分を打ち消しＬ，Ｒチャ
ネルオーディオ信号のみを出力する差動合成部を備えた
ことを特徴とするディザ回路。
【請求項２】量子化雑音を抑制するためＰＣＭデータ
にディザを付加する装置において、ＬまたはＲのうちい
ずれかのチャネルのアナログ信号入力とディザを差動合
成してＡチャネル信号とする第１の差動回路と、前記ア
ナログ信号を反転して前記ディザを差動合成しＢチャネ
ル信号とする第２の差動回路と、前記Ａ，Ｂチャネル信
号をＡ／Ｄ変換して同相ディザを有するＬ，反転Ｌまた
はＲ，反転チャネルデータとして時分割加算したＬまた
はＲチャネル加算データを出力する２チャネル処理用Ａ
／Ｄ変換器とを備えたことを特徴とするディザ回路。
【請求項３】請求項２に記載のディザ回路において、
前記Ａチャネル信号をＡ／Ｄ変換してＬまたはＲチャネ
ルデータを出力する第１の１チャネル処理用Ａ／Ｄ変換
器と、前記Ｂチャネル信号をＡ／Ｄ変換して前記Ｌまた
はＲチャネルデータと同相のディザを有する反転Ｌまた
は反転Ｒチャネルデータとして出力する第２の１チャネ
ル処理用Ａ／Ｄ変換器と、前記第１、第２のＡ／Ｄ変換
器の出力データを加算してディザを打ち消し消去したＬ
またはＲチャネル加算データを出力する加算器を備えた
ことを特徴とするディザ回路。