JP2548316B2 - ディジタルデータミュート装置 - Google Patents
ディジタルデータミュート装置Info
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- JP2548316B2 JP2548316B2 JP63189018A JP18901888A JP2548316B2 JP 2548316 B2 JP2548316 B2 JP 2548316B2 JP 63189018 A JP63189018 A JP 63189018A JP 18901888 A JP18901888 A JP 18901888A JP 2548316 B2 JP2548316 B2 JP 2548316B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、コンパクトディスク（CD）プレーヤ、LDプ
レーヤ及びディジタルオーディオテープレコーダ（DA
T）などのディジタルオーディオ記録再生装置で利用す
るディジタルデータミュート装置に関するものである。
レーヤ及びディジタルオーディオテープレコーダ（DA
T）などのディジタルオーディオ記録再生装置で利用す
るディジタルデータミュート装置に関するものである。
従来の技術 近年、ディジタルデータミュート装置は、光ディスク
装置やメモリー、磁気テープ等の大容量記憶装置と組み
合わせて、そのディジタル化されたデータをアナログ信
号に変換して再生する装置として、より高品質な音声を
再生するために利用されている。
装置やメモリー、磁気テープ等の大容量記憶装置と組み
合わせて、そのディジタル化されたデータをアナログ信
号に変換して再生する装置として、より高品質な音声を
再生するために利用されている。
従来のディジタルデータミュート装置としては、例え
ば、CDプレーヤやDATのような高品位音声を再生する装
置においては、音声が再生される瞬間（ミュート解除
時）や再生終了時（ミュート時）に発生するノイズを除
去するためのひとつの例として、アナログ信号に変換さ
れる前のディジタルデータの段階でデータを乗算回路に
よって徐々に減少させて、ノイズの発生防止を行なって
いる。
ば、CDプレーヤやDATのような高品位音声を再生する装
置においては、音声が再生される瞬間（ミュート解除
時）や再生終了時（ミュート時）に発生するノイズを除
去するためのひとつの例として、アナログ信号に変換さ
れる前のディジタルデータの段階でデータを乗算回路に
よって徐々に減少させて、ノイズの発生防止を行なって
いる。
以下図面を参照しながら、上述した従来のディジタル
データミュート装置の一例について説明する。
データミュート装置の一例について説明する。
第５図は、この従来のディジタルデータミュート装置
のブロック図を示すものである。
のブロック図を示すものである。
第５図において、１は１ワードが16ビットで構成され
る入力データ列である。２はミューティング信号がロー
レベル（“L"）の時には、クロックによって、２進数で
0000000まで順次減少し、ミューティング信号が“H"ハ
イレベル（“H"）の時には、２進数で1000000まで順次
増加する７ビットのカウンターで構成した乗数生成回路
である。３は入力データ列１と乗数生成回路２の出力デ
ータを乗算した結果の内、下位ビットを四捨五入して上
位16ビットを出力する乗算回路である。４は乗算回路３
から出力されるデータをアナログ信号に変換する16ビッ
トのディジタルアナログ変換器（DAC）である。
る入力データ列である。２はミューティング信号がロー
レベル（“L"）の時には、クロックによって、２進数で
0000000まで順次減少し、ミューティング信号が“H"ハ
イレベル（“H"）の時には、２進数で1000000まで順次
増加する７ビットのカウンターで構成した乗数生成回路
である。３は入力データ列１と乗数生成回路２の出力デ
ータを乗算した結果の内、下位ビットを四捨五入して上
位16ビットを出力する乗算回路である。４は乗算回路３
から出力されるデータをアナログ信号に変換する16ビッ
トのディジタルアナログ変換器（DAC）である。
以上のように構成された従来のディジタルデータミュ
ート装置について、第６図と合わせて以下その動作につ
いて説明する。
ート装置について、第６図と合わせて以下その動作につ
いて説明する。
まず、通常再生時には、第６図に示すようにミューテ
ィング信号が“H"であるので乗数生成回路２の出力値は
1000000である。乗算回路３では、入力データ列１に乗
数生成回路２の出力値1000000を乗算して上位16ビット
を出力するので、乗算回路３の出力データ列は入力デー
タ列１と等しくなり、これがDAC4でアナログ信号に変換
されて再生される。
ィング信号が“H"であるので乗数生成回路２の出力値は
1000000である。乗算回路３では、入力データ列１に乗
数生成回路２の出力値1000000を乗算して上位16ビット
を出力するので、乗算回路３の出力データ列は入力デー
タ列１と等しくなり、これがDAC4でアナログ信号に変換
されて再生される。
そこで、ミューティング信号を“L"にすると、その時
から乗数生成回路２の出力値はクロックによって順次減
少を始めるため、乗算回路３の出力は、入力データ列１
を徐々に減少させるものとなる。従って、DAC4の出力
は、徐々に減衰し、乗数生成回路２の出力値が0000000
となった時には無音状態となる。
から乗数生成回路２の出力値はクロックによって順次減
少を始めるため、乗算回路３の出力は、入力データ列１
を徐々に減少させるものとなる。従って、DAC4の出力
は、徐々に減衰し、乗数生成回路２の出力値が0000000
となった時には無音状態となる。
次に、ミューティング信号を“H"にすると、その時か
ら乗数生成回路２はクロックによって、その出力値が10
00000となるまで順次増加を始め、乗算回路３の出力
は、入力データ列１に徐々に近づいたものとなり、DAC4
の出力は、無音状態から徐々に増大を始め、乗数生成回
路２の出力値が1000000となった時には、通常の再生状
態となる。
ら乗数生成回路２はクロックによって、その出力値が10
00000となるまで順次増加を始め、乗算回路３の出力
は、入力データ列１に徐々に近づいたものとなり、DAC4
の出力は、無音状態から徐々に増大を始め、乗数生成回
路２の出力値が1000000となった時には、通常の再生状
態となる。
発明が解決しようとする課題 しかしながら上記従来の構成では、乗算回路３の演算
時間は、少なくとも入力データ列１の１周期よりも短く
なければならず、複数チャンネルのデータを１つの乗算
回路で処理するような場合や、昨今のようにディジタル
フィルタによるオーバーサンプリングの手法によって、
データの標本化周波数が実質的に高くなってくると、た
とえば、シリアル乗算器のような低速ではあるが、小規
模で安価な乗算器では、演算速度が追いつかなくなるた
め、乗算器を複数使用したり、あるいは大規模で効果な
高速乗算器を使用しなければならないという課題を有し
ていた。
時間は、少なくとも入力データ列１の１周期よりも短く
なければならず、複数チャンネルのデータを１つの乗算
回路で処理するような場合や、昨今のようにディジタル
フィルタによるオーバーサンプリングの手法によって、
データの標本化周波数が実質的に高くなってくると、た
とえば、シリアル乗算器のような低速ではあるが、小規
模で安価な乗算器では、演算速度が追いつかなくなるた
め、乗算器を複数使用したり、あるいは大規模で効果な
高速乗算器を使用しなければならないという課題を有し
ていた。
本発明は上記従来の課題を解決するもので、低速の乗
算回路手段でディジタルデータのミューティング及びミ
ューティング解除を実現するディジタルデータミュート
装置を提供するものである。
算回路手段でディジタルデータのミューティング及びミ
ューティング解除を実現するディジタルデータミュート
装置を提供するものである。
課題を解決するための手段 上記課題を解決するために、本発明のディジタルデー
タミュート装置は、入力ディジタルデータを第１のデー
タ列とし、この第１のデータ列をｎ（ｎ＞０）個とびに
間引いて第２のデータ列として出力するデータ間引き回
路と、再生の制御を行なうミューティング信号の状態に
よって、増加または減少するＭビットの乗数を生成する
乗数生成回路と、第２のデータ列と乗数生成回路手段の
出力データとを互いに乗算し第３のデータ列として出力
する乗算回路と、第１のデータ列かまたは第３のデータ
列のどちらか一方を選択して出力するデータ選択回路と
を備えたものである。
タミュート装置は、入力ディジタルデータを第１のデー
タ列とし、この第１のデータ列をｎ（ｎ＞０）個とびに
間引いて第２のデータ列として出力するデータ間引き回
路と、再生の制御を行なうミューティング信号の状態に
よって、増加または減少するＭビットの乗数を生成する
乗数生成回路と、第２のデータ列と乗数生成回路手段の
出力データとを互いに乗算し第３のデータ列として出力
する乗算回路と、第１のデータ列かまたは第３のデータ
列のどちらか一方を選択して出力するデータ選択回路と
を備えたものである。
作用 本発明は、上記した構成によって、通常の再生時に
は、入力データ列をそのまま出力するが、通常再生状態
からミューティングを行なう場合やまたは、その逆を行
なう場合には、入力データ列をデータ間引き回路でデー
タ間引きを行い、実質的なデータの標本化周波数で下げ
たデータ列に対して、乗数生成回路で生成した徐々に減
少していく係数を乗算することによって、乗算回路の演
乗速度は入力データ列の間引き後のデータに対応すれば
よいこととなり、低速な乗算回路でも、徐々に再生信号
をミューティングあるいはミューティング解除させるこ
ととなる。
は、入力データ列をそのまま出力するが、通常再生状態
からミューティングを行なう場合やまたは、その逆を行
なう場合には、入力データ列をデータ間引き回路でデー
タ間引きを行い、実質的なデータの標本化周波数で下げ
たデータ列に対して、乗数生成回路で生成した徐々に減
少していく係数を乗算することによって、乗算回路の演
乗速度は入力データ列の間引き後のデータに対応すれば
よいこととなり、低速な乗算回路でも、徐々に再生信号
をミューティングあるいはミューティング解除させるこ
ととなる。
実 施 例 以下本発明の一実施例のディジタルデータミュート装
置について、図面を参照しながら説明する。
置について、図面を参照しながら説明する。
第１図は、本発明の第１の実施例におけるディジタル
データミュート装置のブロック図を示すものである。
データミュート装置のブロック図を示すものである。
第１図において、11は分解能が16ビットで標本化周波
数がｓ（CDの場合は、ｓ＝44.1KHzである）の入力
データ列である。12はミューティング信号が“L"の時
は、クロックの入力にしたがってその出力値が２進数で
0000000になるまで順次減少し、ミューティング信号が
“H"時は、クロックによって出力値が２進数で1000000
になるまで順次増加する７ビットのカウンターで構成し
た乗数生成回路である。
数がｓ（CDの場合は、ｓ＝44.1KHzである）の入力
データ列である。12はミューティング信号が“L"の時
は、クロックの入力にしたがってその出力値が２進数で
0000000になるまで順次減少し、ミューティング信号が
“H"時は、クロックによって出力値が２進数で1000000
になるまで順次増加する７ビットのカウンターで構成し
た乗数生成回路である。
13は入力データ列11を１個とびき間引いて保持出力す
るデータラッチ回路である。14はデータラッチ回路13の
出力データと乗数生成回路12の出力データとを乗算した
結果の内、下位ビットを四捨五入して上位16ビットを出
力する乗算回路である。15は乗数生成回路12の最上位ビ
ット（MSB）が“0"すなわち“L"の時には、乗算回路14
の出力データを選択し、乗数生成回路12のMSBが“1"す
なわち“H"の時には、入力データ列11を選択して出力す
るデータ選択回路である。16はデータ選択回路15の出力
データをアナログ信号に変換する16ビットDACである。
るデータラッチ回路である。14はデータラッチ回路13の
出力データと乗数生成回路12の出力データとを乗算した
結果の内、下位ビットを四捨五入して上位16ビットを出
力する乗算回路である。15は乗数生成回路12の最上位ビ
ット（MSB）が“0"すなわち“L"の時には、乗算回路14
の出力データを選択し、乗数生成回路12のMSBが“1"す
なわち“H"の時には、入力データ列11を選択して出力す
るデータ選択回路である。16はデータ選択回路15の出力
データをアナログ信号に変換する16ビットDACである。
以上のように構成されたディジタルデータミュート装
置について、以下第１図及び第２図を用いてその動作を
説明する。
置について、以下第１図及び第２図を用いてその動作を
説明する。
まず、第１図で示すディジタルデータミュート装置の
通常再生状態では、第２図に示すようにミューティング
信号に“H"が与えられているので、乗数生成回路12の出
力値は、1000000であり、MSBは“1"となっているので、
データ選択回路15は入力データ列11を選択し、DAC16に
印加する。従って、入力データ列11が、そのままD/A変
換されて再生されることとなる。
通常再生状態では、第２図に示すようにミューティング
信号に“H"が与えられているので、乗数生成回路12の出
力値は、1000000であり、MSBは“1"となっているので、
データ選択回路15は入力データ列11を選択し、DAC16に
印加する。従って、入力データ列11が、そのままD/A変
換されて再生されることとなる。
そこで、ミューティング信号を“L"に変化させると、
乗数生成回路12の出力値は、その値が0000000になるま
でクロックによって順次減少を始める。つまり、MSBは
“0"となるので、データ選択回路15は乗算回路14の出力
をDAC16に印加することとなる。データラッチ回路13で
はｓの入力データ列を１個とびに間引いて1/2ｓの
データ列として出力する。乗算回路14では、データラッ
チ回路13の出力データ列と乗数生成回路12の出力値とを
互いに乗算した結果の内、上位16ビットを出力するの
で、乗算回路14の出力値は、データラッチ回路13の出力
を徐々に減少したデータとなる。従って、D/A変換後の
再生信号すなわちDAC16の出力は、徐々に減衰し、やが
て乗数生成回路12の値が0000000になった時、無音状態
となる。
乗数生成回路12の出力値は、その値が0000000になるま
でクロックによって順次減少を始める。つまり、MSBは
“0"となるので、データ選択回路15は乗算回路14の出力
をDAC16に印加することとなる。データラッチ回路13で
はｓの入力データ列を１個とびに間引いて1/2ｓの
データ列として出力する。乗算回路14では、データラッ
チ回路13の出力データ列と乗数生成回路12の出力値とを
互いに乗算した結果の内、上位16ビットを出力するの
で、乗算回路14の出力値は、データラッチ回路13の出力
を徐々に減少したデータとなる。従って、D/A変換後の
再生信号すなわちDAC16の出力は、徐々に減衰し、やが
て乗数生成回路12の値が0000000になった時、無音状態
となる。
その後、再びミューティング信号が“L"から“H"にな
ると、乗数生成回路12は、0000000から増加をはじめる
ため、乗算回路14の出力データは、間引かれたデータに
向かって徐々に増加を始め、乗数生成回路12の値が1000
000になったときに、データ選択回路15は、入力データ
列11を選択し完全な再生状態となる。
ると、乗数生成回路12は、0000000から増加をはじめる
ため、乗算回路14の出力データは、間引かれたデータに
向かって徐々に増加を始め、乗数生成回路12の値が1000
000になったときに、データ選択回路15は、入力データ
列11を選択し完全な再生状態となる。
乗算回路14を通過するデータは、データラッチ回路13
によって間引かれ入力データ列であるため、そのデータ
の標本化周波数は、入力データ列の1/2、すなわち1/2
ｓとなる。従って、乗算回路14は1/2ｓの周期以内に
乗算を完了できる能力があればよいことになる。乗算回
路14の出力を再生している期間は、再生信号の周波数特
性は1/2に劣化するが、この期間は通常再生状態からミ
ューティングを行なう際か、または、その逆を行なう際
のわずかな時間であるため、聴感上はまったく問題にな
らない。
によって間引かれ入力データ列であるため、そのデータ
の標本化周波数は、入力データ列の1/2、すなわち1/2
ｓとなる。従って、乗算回路14は1/2ｓの周期以内に
乗算を完了できる能力があればよいことになる。乗算回
路14の出力を再生している期間は、再生信号の周波数特
性は1/2に劣化するが、この期間は通常再生状態からミ
ューティングを行なう際か、または、その逆を行なう際
のわずかな時間であるため、聴感上はまったく問題にな
らない。
以上のように本実施例によれば、入力データ列11を１
個（２個以上でも良い）とびに間引いて第２のデータ列
として出力するデータラッチ回路13と、ミューティング
信号の状態によって、変化する７ビットの乗数を生成す
る乗数生成回路12と、第２のデータ列と乗数生成回路12
の出力データとを互いに乗算し第３のデータ列として出
力する乗算回路14と、第１のデータ列かまたは第３のデ
ータ列のどちらか一方を選択して出力するデータ選択回
路15とを設けることにより、第２図に示すように、再生
信号のミュートあるいはミュートの解除をすることがで
きる。
個（２個以上でも良い）とびに間引いて第２のデータ列
として出力するデータラッチ回路13と、ミューティング
信号の状態によって、変化する７ビットの乗数を生成す
る乗数生成回路12と、第２のデータ列と乗数生成回路12
の出力データとを互いに乗算し第３のデータ列として出
力する乗算回路14と、第１のデータ列かまたは第３のデ
ータ列のどちらか一方を選択して出力するデータ選択回
路15とを設けることにより、第２図に示すように、再生
信号のミュートあるいはミュートの解除をすることがで
きる。
ただし、ミューティングがかかる間やミューティング
が解除される間は、データ間引きによって、周波数特性
等は劣化するが、再生が開始される際と途切れる際のわ
ずかな時間であるため、聴感上はまったく問題にならな
い。
が解除される間は、データ間引きによって、周波数特性
等は劣化するが、再生が開始される際と途切れる際のわ
ずかな時間であるため、聴感上はまったく問題にならな
い。
なお、第１の実施例では乗数生成回路12としてカウン
ター回路を使用したが、これは、たとえばマイコンのよ
うなものによって、外部から与えらるようにしていても
よいし、メモリーのような記憶素子を参照して、乗数を
生成してもよい。
ター回路を使用したが、これは、たとえばマイコンのよ
うなものによって、外部から与えらるようにしていても
よいし、メモリーのような記憶素子を参照して、乗数を
生成してもよい。
また、入力データ11をそのままデータ選択回路15の入
力としているが、この間に、データラッチ回路13と乗算
回路14の遅延時間に見合ったデータ遅延を起こすデータ
遅延回路を設けることにより、データの位相を合わせて
もよい。
力としているが、この間に、データラッチ回路13と乗算
回路14の遅延時間に見合ったデータ遅延を起こすデータ
遅延回路を設けることにより、データの位相を合わせて
もよい。
以下本発明の第２の実施例について、図面を参照しな
がら説明する。
がら説明する。
第３図は、本発明の第２の実施例を示すディジタルデ
ータミュート装置で、入力データ列が左チャンネル（Lc
h）と右チャンネル（Rch）の２チャンネルある場合のブ
ロック図である。
ータミュート装置で、入力データ列が左チャンネル（Lc
h）と右チャンネル（Rch）の２チャンネルある場合のブ
ロック図である。
同図において、21Lと21Rは、それぞれLchとRchの分解
能が16ビットでディジタルフィルターによって８倍のオ
ーバーサンプリング処理が施された標本化周波数が８
ｓの入力データ列である。
能が16ビットでディジタルフィルターによって８倍のオ
ーバーサンプリング処理が施された標本化周波数が８
ｓの入力データ列である。
22は、ミューティング信号が“L"の時は、クロックの
入力にしたがってその出力値が、２進数で000000になる
まで順次減少し、ミューティング信号が“H"の時は、ク
ロックによって出力値が桁溢れを起こして、キャリーが
１になるまで順次増加する６ビットのカウンターで構成
した乗数生成回路である。23Lと23Rは、入力データ列21
Lおよび21Rをそれぞれ1/8に間引いて保持出力する、デ
ータラッチ回路である。24は、２つデータラッチ回路23
Lと23Rの出力データを交互に出力するデータ選択回路で
ある。
入力にしたがってその出力値が、２進数で000000になる
まで順次減少し、ミューティング信号が“H"の時は、ク
ロックによって出力値が桁溢れを起こして、キャリーが
１になるまで順次増加する６ビットのカウンターで構成
した乗数生成回路である。23Lと23Rは、入力データ列21
Lおよび21Rをそれぞれ1/8に間引いて保持出力する、デ
ータラッチ回路である。24は、２つデータラッチ回路23
Lと23Rの出力データを交互に出力するデータ選択回路で
ある。
25は、データ選択回路24の出力データと乗数生成回路
22のキャリービットを含めた出力データを乗算した結果
の内、下位ビットを四捨五入して上位16ビットを出力す
る乗算回路である。26Lは、乗算回路25の出力データがL
chのものであれば、そのデータを保持するLch用データ
ラッチ回路である。26Rは、乗算回路25の出力データがR
chのものであれば、そのデータを保持するRch用データ
ラッチ回路である。27Lは、Lchの入力データ列21または
Lchのデータラッチ回路26Lの出力データのどちらかを、
乗数生成回路12の桁溢れ信号によって選択するLch用デ
ータ選択回路である。27Rは、Rchの入力データ列21RとR
chのデータラッチ回路26Rの出力データのどちらかを、
乗数生成回路22の桁溢れ信号によって選択するRch用デ
ータ選択回路である。28Lと28Rは、それぞれLch用デー
タ選択回路27LとRch用データ選択回路27Rの出力データ
をアナログ信号に変換する16ビットDACである。
22のキャリービットを含めた出力データを乗算した結果
の内、下位ビットを四捨五入して上位16ビットを出力す
る乗算回路である。26Lは、乗算回路25の出力データがL
chのものであれば、そのデータを保持するLch用データ
ラッチ回路である。26Rは、乗算回路25の出力データがR
chのものであれば、そのデータを保持するRch用データ
ラッチ回路である。27Lは、Lchの入力データ列21または
Lchのデータラッチ回路26Lの出力データのどちらかを、
乗数生成回路12の桁溢れ信号によって選択するLch用デ
ータ選択回路である。27Rは、Rchの入力データ列21RとR
chのデータラッチ回路26Rの出力データのどちらかを、
乗数生成回路22の桁溢れ信号によって選択するRch用デ
ータ選択回路である。28Lと28Rは、それぞれLch用デー
タ選択回路27LとRch用データ選択回路27Rの出力データ
をアナログ信号に変換する16ビットDACである。
第１図の構成と異なるのは、Lchのデータと、Rchのデ
ータを交互に乗算回路25に印加するためのデータ選択回
路24を乗算回路25の前に設けた点と、乗算回路25の出力
データをLchのデータまたはRchのデータにそれぞれ区別
して出力するための２つのデータラッチ回路26Lと26Rと
を設けた点である。
ータを交互に乗算回路25に印加するためのデータ選択回
路24を乗算回路25の前に設けた点と、乗算回路25の出力
データをLchのデータまたはRchのデータにそれぞれ区別
して出力するための２つのデータラッチ回路26Lと26Rと
を設けた点である。
上記のように構成されたディジタルデータミュート装
置について、以下第３図及び第４図を用いてその動作を
説明する。
置について、以下第３図及び第４図を用いてその動作を
説明する。
まず第３図で示すディジタルテータミュート装置の通
常再生状態では、第４図に示すようにミューティング信
号に“H"が与えられているので、乗数生成回路22の出力
値は、キャリーが“1"である。この時、データ選択回路
27L及び27Rは入力データ列21L及び21Rを選択してDAC28L
及び28Rに印加する。従って、入力データ列21L及び21R
はそのままアナログ信号に変換されて再生されることと
なる。
常再生状態では、第４図に示すようにミューティング信
号に“H"が与えられているので、乗数生成回路22の出力
値は、キャリーが“1"である。この時、データ選択回路
27L及び27Rは入力データ列21L及び21Rを選択してDAC28L
及び28Rに印加する。従って、入力データ列21L及び21R
はそのままアナログ信号に変換されて再生されることと
なる。
データラッチ回路23Lと23Rは、８ｓの入力データ列
21Lと21Rをそれぞれ1/8に間引いて１ｓにして出力し
ており、データ選択回路24はデータラッチ回路23Lと23R
の出力を交互に選択して出力しているため、その出力は
２ｓとなっている。乗算回路25は、データ選択回路24
の出力データと乗数生成回路22の出力値を乗算した結果
の下位ビットを四捨五入して上位16ビットを出力してい
る。データラッチ回路26Lと26Rは、乗算回路25の出力デ
ータがLchのものであればデータラッチ回路26Lが保持出
力し、Rchのものであればデータラッチ回路26Rが保持出
力する。
21Lと21Rをそれぞれ1/8に間引いて１ｓにして出力し
ており、データ選択回路24はデータラッチ回路23Lと23R
の出力を交互に選択して出力しているため、その出力は
２ｓとなっている。乗算回路25は、データ選択回路24
の出力データと乗数生成回路22の出力値を乗算した結果
の下位ビットを四捨五入して上位16ビットを出力してい
る。データラッチ回路26Lと26Rは、乗算回路25の出力デ
ータがLchのものであればデータラッチ回路26Lが保持出
力し、Rchのものであればデータラッチ回路26Rが保持出
力する。
そこで、ミューティング信号を“L"に変化させると、
乗数生成回路22の出力値は、その値が000000になるまで
クロックによって順次減少を始めるため、乗算回路25の
出力は、データ選択回路24の出力データ例を徐々に減少
したデータ列となる。同時に、データ選択回路27Lと27R
は、データラッチ回路26Lおよび26Rの出力をDAC28L及び
28Rに印加するため、ディジタルアナログ変換後の再生
信号すなわちDAC27L及び28Rの出力は徐々に減衰し、乗
算生成回路22の値がやがて000000になった時に、無音状
態となる。
乗数生成回路22の出力値は、その値が000000になるまで
クロックによって順次減少を始めるため、乗算回路25の
出力は、データ選択回路24の出力データ例を徐々に減少
したデータ列となる。同時に、データ選択回路27Lと27R
は、データラッチ回路26Lおよび26Rの出力をDAC28L及び
28Rに印加するため、ディジタルアナログ変換後の再生
信号すなわちDAC27L及び28Rの出力は徐々に減衰し、乗
算生成回路22の値がやがて000000になった時に、無音状
態となる。
その後、再びミューティング信号が“L"から“H"にな
ると、乗数生成回路22は000000から増加をはじめるた
め、再生が徐々に開始され乗数生成回路22のキャリーが
“1"になったときに、データ選択回路27L及び27Rは、入
力データ列21L及び21Rを選択し完全な再生状態となる。
ると、乗数生成回路22は000000から増加をはじめるた
め、再生が徐々に開始され乗数生成回路22のキャリーが
“1"になったときに、データ選択回路27L及び27Rは、入
力データ列21L及び21Rを選択し完全な再生状態となる。
以上の様に本実施例によれば、各チャンネルからデー
タを間引いて乗算回路25に与えるデータ選択回路24と、
乗算結果をそれぞれ元のチャンネルの再生系に戻してや
るデータ選択回路27L,27Rとも設けることにより、たっ
た１つの低速な乗算回路25を用いて複数のチャンネルの
データを処理して、ミューティングをかけることができ
る。
タを間引いて乗算回路25に与えるデータ選択回路24と、
乗算結果をそれぞれ元のチャンネルの再生系に戻してや
るデータ選択回路27L,27Rとも設けることにより、たっ
た１つの低速な乗算回路25を用いて複数のチャンネルの
データを処理して、ミューティングをかけることができ
る。
なお、第２の実施例では、ディジタルフィルター等の
手法により８倍オーバーサンプリングされた８ｓのデ
ータを入力データとして、1/8の間引きを行なっている
が、オーバーサンプリングされる前の１ｓのデータを
間引き後のデータとして置き換えてもよい。
手法により８倍オーバーサンプリングされた８ｓのデ
ータを入力データとして、1/8の間引きを行なっている
が、オーバーサンプリングされる前の１ｓのデータを
間引き後のデータとして置き換えてもよい。
発明の効果 以上のように本発明は、ディジタルアナログ変換して
再生することを目的とする、所定のディジタルデータ列
を第１のデータ列とし、第１のデータ列をｎ（ｎ＞０）
個とびに間引いて第２のデータ列として出力するデータ
間引き回路手段と、再生の制御を行なうミューティング
信号の状態によって、増加または減少するＭビットの乗
数を生成する乗数生成回路手段と、第２のデータ列と乗
数生成回路手段の出力データとを互いに乗算し第３のデ
ータ列として出力する乗算回路手段と、第１のデータ列
かまたは第３のデータ列のどちらか一方を選択して出力
するデータ選択回路手段とを設けることにより、低速で
小規模な乗算回路でも、データを間引いて転送レートを
下げることにより、ディジタルミュートが可能となり、
ミュート時やミュート解除後に発生するノイズを除去す
ることができる。
再生することを目的とする、所定のディジタルデータ列
を第１のデータ列とし、第１のデータ列をｎ（ｎ＞０）
個とびに間引いて第２のデータ列として出力するデータ
間引き回路手段と、再生の制御を行なうミューティング
信号の状態によって、増加または減少するＭビットの乗
数を生成する乗数生成回路手段と、第２のデータ列と乗
数生成回路手段の出力データとを互いに乗算し第３のデ
ータ列として出力する乗算回路手段と、第１のデータ列
かまたは第３のデータ列のどちらか一方を選択して出力
するデータ選択回路手段とを設けることにより、低速で
小規模な乗算回路でも、データを間引いて転送レートを
下げることにより、ディジタルミュートが可能となり、
ミュート時やミュート解除後に発生するノイズを除去す
ることができる。
なお、ミュート時とミュート解除時のデータ間引きに
よって、再生信号の周波数特性は劣化するが、再生が開
始される際と途切れる際のわずかな時間なので、聴感上
はまったく問題にならないため、その実用的効果は大き
い。
よって、再生信号の周波数特性は劣化するが、再生が開
始される際と途切れる際のわずかな時間なので、聴感上
はまったく問題にならないため、その実用的効果は大き
い。
第１図は本発明の第１の実施例におけるディジタルデー
タミュート装置のブロック図、第２図は同各部の動作を
示す信号波形図、第３図は本発明の第２の実施例におけ
る複数チャンネルのディジタルデータミュート装置のブ
ロック図、第４図は同各部の動作を示す信号波形図、第
５図は従来のディジタルデータミュート装置のブロック
図、第６図は同各部の動作を示す信号波形図である。 12……乗数生成回路、13……データラッチ回路、14……
乗算回路、15……データ選択回路、16……D/A変換回
路、22……乗数生成回路、23L,23R……データラッチ回
路、24……入力部データ選択回路、25……乗算回路、26
L,26R……データラッチ回路、27L,27R……データ選択回
路、28L,28R……D/A変換回路。
タミュート装置のブロック図、第２図は同各部の動作を
示す信号波形図、第３図は本発明の第２の実施例におけ
る複数チャンネルのディジタルデータミュート装置のブ
ロック図、第４図は同各部の動作を示す信号波形図、第
５図は従来のディジタルデータミュート装置のブロック
図、第６図は同各部の動作を示す信号波形図である。 12……乗数生成回路、13……データラッチ回路、14……
乗算回路、15……データ選択回路、16……D/A変換回
路、22……乗数生成回路、23L,23R……データラッチ回
路、24……入力部データ選択回路、25……乗算回路、26
L,26R……データラッチ回路、27L,27R……データ選択回
路、28L,28R……D/A変換回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 17/02 ６６１ Ｇ０６Ｆ 15/31 Ｄ
Claims (2)
- 【請求項１】ディジタルアナログ変換して再生すること
を目的とする所定のディジタルデータ列を第１のデータ
列とし、第１のデータ列をｎ（ｎは正の整数）個とびに
間引いて第２のデータ列として出力するデータ間引き回
路と、再生の制御を行なうミューティング信号の状態に
よって、増加または減少するＭビットの乗数を生成する
乗数生成回路と、前記第２のデータ列と前記乗数生成回
路の出力データとを互いに乗算し第３のデータ列として
出力する乗算回路と、前記第１のデータ列かまたは前記
第３のデータ列のどちらか一方を選択して出力するデー
タ選択回路とを備えたことを特徴とするディジタルデー
タミュート装置。 - 【請求項２】ディジタルアナログ変換して再生すること
を目的とする、Ｎチャンネルのディジタルデータ列を第
１のデータ列群とし、第１のデータ列群の各チャンネル
毎に設けられた、Ｎ個のデータ間引き回路と、前記Ｎ個
のデータ間引き回路手段の出力を、各チャンネル毎に順
次選択して第２のデータ列として出力する第１データ選
択回路と、再生の制御を行なうミューティング信号の状
態によって、増加または減少するＭビットの乗数を生成
する乗数生成回路と、前記第２のデータ列と前記乗数生
成回路の出力データとを互いに乗算し第３のデータ列と
して出力する乗算回路と、前記第１データ選択回路が選
択したデータのチャンネルに対応するデータを第３のデ
ータ列中から選び保持出力する各チャンネルに応じたＮ
個のデータ保持回路と、前記第１のデータ列群の各チャ
ンネルかまたは、前記各チャンネルに応じたＮ個のデー
タ保持回路の出力のいずれかを選択出力する各チャンネ
ルに応じたＮ個の第２データ選択回路とを備えたことを
特徴とするディジタルデータミュート装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189018A JP2548316B2 (ja) | 1988-07-28 | 1988-07-28 | ディジタルデータミュート装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189018A JP2548316B2 (ja) | 1988-07-28 | 1988-07-28 | ディジタルデータミュート装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237819A JPH0237819A (ja) | 1990-02-07 |
| JP2548316B2 true JP2548316B2 (ja) | 1996-10-30 |
Family
ID=16233926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63189018A Expired - Lifetime JP2548316B2 (ja) | 1988-07-28 | 1988-07-28 | ディジタルデータミュート装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548316B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689508A (ja) * | 1991-03-06 | 1994-03-29 | Yashima Denken Kk | デジタル方式演奏機器のミューテング方法 |
| KR20020021594A (ko) * | 2001-08-30 | 2002-03-21 | 이성 | 칸막이 제조방법 |
| JP4643939B2 (ja) * | 2004-07-26 | 2011-03-02 | 株式会社アドバンテスト | 間引きフィルタ及び試験装置 |
-
1988
- 1988-07-28 JP JP63189018A patent/JP2548316B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237819A (ja) | 1990-02-07 |
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