JP3092331B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル記録再生装置
における音声信号や画像信号などのディジタル信号処理
装置に関する。

【０００２】

【従来の技術】近年、ＣＤやＬＤなど、音声や映像をデ
ィジタル記録したディスクの再生専用装置が広く普及
し、この分野の主流となっている。一方、長い歴史を有
する磁気テープに音声をディジタル的に記録および再生
する装置の開発も進められており、新しい音声機器とし
て発展するためには、簡単な構成で高度な性能を発揮で
きる装置の開発が必要である。とくに、音声信号をディ
ジタル信号で扱う信号処理装置の構成が重要課題であ
る。

【０００３】従来から音声のディジタル記録再生が行な
われ、その目的、用途に対応して種々の手段が用いられ
る。たとえば、記録媒体に対応して光、光磁気、磁気記
録再生手段などがあり、また、信号を圧縮するか否かに
対応しても種々の手段が展開される。

【０００４】本発明が関連するディジタル記録再生手段
は、音声や画像などの信号を圧縮して磁気テープなどの
記録媒体に記録再生する手段であり、また信号の周波数
領域処理に属する手段であって、高能率信号符号化と呼
ばれる符号化手段を用いている。この手段を音声信号に
適用した場合、音声の可聴限度とマスキング効果を用い
て非常に少ないビット数に圧縮している。

【０００５】以下、従来の高能率符号化手段を用いた音
声信号の記録再生装置の概略について図面を参照しなが
ら説明する。なお、以下に記載する内容は高能率符号化
の１つの概念を示すものであり、特定システムの全てで
はないことを断わっておく。図９は前記高能率符号化に
より音声信号を符号化して記録再生する装置の構成をブ
ロック図で示す。図において、１はアナログの音声信号
入力端子、２は前記音声信号をディジタル信号に変換す
るＡＤ変換器、３は変換したディジタル信号をＦＩＲ
（Ｆinite Ｉmpulse Ｒesponse）フィルタ４に所定の順
序で入出力するためのインータインタフェース、４は録
音時は前記ディジタル信号を所定の順序で入力し、音声
周波数領域を複数個、たとえば３２個の等間隔周波数帯
域（以下、サブバンドと称す）に分割した各帯域におけ
る音声信号のディジタルデータ（以下、サブバンド信号
データと称す）を出力するものであり、また、再生時に
はその逆処理を行なうためのＦＩＲフィルタ、５は録音
時は前記各サブバンド信号データに最小可聴限度特性と
聴覚マスキング効果とを適用してビット数を削減圧縮
し、それらを配列して符号化し、再生時にはその逆処理
を行なう符号化器と復号器、６は符号化した信号を記録
再生する記録部である。

【０００６】ＦＩＲフィルタ４における信号処理につい
ては本願の主旨ではないので詳細な説明を省略するが、
ＦＩＲフィルタ４は、たとえばＡＤ変換器２でディジタ
ル化された音声信号のデータをインタフェース２を介し
て連続する５１２サンプルを入力し、３２サンプルづつ
シフトしながら処理することにより、図１０に示すよう
に直流から２４KHz に至る可聴周波数帯域を７５０Hzの
周波数間隔で分割した３２個のサブバンドごとの音声信
号のディジタルデータ、すなわちサブバンド信号データ
を出力するフィルタである。このサブバンド信号データ
は各サブバンドともに、たとえば１２個の符号化前デー
タで構成され、サブバンドｉの音声信号はＤi,0、Ｄi,
1、・・、Ｄi,10、Ｄi,11（i＝0、1、・・・、3１）な
る符号化前データで与えられる。これら各符号化前デー
タＤi,j （ｉ＝0,1・・,31、ｊ＝0,1,・・11）ははいづ
れも、たとえば２４ビット構成の大きいビット数のデー
タであり、データ量が多くて磁気テープに高密度記録す
るのに適していない。 高能率符号化では符号化器５に
より、上記符号化前データを最小可聴限度特性とマスキ
ング効果とを用いて圧縮することで、符号化前データＤ
i,0、Ｄi,1、・・・、Ｄi,10、Ｄi,11を２４ビットより
小さくて一定でないビット数の符号化前データ（以下、
可変長サンプルデータと称す）ｄi,0、ｄi,1、・・・、
ｄi,10、ｄi,11に圧縮し、各サブバンドから１個づつ取
った同タイミングの３２個のデータ、たとえば各サブバ
ンドの０番目の可変長サンプルデータｄ0,0、ｄ1,0、ｄ
2,0、・・・、ｄ31,0 をまとめて配列することで０番目
の記録信号を生成し、同様に１番目〜１１番目のサブバ
ンドについても記録信号を生成し、これらの信号を配列
して１つの記録信号単位とし、信号フレームと称す。な
お、信号フレームの詳細については後述する。

【０００７】以下、符号化前データの圧縮について簡単
に説明する。前述のようにＦＩＲフィルタ４の出力から
得た各サブバンド信号データは、２４ビット構成の１２
個の符号化前データ、たとえばサブバンドｉでは符号化
前データＤi,0、Ｄi,1、・・、Ｄi,10、Ｄi,11で与えら
れている。これらの符号化前データＤij（i＝0、1、・
・、32。 j＝0、１、・・、11）はそれぞれ２４ビット
のデータであって、何ら圧縮されていない。高能率符号
化ではこれらの符号化前データを、最小可聴限度特性と
マスキング効果とに着目して圧縮している。すなわち、
人間が耳に感じる音声レベルに最小限度値があり、この
レベル以下の信号は聞こえないこと、また、高いレベル
の音の近傍周波数の音はマスクされて聞こえなくなる
か、または聞こえにくくなる現象がある。このような特
性は音声の周波数に依存している。

【０００８】図１１はこのような聴感上の特性の概略を
グラフで示す。図において、曲線で示した特性は最小可
聴限度をデシベルで示し、また縦棒で示した特性はその
音域におけるサンプルデータに割り当てるビット数を示
す。この特性を利用した圧縮処理の詳細についても本願
の主旨でないので詳細は省略するが、極言すれば最小可
聴限度以下の音は無視してサンプルデータを捨て、ま
た、可聴限度レベルの低い音域の符号化前データは多く
のビット数で表現し、可聴限度レベルの高い音域の符号
化前データは少ないビット数で表現する。さらに、高い
レベルの音が存在する場合には、その近傍周波数の音に
対して最小可聴限度レベルを大きく設定する。このよう
な圧縮処理により、サブバンドの符号化前データは２４
ビット以下で、ビット数の一定でない可変長サンプルデ
ータデータｄi,0、ｄi,1、・・・、ｄi,10、ｄi,11に変
換される。

【０００９】また、高能率符号化システムでは前記可変
長サンプルデータの値を、そのサブバンドにおける最大
サンプル値に対する比で表現することとし、また、各サ
ブバンドのサンプル最大値を全サブバンド共通の尺度で
６ビット量子化表現し、１ビット当り２dB差としてい
る。したがって、各サンプル値は、そのサブバンドの量
子化最大値を指数部とし、それに対する比を仮数部とす
る浮動小数点法で表現されるようにしているのが特徴の
１つである。

【００１０】以下、上記可変長サンプルデータを記録す
るための記録信号について説明する。たとえば１つの記
録方法として、サブバンド０の可変長サンプルデータｄ
0,0、ｄ0,1、・・・、ｄ0,12を順次記録し、つぎにサブ
バンド１の可変長サンプルデータを順次記録し、つぎに
サブバンド２の可変長サンプルデータを順次記録すると
言うように、サブバンド単位で記録信号を生成すること
ができる。この方法ではサブバンド単位の記録信号を３
２個記録すれば全サブバンドの信号が記録されることに
なる。しかし、高能率符号化システムでは下記の方法で
記録信号を生成している。すなわち、各サブバンドの可
変長サンプルデータから同一タイミングのデータを１個
づつ、たとえば０番目のデータｄ0,0、d1,0、・・、d3
1,0を取り、それぞれの圧縮条件データとともに配列し
たデータ列を記録信号とする。信号フレームは各サブバ
ンドのこのような可変長サンプルデータを集めて備えた
ものである。

【００１１】図１２は上記信号フレームの構成を模式図
で示す。図において、信号フレームは特定数のビット
数、たとえば３２ビットを有するスロットを構成単位と
し、同期信号および符号化情報を含む先頭の１個のスロ
ットと、サンプルデータＤijを可変長サンプルデータｄ
ijに圧縮したときの圧縮条件を与える２つの情報、すな
わちビット割当情報とスケールファクタ情報とを配列し
た複数個のスロットと、各サブバンドの同タイミングの
可変長サンプルデータｄ0,j、ｄ1,j、・・・、ｄ31,jを
配列した複数個のスロットでなる符号化データ列とで構
成される。ビット割当情報（以下、アロケーションデー
タと称す）は前記各可変長サンプルデータの仮数部のビ
ット数が何ビットに圧縮されたものであるかを与え、
（すなわち、符号化データ列の中に、何ビットで格納さ
れているかを示し）、また、スケールファクタ情報は前
記指数部すなわちサブバンドにおけるサンプルデータの
量子化最大値を与える。この圧縮条件は各サブバンドご
とに異なっているので、各サブバンドごとの圧縮条件を
複数のスロットの中に所定の順序で配列して与えてお
り、その順序はアロケーションデータとスケールファク
タと同じにしてある。また、可変長サンプルデータｄ0,
j、ｄ1,j、・・・、ｄ31,jの配列順序は前記アロケーシ
ョンデータおよびスケールファクタの配列順序と同じで
ある。なお、アロケーションデータが、たとえば０（４
ビットであれば００００）であるサンプルデータは配列
せずに省略することによりビット数を削減してある。

【００１２】このように、１信号フレームはサブバンド
の１２個の可変長サンプルデータのうちの１つを各サブ
バンドから３２個集めた可変長サンプルデータ、ｄ0,
j、ｄ1,j、・・・、ｄi,j、・・・、 ｄ31,j （ｊ＝
０、１、・・、１１）を備えるものである。したがっ
て、信号フレームの情報から各サブバンドの１２個の可
変長サンプルデータを求め、たとえばｄi,0、di,1、ｄ
i,2、・・・ｄi,11を求めて、サブバンドｉの信号を再
現することができ、各サブバンドの信号を周波数合成す
ることにより原信号すなわち音声信号を再現することが
できる。

【００１３】なお、以上の説明では音声信号をモノラル
として説明したが、実際にはステレオ音声信号を扱うの
で、左右各チャンネルにそれぞれ３２個のサブバンドが
あり、それぞれに対応するアロケーションデータと、ス
ケールファクタと、圧縮したサンプルデータの複数個で
構成された符号化データ列とを１つの信号フレームに収
納する。

【００１４】以下、上記の高能率符号化において、可変
長サンプルデータを信号フレームの符号化データ列領域
に配列処理する従来の信号処理装置について図面を参照
しながら説明する。なお、説明を簡単にするため音声信
号はモノラルとし、また、１スロットを１６ビットとし
て説明する。図１３は従来の信号処理装置の処理過程を
模式図で示す。また、図１４はマイクロコンピュータや
ディジタルシグナルプロセッサ（以下、ＤＳＰと称す）
などの制御手段による従来の信号処理装置の動作をフロ
ーチャートで示す。図１３において、サンプルデータ圧
縮手段がＦＩＲフィルタから出力されたサンプルデータ
を、最小可聴限度特性とマスキング効果とによって変換
したサンプルデータを出力するとともに、仮数を何ビッ
トに短縮するかのアロケーションデータ（ビット割当情
報）と、スケールファクタとを出力する。このサンプル
データは前記音声特性を適用したデータに変換されては
いるが、仮数部が前記アロケーションデータの指定する
ビット数に切捨てられていない符号化前のサンプルデー
タ（以下、符号化前データと称す）である。

【００１５】したがって、可変長サンプルデータを信号
フレームの符号化データ領域に配列するには、アロケー
ションデータの配列順序に対応するサブバンドの符号化
前データを選択し、そのデータのＭＳＢからアロケーシ
ョンデータの指定するビット数だけ取って残りは切捨
て、アロケーションデータの配列順序に従って信号フレ
ーム中に配列する処理が必要である。図１３におけるサ
ンプルデータ圧縮手段の出力する各サブバンド当り１２
個の符号化前データは、ディジタル処理の過程として一
旦メモリに記憶されている。いま配列処理しようとする
各サブバンドの符号化前データがメモリ０〜メモリ３１
に格納されているとする。これらの符号化前データはア
ロケーションデータの指定するビット数より大きいビッ
ト数のデータとして格納されている。また、フレーム用
メモリは配列結果、すなわち信号フレームを収納するメ
モリであり、その先頭のスロットには同期信号および符
号化情報が格納される。

【００１６】サンプルデータ圧縮手段が出力するアロケ
ーションデータとスケールファクタとをそれぞれフレー
ム用メモリの所定位置に書き込む。フレーム用メモリに
配列する可変長サンプルデータの順序は前記のようにア
ロケーションデータの配列順序と同じである。いま、そ
の順序をサブバンド０、サブバンド１、・・、サブバン
ド３０、サブバンド３１としておく。また、アロケーシ
ョンデータは図１３に示すように、サブバンド０の符号
化前データに対して６ビット、サブバンド１に対して８
ビット、サブバンド２に対して１０ビット、サブバンド
３に対して３ビット、・・・とビット数を指定している
ものとする。

【００１７】まず最初にサブバンド０の符号化前データ
をメモリ０のＭＳＢから６ビット順次取り出し、レジス
タ１のＬＳＢに右シフトしながら格納する。つぎにサブ
バンド１の符号化前データをメモリ１のＭＳＢから８ビ
ット順次取り出し、レジスタ１のＬＳＢに右シフトしな
がら格納する。つぎにサブバンド２の符号化前データを
メモリ２のＭＳＢから１０ビット順次取り出し、レジス
タ１のＬＳＢに右シフトしながら格納する。ただし、前
記のように実施例では１スロット１６ビットとしている
ので、サブバンド２の符号化前データはレジスタ１に２
ビット格納した時点で転送を中止する。つぎにフレーム
用メモリの符号化データ列領域の最初の位置に格納す
る。つぎにレジスタ１を一旦クリアし、つぎにメモリ２
の残りの８ビットを順次レジスタ１に格納し、つぎにサ
ブバンド３の符号化前データをメモリ３のＭＳＢから３
ビット順次取り出し、レジスタ１のＬＳＢに右シフトし
ながら格納する。

【００１８】以上の操作を繰り返し行なうことにより、
各サブバンドの符号化前データはアロケーションデータ
の指定するビット数だけＭＳＢから選択されて残りは切
捨てられ、フレーム用メモリの所定の位置に格納配列さ
れる。なお、前述のようにアロケーションデータが、た
とえば４ビット構成で００００である場合にはそのデー
タを配列しない。

【００１９】図１４は以上の動作を示す概略フローチャ
ートであるが、上記の説明から動作は明らかであるので
説明を省略する。

【００２０】以下、上記符号化された信号の復調手段に
ついて図面を参照しながら説明する。図１５は従来のＤ
ＳＰを用いた復号手段における復号の過程を模式図で示
す。なお、記録媒体から再生した複数トラックの信号
は、それぞれ誤り訂正などの過程を経て、アロケーショ
ンデータ、スケールファクタ、符号化データに分離さ
れ、信号フレームに構成され、それぞれレジスタの所定
の位置に一旦格納されるが、この過程の詳細については
本発明の目的ではないので省略する。

【００２１】図１５において、フレーム用メモリは記録
媒体を再生して得た信号を格納しているメモリとする。
また、レジスタ１は前記フレーム用メモリの符号化デー
タ列の１スロット分の信号を入力し、アロケーションデ
ータが指定するビット数だけシフトして、対応するサブ
バンドのメモリにデータを転送するレジスタ、メモリ０
〜３１はそれぞれサブバンドのデータを格納するメモリ
である。

【００２２】以下、上記構成要素の相互関係と動作につ
いて説明する。この復号処理は前記符号化配列処理の丁
度逆処理である。説明の簡略化のため、１スロットを１
６ビットとし、データ配列の条件は図１３に示したデー
タ配列と同一とする。まず、制御手段はレジスタ１にフ
レームの先頭の１スロット分のデータ（以下、符号化デ
ータと称す）をフレーム用メモリから入力する。たとえ
ば、図１５に示すようにＭＳＢからＬＳＢへの配列６ビ
ット、８ビット、２ビットを入力する。つぎに、レジス
タ１の内容をアロケーションデータの指定するビット数
「６」だけ右シフトし、オーバーフローするビットデー
タを順次メモリ０のＭＳＢから格納する。この処理によ
りメモリ０はサブバンド０のデータ６ビットを記憶す
る。制御手段はつぎのアロケーションデータ、すなわち
「８」を入力し、上記処理と同様にしてメモリ１にサブ
バンド１の８ビットのデータが格納される。つぎに制御
手段はつぎのアロケーションデータ「１０」を入力し、
レジスタ１を右シフトして、メモリ２に２ビットのデー
タを格納するが、２ビットシフトした段階でレジスタ１
が空となる。この時点でレジスタ１につぎの１スロット
分の符号化データを入力し、そのデータに対してアロケ
ーションデータの指定する残りの８ビットについてシフ
トし、メモリ２にサブバンド２の残り８ビットのデータ
が格納される。このようにアロケーションデータ「１
０」に対して最初のスロットの２ビットデータとつぎの
スロットの８ビットデータとで復号信号が得られ、２個
以上のスロットにまたがるデータから得られる場合もあ
るのが特徴の一つである。

【００２３】このような動作を繰り返すことにより、各
メモリ０〜３１には各サブバンドのデータが格納され、
復号処理を終了する。図１６は以上の動作を示す概略フ
ローチャートであるが、上記の説明から動作は明らかで
あるので説明を省略する。なお、以上の説明では音声信
号のデータを例に説明したが、他の信号、たとえば画像
信号のデータについても可視限界などを適用することに
より圧縮することができる。

【００２４】

【発明が解決しようとする課題】このような従来の信号
処理装置では、ＤＳＰなどにおける処理のステップ数が
多くなり、記録信号を生成するための信号処理が所定の
時間内に終了しないという問題があった。また、ＤＳＰ
が圧縮処理など他の処理を実行するための期間を十分確
保することができなかった。

【００２５】本発明は上記の課題を解決するもので、動
作速度が速く、かつマイクロコンピュータから独立した
ハードウエア構成の符号化処理および復号処理を行なう
信号処理装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明は上記の目的を達
成するために、本発明の第１の課題解決手段は、シフト
クロックを生成するシフトクロック生成回路と、符号化
前データロードパルスで設定されたｎビットの符号化前
データを前記シフトクロックによりＭＳＢ方向にシフト
するｎビットの第１のシフトレジスタと、第１のシフト
レジスタのシフト動作でオーバーフローしたビットデー
タを順次ＬＳＢに入力して前記シフトクロックによりＭ
ＳＢ方向にシフトするｍビットの第２のシフトレジスタ
と、前記シフトクロックを入力し、アロケーションデー
タで設定されるクロック数で第１の停止信号を出力し、
前記ｍに等しいクロック数で第２の停止信号を出力する
停止信号回路とを備え、前記アロケーションデータを前
記停止信号回路に設定したのち、そのアロケーションデ
ータに対応する符号化前データを第１のシフトレジスタ
に設定するとともに前記シフトクロック生成回路を起動
し、シフトクロックが第１の停止信号で停止するごとに
つぎのアロケーションデータと符号化前データとの組を
順次設定してシフトクロックを動作させ、シフトクロッ
クが第２の停止信号で停止するまでアロケーションデー
タと符号化前データとの組を順次設定することにより、
符号化前データをアロケーションデータが指定したビッ
ト数に短縮したデータの複数個の配列でなるｍビットの
データ列を第２のシフトレジスタに得るとともに、第２
の停止信号を符号化処理終了を示すレディ信号として出
力するようにした信号処理装置であり、また、本発明の
第２の課題解決手段は、シフトクロックを生成するシフ
トクロック生成回路と、符号化データロードパルスで設
定されたｎビットの符号化データを前記シフトクロック
によりＭＳＢ方向にシフトするｎビットの第１のシフト
レジスタと、第１のシフトレジスタのシフト動作でオー
バーフローしたビットデータを順次ＬＳＢに入力して前
記シフトクロックによりＭＳＢ方向にシフトするｍビッ
トの第２のシフトレジスタと、前記シフトクロックを入
力し、アロケーションデータで設定されるクロック数で
停止信号を出力する停止信号回路と、第２のシフトレジ
スタをクリアするクリア回路とを備え、前記符号化デー
タを第１のシフトレジスタに設定したのち、アロケーシ
ョンデータを停止信号回路に設定するとともに前記シフ
トクロック生成回路を起動し、シフトクロックが停止信
号により停止した時点で、アロケーションデータが指定
したビット数のデータを前記符号化データから切り出し
て第２のシフトレジスタに得るとともに停止信号を復号
処理終了を示すレディ信号として出力し、前記レディ信
号に従って第２のシフトレジスタのデータを復号データ
として読み出したのち前記クリア回路により第２のシフ
トレジスタをクリアし、つぎのアロケーションデータを
設定してつぎの復号データを得る動作を繰り返すように
した信号処理装置であり、 また、本発明の第３の課題
解決手段は、シフトクロックを生成するシフトクロック
生成回路と、データロードパルスで設定されたｎビット
のデータを前記シフトクロックによりＭＳＢ方向にシフ
トするｎビットの第１のシフトレジスタと、第１のシフ
トレジスタのシフト動作でオーバーフローしたビットデ
ータを順次ＬＳＢに入力して前記シフトクロックにより
ＭＳＢ方向にシフトするｍビットの第２のシフトレジス
タと、アロケーションデータロードパルスとデータロー
ドパルスを入力し、符号化・復号切り換え信号により、
符号化処理時にはデータロードパルス、復号処理時には
アロケーションデータロードパルスを前記シフトクロッ
ク生成回路に開始信号として出力するロードセレクト回
路と、前記シフトクロックを入力し、アロケーションデ
ータで設定されるクロック数で第１の停止信号を出力
し、符号化処理時には前記ｍに等しいクロック数で第２
の停止信号を出力する停止信号回路と、第１の停止信号
を復号処理時のレディ信号、第２の停止信号を符号化処
理時のレディ信号として前記符号化・復号切り換え信号
により切り換えて出力するレディセレクト回路と、第２
のシフトレジスタをクリアするクリア回路と備え、符号
化処理時にはアロケーションデータと符号化前データと
の組をそれぞれ停止信号回路と第１のシフトレジスタに
設定し、第１の停止信号でシフトクロックが停止するご
とにつぎのアロケーションデータと符号化前データの組
を設定して、第２の停止信号でシフトクロックが停止し
た時点で、前記ｎビットの符号化前データから対応する
アロケーションデータで指定されるビット数に短縮され
たデータの複数個が第２のシフトレジスタを満たして配
列し、復号処理時には第１のレジスタに符号化データを
設定したのち、アロケーションデータを停止信号回路に
設定してシフトクロック生成回路を起動し、停止信号に
よりシフトが停止した時点で、アロケーションデータが
指定したビット数のデータが前記符号化データから切り
出されて第２のシフトレジスタに配列し、そのデータが
読み出されたのち前記クリア回路により第２のシフトレ
ジスタをクリアし、つぎのアロケーションデータを設定
し、前記レディ信号が符号化処理または復号処理の終了
を示すようにした信号処理装置であり、 また、本発明
の第４の課題解決手段は、シフトクロックを生成するシ
フトクロック生成回路と、符号化データラッチパルスに
より符号化データを一時記憶するｎビットラッチと、符
号化データロードパルスで前記ｎビットラッチからｎビ
ットの符号化データを入力し、前記シフトクロックによ
りＭＳＢ方向にシフトするｎビットの第１のシフトレジ
スタと、第１のシフトレジスタのシフト動作でオーバー
フローしたビットデータを順次ＬＳＢに入力して前記シ
フトクロックによりＭＳＢ方向にシフトするｍビットの
第２のシフトレジスタと、前記シフトクロックを入力
し、アロケーションデータで設定されるクロック数で停
止信号を出力する停止信号回路と、前記シフトクロック
を入力し、ｎカウントで前記符号化データロードパルス
を発生するロード信号回路と、第２のシフトレジスタを
クリアするクリア回路とを備え、前記アロケーションデ
ータロードパルスにより前記アロケーションデータを前
記停止信号回路に設定するとともにシフトクロック生成
回路を起動し、シフトクロックが停止した時点で、アロ
ケーションデータが指定したビット数のデータを前記符
号化データから切り出して第２のシフトレジスタに配列
して得るとともに前記停止信号を処理完了を示すレディ
信号として出力し、データが読み出された第２のシフト
レジスタを前記クリア回路によりクリアし、前記ロード
信号回路が前記シフトクロックをｎカウントした時点で
第１のシフトレジスタにデータがない場合には直ちに符
号化データロードパルスを発生してｎビットラッチから
つぎの符号化データを第１のシフトレジスタに設定する
ようにした信号処理装置である。

【００２７】

【作用】本発明は第１の課題解決手段において、ｎビッ
トの第１のシフトレジスタに設定された符号化前データ
がシフトクロックによりＭＳＢ方向にシフトし、オーバ
ーフローしたビットデータがｍビットの第２のシフトレ
ジスタのＬＳＢに入力されてシフトクロックによりＭＳ
Ｂ方向にシフトする。停止信号回路によりシフトクロッ
クの数がアロケーションデータで設定されるので、符号
化前データのうちのＭＳＢ側アロケーションデータ指定
数のビットデータが第２のシフトレジスタに移ってシフ
トクロックが停止する。シフトクロックの停止ごとに符
号化前データとアロケーションデータを設定すること
で、アロケーションデータで指定されるビット数の符号
化前データのＭＳＢ側データが順次第２のシフトレジス
タに配列する。停止信号回路の第２の停止信号により、
第２のシフトレジスタにｍ個のビットデータが配列した
時点でシフトクロックが停止し、ｍビットからなる符号
化データの配列が完了し、レディ信号が出力する。

【００２８】また、第２の課題解決手段において、ｎビ
ットの第１のシフトレジスタに設定された符号化データ
がシフトクロックによりＭＳＢ方向にシフトし、オーバ
ーフローしたビットデータがｍビットの第２のシフトレ
ジスタのＬＳＢに入力されてシフトクロックによりＭＳ
Ｂ方向にシフトする。停止信号回路によりシフトクロッ
クの数がアロケーションデータで設定されるので、符号
化データのうちのＭＳＢ側アロケーションデータ指定の
ビット数のデータが第２のシフトレジスタに移ってシフ
トクロックが停止する。シフトクロックの停止ごとにア
ロケーションデータを設定することで、アロケーション
データで指定されるビット数の符号化データのＭＳＢ側
データが第２のシフトレジスタに得られる。これがアロ
ケーションデータに対応するサブバンドの可変長データ
である。また、停止信号ごとにレディ信号を得る。この
レディ信号出力が処理終了を示し、それにもとづいて内
容が読み出された第２のシフトレジスタは、クリア回路
によりクリアされる。

【００２９】また、第３の課題解決手段において、ｎビ
ットの第１のシフトレジスタに設定された符号化データ
がシフトクロックによりＭＳＢ方向にシフトし、オーバ
ーフローしたビットデータがｍビットの第２のシフトレ
ジスタのＬＳＢに順次入力され、シフトクロックにより
ＭＳＢ方向にシフトする。セレクト回路がアロケーショ
ンデータロードパルスと符号化データロードパルスとを
符号化処理と復号処理とに対応して切り換えてシフトク
ロック生成回路に供給することで、シフトクロック発生
開始のタイミングを符号化処理と復号処理とに対処させ
る。符号化処理と復号処理における第１のシフトレジス
タと第２のシフトレジスタの動作は第１の課題解決手段
と第２の課題解決手段における動作と同じである。な
お、停止信号回路における第２の停止信号は、復号処理
においては符号化復号切り換え信号により切断され、発
生しない。

【００３０】また、第４の課題解決手段において、ｎビ
ットラッチが一旦符号化データをラッチする。そのと
き、第１のシフトレジスタにデータがないときにはデー
タロードパルスによりただちにラッチから第１のシフト
レジスタに符号化データがロードされ、また第１のシフ
トレジスタにデータが存在するときは、そのままラッチ
している。アロケーションデータロードパルスでアロケ
ーションデータを設定するごとにシフトクロックが起動
し、第１のシフトレジスタのＭＳＢ側データが第２のシ
フトレジスタにアロケーションデータの指定したビット
数だけ移行する。ロード信号回路はシフトクロックの総
数をカウントし、ｎカウントとなったときに第１のシフ
トレジスタのデータが全てシフトし終えたことを示す。
そのｎビット検出がロードパルス発生回路にロードパル
スを発生させ、ｎビットラッチにラッチしているつぎの
符号化データを第１のシフトレジスタに設定し、つぎの
復号処理に移行する。

【００３１】

【実施例】（実施例１）以下、本発明の第１の課題解決
手段の第１の実施例の信号処理装置について図面を参照
しながら説明する。

【００３２】本発明の第１の課題解決手段は、各サブバ
ンドの符号化前データを短縮し、配列して記録信号を得
る符号化手段に関する。図１は本実施例の信号処理装置
の構成をブロック図で示す。図において、１はビット割
当情報であるアロケーションデータをアロケーションデ
ータロードパルスのタイミングで設定し、符号化前デー
タロードパルス入力の時点から動作するシフトクロック
をカウントダウンするカウンタ、２はカウンタ１がゼロ
カウントとなった時点で所定期間のストップ信号を出力
するストップ信号生成回路、３は論理和回路、４はｋビ
ットカウンタ６とｍビットシフトレジスタ７とｎビット
シフトレジスタ８とにシフトクロックを与えるシフトク
ロック生成回路であって、前記符号化前データロードパ
ルスの入力で動作を開始し、前記ストップ信号の入力で
動作を停止する。５はｋビットカウンタ６のカウントが
ｍとなったことを検出するｍビット検出回路、６はシフ
トクロック生成回路４の出力するシフトクロックをカウ
ントするｋビットカウンタ、７はｎビットシフトレジス
タ８のオーバーフロー出力をＬＳＢ側に入力し、前記シ
フトクロックでＭＳＢ方向にシフトするｍビットシフト
レジスタ、８は符号化前データを符号化前データロード
パルスのタイミングで入力し、前記シフトクロックによ
りＭＳＢ方向にシフトするｎビットシフトレジスタであ
る。なお、ｎビットシフトレジスタ８に設定される符号
化前データは、前述のように音声信号の特性を適用した
サンプルデータであり、元の２４ビットのサンプルデー
タそのものではないが、アロケーションデータの指定す
るビット数にＬＳＢ側を切り捨てて配列すべき信号であ
る。したがって、ｎビットシフトレジスタのビット数ｎ
は符号化前データが十分に格納できる大きさを有するも
のとする。

【００３３】以下、上記構成要素の相互関係と動作につ
いて説明する。図２は本実施例の信号処理装置の動作を
タイミングチャートで示す。まず、０カウント状態のカ
ウンタ１にビット割当情報である第１番目のアロケーシ
ョンデータをアロケーションデータロードパルスのタイ
ミングで設定する。図２においては第１番目のアロケー
ションデータ５ビットが設定された状態を示す。その設
定に続く符号化前データロードパルスのタイミングで、
第１番目の符号化前データをｎビットシフトレジスタ８
に設定するとともに、シフトクロック生成回路４にシフ
トクロック出力動作を開始させる。この場合、符号化前
データロードパルスはシフトクロック生成回路の開始信
号すなわちスタート信号でもある。

【００３４】前記シフトクロックによりｎビットシフト
レジスタ８はＭＳＢ方向に順次シフトし、そのオーバー
フロー出力が順次ｍビットシフトレジスタ７のＬＳＢ側
に入力され、シフトクロックにより順次ＭＳＢ方向にシ
フトする。この過程において、カウンタ１はシフトクロ
ックをカウントダウンして第１番目のアロケーションデ
ータに等しいカウント数を数え終わったとき、すなわち
０カウントとなったとき、ストップ信号生成回路２に停
止信号、すなわちストップ信号をシフトクロック生成回
路に出力させる。このストップ信号によりシフトクロッ
ク生成回路４のシフトクロックが停止し、この時点でｍ
ビットシフトレジスタ７には符号化前データのうちのＭ
ＳＢ以降の、第１番目の割当ビット数だけのビットが格
納されている。

【００３５】つぎに、前記ストップ信号の終了時点でつ
ぎのアロケーションデータロードバルスを発生し、その
タイミングでつぎの第２番目のアロケーションデータ、
図２では６ビットをカウンタ１に設定し、また、符号化
前データロードパルスのタイミングでつぎの第２番目の
符号化前データをｎビットシフトレジスタ８に設定し、
前記同様のシフト動作によりｍビットシフトレジスタの
ＬＳＢ側に第２番目の符号化前データのＭＳＢ以降の第
２番目割当ビットが格納される。

【００３６】以上の動作を継続して行なう過程で、ｋビ
ットカウンタ６はシフトクロック動作開始後の総クロッ
ク数をカウントしており、そのカウント数がｍカウント
になるのをｍビット検出回路５が検出して停止信号を論
理和回路３を介してシフトレジスタ生成回路４に出力す
る。ｍビット検出回路５がｍカウントを検出して時点は
ｍビットシフトレジスタ７のｍ個のビットが全てデータ
で満たされた時点である。このビット数ｍを１スロット
のビット数に設定しておくと、複数個の可変長サンプル
データを配列した１スロット分のデータ列がｍビットシ
フトレジスタ７に得られたことになる。なお、図２では
図の簡略化のためにｍ＝８として示している。このよう
に、ｍビットカウンタ５の停止信号は１スロット分の符
号化が終了したレディ信号でもある。このレディ信号の
タイミングでｍビットシフトレジスタ７のデータを信号
フレームを格納するレジスタ（図示せず）の所定の位置
に転送する。

【００３７】なお、マイクロコンピュータやディジタル
シグナルプロセッサなどの制御手段は、レディ信号を検
知して読み出し信号を発生し、ｍビットシフトレジスタ
７からゲートバッファ１０を介してデータ列を読み出し
たのち、クリア回路９によりｍビットシフトレジスタ７
の全ビットをクリアする。

【００３８】以上のように本発明の第１の課題解決手段
の第１の実施例の信号処理装置によれば、符号化前デー
タをＭＳＢ方向にシフトする第１のシフトレジスタと、
そのシフト動作でオーバーフローするビットデータをＬ
ＳＢに順次入力してＭＳＢ方向にシフトする第２のシフ
トレジスタとを設け、シフトさせるクロック数をその符
号化前データに対応するアロケーションデータにより設
定することにより、第２のシフトレジスタに符号化前デ
ータのＭＳＢ側のアロケーションデータが指定するビッ
ト数のデータ列、すなわち可変長データが得られ、符号
化前データとそのアロケーションデータとの組をクロッ
クの停止するごとに順次設定してシフトし、また、クロ
ック数が第２のレジスタのビット数となる時点でクロッ
クを停止させて、複数個の可変長サンプルデータの配列
が第２のシフトレジスタに得られるようにする信号処理
装置とすることにより、ハードウエアのみで構成した符
号化処理装置を実現し、制御手段に他の処理を同時進行
させることにより複雑な信号処理を高速化できる。

【００３９】なお、アロケーションデータと符号化前デ
ータとの組のすべてを設定およびシフトし終えて、ｍビ
ットシフトレジスタ７の全ビットがデータで満たされな
い場合、残りのビットにはビットデータ「０」をＬＳＢ
側に入力するものとする。この場合は、アロケーション
データにビット数の最大値を与え、全ビットが「０」の
符号化前データを設定してシフトすれば、ｍビットシフ
トレジスタが満たされた状態でシフトが停止するので、
残余部分が何ビットであっても自動的にＬＳＢ側を
「０」で満たすことができる。さらに、すべてのビット
データが「０」であるｍビットシフトレジスタを必要と
する場合は、クリア信号によりｍビットシフトレジスタ
７をゼロで満たすことも可能である。

【００４０】（実施例２）以下、本発明の第１の課題解
決手段の第２の実施例の信号処理装置について図面を参
照しながら説明する。図３は本実施例の信号処理装置の
構成をブロック図で示す。なお、第１の実施例と同じ構
成要素には同一番号を付して説明を省略する。本実施例
が第１の実施例と異なるところは、アロケーションデー
タが与えるビット数情報が特別な意味を持つ場合を停止
信号回路２１が検出し、そのアロケーションデータの可
変長データの生成を禁止するようにしたことであり、た
とえば実施例１におけるアロケーションデータがたとえ
ば００００であって可変長データの生成を禁止する場合
など、その禁止情報を停止信号回路２１が検出するよう
にしたものある。図３において、停止信号回路２１は禁
止情報検出回路９と、その検出信号によりシフトクロッ
クを停止させる論理積回路１０とを備える。ビット割当
が０ビットあることはデータが不要であることを意味す
るので、本実施例はそのデータを記録することを省略す
ることでビット数を削減する手段に対応する信号処理装
置である。

【００４１】図３において、カウンタ１に設定されたア
ロケーションデータがビット割当情報であるとともに、
可変長サンプルデータ生成禁止情報である場合、Ｊ検出
回路１１が禁止情報であることを検出して検出信号をイ
ンバータ１３を介して論理積回路１２に入力し、論理積
回路１２は前記検出信号によりシフトクロックの出力を
切断する。したがって、そのアロケーションデータに対
応する符号化前データに対してシフトが行なわれず、ｍ
ビットシフトレジスタにはその可変長サンプルデータが
入力しない。また、シフトクロックが停止しているので
つぎのアロケーションデータと符号化前データとの組が
設定されシフト動作に移る。その他の動作については実
施例１と同じである。

【００４２】以上のように本発明の第１の課題解決手段
の第２の実施例の信号処理装置によれば、アロケーショ
ンデータが可変長サンプルデータ生成禁止情報であるこ
とを検出してシフトクロック停止信号を出力する手段を
備えた停止信号回路を有する信号処理装置とすることに
より、禁止情報を与えるアロケーションデータに対応す
る可変長データを含まない符号化データを生成すること
ができる。

【００４３】（実施例３）以下、本発明の第２の課題解
決手段の第１の実施例の信号処理装置について図面を参
照しながら説明する。図４は本実施例の信号処理装置の
構成をブロック図で示し、図５は本実施例の信号処理装
置の動作をタイミングチャートで示す。本発明の第２の
課題解決手段は、再生信号の符号化データから各サブバ
ンドのデータを得る復号手段に関する。なお、第１およ
び第２の実施例と同じ構成要素には同一番号を付して説
明を省略する。

【００４４】図４において、ｎビットシフトレジスタ８
に符号化データの１スロット分が符号化データロードパ
ルスにより設定される。つぎに、カウンタ１に信号フレ
ームのアロケーションデータ領域に配列されたアロケー
ションデータの先頭の１つがアロケーションデータロー
ドパルスにより設定されるとともに、シフトクロック生
成回路４のシフト動作が開始される。ｎビットシフトレ
ジスタ８の符号化データはシフトクロックによりＭＳＢ
方向にシフトし、オーバーフローしたビットデータがｍ
ビットシフトレジスタ７のＬＳＢに順次入力するととも
に、シフトクロックによりＭＳＢ方向にシフトする。カ
ウンタ１がアロケーションデータの与えたビット数だけ
カウントし終えた時点でストップ信号生成回路が停止信
号をシフトクロック生成回路４に出力し、シフトクロッ
クが停止してシフト動作が停止する。この時点でｍビッ
トシフトレジスタのＬＳＢ側に、符号化データのうちの
アロケーションデータの指定したビット数のデータが入
力された状態にある。符号化データにおける可変長デー
タの配列順序はアロケーションデータの配列順序と同じ
であり、またデータビット数もアロケーションデータの
指定したビット数にしたものであるから、ｍビットシフ
トレジスタ７に得られたデータはアロケーションデータ
に対応するサブバンドの可変長サンプルデータにほかな
らない。

【００４５】したがって、停止信号はサブバンドの可変
長サンプルデータの得られたことを示すレディ信号とし
て出力され、それを検出したＤＳＰなどによる制御回路
（図示せず）が読み出し信号を出力し、ｍビットシフト
レジスタ７のデータをゲートバッファ１０を介して読み
出し、クリア回路９によりｍビットシフトレジスタ７の
全ビットをゼロにクリアする。可変長サンプルデータを
読み出したのち、つぎの配列のアロケーションデータを
カウンタ１に設定し、同様につぎのサブバンドの可変長
サンプルデータを得る。この動作を繰り返し行なって、
１スロット分の符号化データの全ビットを可変長サンプ
ルデータに分割し終えると、つぎの１スロット分の符号
化データをｎビットシフトレジスタに設定して同様の操
作を繰り返し、フレームの全符号化データを可変長サン
プルデータに復号することができる。

【００４６】以上のように本発明の第２の課題解決手段
の第１の実施例の信号処理装置によれば、符号化データ
ロードパルスで設定されたｎビットの符号化データをシ
フトクロックによりＭＳＢ方向にシフトするｎビットの
第１のシフトレジスタと、第１のシフトレジスタのシフ
ト動作でオーバーフローしたビットデータを順次ＬＳＢ
に入力して前記シフトクロックによりＭＳＢ方向にシフ
トするｍビットの第２のシフトレジスタと、前記シフト
クロックを生成するシフトクロック生成回路と、前記シ
フトクロックを入力し、アロケーションデータで設定さ
れるクロック数で停止信号を出力する停止信号回路とを
備え、前記符号化データを第１のシフトレジスタに設定
したのち、アロケーションデータを停止信号回路に設定
するとともに前記シフトクロック生成回路を起動し、シ
フトクロックが停止信号で停止するごとにつぎのアロケ
ーションデータを順次設定してシフトクロックを動作さ
せることにより、第２のシフトレジスタにアロケーショ
ンデータが指定したビット数の復号データを得るととも
に、停止信号を復号処理終了のレディ信号として出力す
るようにした信号処理装置とすることにより、ハードウ
エアのみで構成した復号処理装置を実現し、制御手段に
他の処理を同時進行させることにより複雑な信号処理を
高速化できる。

【００４７】（実施例４）以下、本発明の第２の課題解
決手段の第２の実施例の信号処理装置について図面を参
照しながら説明する。図６は本実施例の信号処理装置の
構成をブロック図で示す。なお、第３の実施例と同じ構
成要素には同一番号を付して説明を省略する。本実施例
は実施例２に対応する復号手段であって、アロケーショ
ンデータが禁止情報を与える場合に、第２のシフトレジ
スタからゼロデータが出力されるようにするものであ
る。すなわち、禁止情報に対応する可変長データは符号
化データに含まれていないので、その場合にはシフト動
作を停止させ、前回の読み出し後にクリア信号で設定さ
れたゼロデータを読み出すように動作する。この場合、
禁止情報検出回路１１がアロケーションデータの禁止情
報を検出し、検出信号を論理積回路１２に入力して、シ
フトクロック出力を停止させる。また、論理和回路１３
は停止信号と禁止情報検出信号とを入力し、どちらに対
してもレディ信号を出力する。その他の動作は実施例３
と同じであり、説明を省略する。

【００４８】以上のように本発明の第２の課題解決手段
の第２の実施例の信号処理装置によれば、アロケーショ
ンデータが可変長サンプルデータ生成禁止情報であるこ
とを検出してシフトクロック停止信号を出力する手段を
備えた停止信号回路を有する信号処理装置とすることに
より、禁止情報を与えるアロケーションデータに対応す
る復号データである可変長データを出力しない復号処理
ができる。

【００４９】（実施例５）以下、本発明の第３の課題解
決手段の一実施例の信号処理回路について、図面を参照
しながら説明する。図７は本実施例の信号処理装置の構
成をブロック図で示す。本実施例が符号化前データを可
変長データに変換して配列する符号化処理と、符号化デ
ータからサブバンドの可変長データを求める復号処理と
を切り換えて実行できる信号処理装置に関する。

【００５０】実施例１から実施例４に記載したように、
符号化の信号処理装置と復号の信号処理装置は共通な構
成要素を備えている。したがって、この共通な構成要素
を有効に利用して符号化処理と復号処理とを切り換えて
実行できる信号処理装置を実現することができる。

【００５１】図１に示した符号化の信号処理回路と、図
４に示した復号の信号処理回路とを比較すると、カウン
タ１とストップ信号生成回路２とシフトクロック生成回
路４と第２のシフトレジスタ７とｎビットシフトレジス
タ８とクリア回路９とが共通な構成要素である。一方、
図２に示した符号化処理の動作を示すタイミングチャー
トと、図５に示した復号処理の動作を示すタイミングチ
ャートを比較すれば明らかなように、符号化処理におい
ては、先にアロケーションデータをカウンタ１に設定
し、つぎに符号化前データをｎビットシフトレジスタに
設定してシフト動作に移行するが、復号処理において
は、先に符号化データを第１のシフトレジスタに設定し
ておき、アロケーションデータの設定に合わせてシフト
動作を実行する。すなわち、シフト動作の開始タイミン
グを符号化前データロードパルスのタイミングとする
か、またはアロケーションデータロードパルスのタイミ
ングとするかの違いがある。

【００５２】また、符号化処理ではアロケーションデー
タの指定するクロック数と第２のシフトレジスタが満た
される時点のクロック数とでシフトクロックを停止させ
るが、復号処理ではアロケーションデータによる停止だ
けでよい。さらに、符号化処理においてはアロケーショ
ンデータによる停止信号をレディ信号とし、復号処理に
おいてはｍビット検出の信号をレディ信号とする。

【００５３】したがって、１つの装置で符号化と復号と
を切り換えて処理する装置は、符号化装置または復号装
置にシフトクロックの開始タイミングの切り換え手段
と、停止信号の切り換え手段と、レディ信号の切り換え
手段とを設けたもので実現できる。図７において、ロー
ドセレクト回路１８はアロケーションデータロードパル
スとデータロードパルスとを切り換えてシフトレジスタ
に入力するための切り換え手段である。すなわち、アロ
ケーションデータロードパルスと、データロードパルス
とを入力し、符号化・復号切り換え信号により、符号化
処理においては符号化前データロードパルスをシフトレ
ジスタ生成回路に接続し、復号処理においてはアロケー
ションデータロードパルスをシフトレジスタ生成回路に
接続する。また、論理積回路１９はｍビット検出回路５
による第２の停止信号が復号処理には不要であるので、
符号化・復号切り換え信号により復合処理の場合に切断
するための切り換え手段である。また、レディセレクト
回路２０は符号化処理におけるｍビット検出の第２の停
止信号と、復号処理におけるアロケーションデータによ
る停止信号とを切り換えてレディ信号とするための切り
換え手段である。

【００５４】上記の構成において、図７に示した装置は
符号化・復号切り換え信号による切り換え操作により、
符号化処理においては図１に示した信号処理装置、復号
処理においては図４に示した信号処理装置と実質同一で
ある。符号化処理と復号処理の動作については他の実施
例で説明したので説明を省略する。

【００５５】以上のように、本実施例の信号処理装置に
よれば、符号化・復号切り換え信号によりアロケーショ
ンデータロードパルスと符号化前データロードパルスと
を切り換えてシフトクロック生成回路の動作開始信号と
する切り換え手段と、ｍビットシフトレジスタがデータ
で満たされるときのシフトクロック停止信号を復号時に
出力させないための切り換え手段と、アロケーションデ
ータによる停止信号とｍビット検出による停止信号とを
切り換えてレディ信号とする切り換え手段とを設けた停
止信号回路を有する信号処理装置とすることにより、多
数の共通構成要素を共用して符号化処理も復号処理もで
きる信号処理装置を実現でき、符号化処理の装置と復号
処理の装置をそれぞれ独立に設ける必要がなく、信号処
理装置の構成を非常に簡単にする効果がある。

【００５６】（実施例６）以下、本発明の第４の課題解
決手段の一実施例の信号処理装置について、図面を参照
しながら説明する。図８は本実施例の信号処理装置の構
成をブロック図で示す。なお、第３の実施例と同じ構成
要素には同一番号を付して説明を省略する。本実施例は
復調手段においてアロケーションデータと符号化データ
とを効率的に設定する手段に関する。実施例４に示した
復号の信号処理手段ではｎビットシフトレジスタ８の符
号化データを全てシフトし終えるまでは、つぎの符号化
データをｎビットシフトレジスタ８に設定することがで
きない。しかし、制御手段、たとえばＤＳＰなどの処理
動作の都合によっては、前記シフト動作完了に合わせて
つぎの符号化データを設定する操作が他の処理との関係
で不都合な場合もあり、したがって、シフト動作完了に
無関係に符号化データをｎビットシフトレジスタ８に設
定できるのが好ましい。本実施例は上記の課題を解決す
る手段である。本実施例が実施例４と異なるところは、
ｎビット符号化データを符号化データラッチパルスのタ
イミングで一時格納するｎビットラッチ１４と、シフト
クロックをカウントするｎビットカウンタ１５と、前記
ｎビットカウンタがシフトクロックをｎ個カウントした
タイミングで、ｎビットラッチ１４のデータをｎビット
シフトレジスタ８に設定するためのロードパルスを発生
するロードパルス発生回路１６と、前記ロードパルスを
発生したタイミングで前記ｎビットカウンタをクリアす
るためのクリア信号を発生するクリア信号発生回路１７
とを備えたことである。

【００５７】以下、上記構成の相互関係と動作について
説明する。符号化データを符号化データロードパルスに
より一旦ｎビットラッチ１４に設定して一時記憶させ
る。このとき、ｎビットシフトレジスタ８にデータがな
いときには、ロードパルス発生回路１６がただちにつぎ
のクロックでロードパルスを発生して、ラッチのデータ
を第１のシフトレジスタにロードする。ただし、ｎビッ
トシフトレジスタ８にデータが存在するときは、ロード
パルスを発生せず、符号化データデータはラッチ１４に
保持されたままとなる。つぎにシフト動作を開始させる
ためにアロケーションデータロードパルスをカウンタ１
に設定してアロケーションデータを設定するとともに、
シフトクロック生成回路４に入力してシフトクロックを
発生させる。ｎビットシフトレジスタ８とｍビットシフ
トレジスタ７により実施例４と同じ動作により、ｍビッ
トシフトレジスタにｍビットの可変長サンプルデータが
格納され、読み出し信号によりデータバスに読み出され
る。この動作を繰り返し実行し、ｎビットカウンタ１５
がシフトクロックのｎ個をカウントした時点はｎビット
シフトレジスタ８のデータがすべてシフトし終えた時点
である。この時点でｎビットカウンタ１５がロードパル
ス発生回路１６にロードパルスを発生させ、すでにｎビ
ットラッチ１４に格納された符号化データがｎビットシ
フトレジスタ８に設定される。また、このタイミングで
ｎビットカウンタ１５はクリア信号発生回路１７により
クリアされる。

【００５８】以上のように本発明の第４の課題解決手段
の一実施例の信号処理装置によれば、符号化データを一
旦ラッチするｎビットラッチと、ｎビットシフトレジス
タのデータが空になったことを検知するためのカウンタ
と、前記検知結果またはｎビットシフトレジスタが空の
場合にはただちにラッチした符号化データをｎビットシ
フトレジスタに設定するためのロードパルスを発生する
ロードパルス発生回路とを備えた信号処理装置とするこ
とにより、符号化データをｎビットラッチに任意のタイ
ミングで設定しておき、アロケーションデータによるシ
フト動作が進行して全ビットが空になったタイミングで
つぎの符号化データが自動的にｎビットシフトレジスタ
に設定されることとなり、制御手段がシフト動作完了に
合わせてつぎの符号化データをｎビットシフトレジスタ
に設定する必要がなく、信号処理を並列処理する場合に
効果がある。

【００５９】なお、上記実施例は復号処理の場合である
が、ｎビットラッチに符号化前データをラッチし、ｎビ
ットカウンタ１５がシフトクロックのｍ個をカウントす
るごとにロードパルスを発生し、そのロードパルスによ
りｎビットラッチの符号化前データを第１のシフトレジ
スタに設定する構成とすれば、上記と同様の動作によ
り、第１のシフトレジスタに符号化前データを設定する
タイミングが簡単となる符号化処理の信号処理装置を得
ることができる。

【００６０】

【発明の効果】以上の実施例から明らかなように、本発
明の第１の課題解決手段の信号処理装置によれば、シフ
トクロックを生成するシフトクロック生成回路と、符号
化前データロードパルスで設定されたｎビットの符号化
前データを前記シフトクロックによりＭＳＢ方向にシフ
トするｎビットの第１のシフトレジスタと、第１のシフ
トレジスタのシフト動作でオーバーフローしたビットデ
ータを順次ＬＳＢに入力して前記シフトクロックにより
ＭＳＢ方向にシフトするｍビットの第２のシフトレジス
タと、前記シフトクロックを入力し、アロケーションデ
ータで設定されるクロック数で第１の停止信号を出力
し、前記ｍに等しいクロック数で第２の停止信号を出力
する停止信号回路とを備え、前記アロケーションデータ
を前記停止信号回路に設定したのち、そのアロケーショ
ンデータに対応する符号化前データを第１のシフトレジ
スタに設定するとともに前記シフトクロック生成回路を
起動し、シフトクロックが第１の停止信号で停止するご
とにつぎのアロケーションデータと符号化前データとの
組を順次設定してシフトクロックを動作させ、シフトク
ロックが第２の停止信号で停止するまでアロケーション
データと符号化前データとの組を順次設定することによ
り、符号化前データをアロケーションデータが指定した
ビット数に短縮したデータの複数個の配列でなるｍビッ
トのデータ列を第２のシフトレジスタに得るとともに、
第２の停止信号を符号化処理終了を示すレディ信号とし
て出力するようにした信号処理装置とすることにより、
ＤＳＰなどによる制御装置のプログラム処理によらな
い、ハードウエア構成の符号化処理の信号処理回路を実
現でき、制御装置の処理負担を軽減し、信号処理を分担
することにより符号化処理を高速に実行できる効果があ
る。

【００６１】また、本発明の第２の課題解決手段の信号
処理装置によれば、シフトクロックを生成するシフトク
ロック生成回路と、符号化データロードパルスで設定さ
れたｎビットの符号化データを前記シフトクロックによ
りＭＳＢ方向にシフトするｎビットの第１のシフトレジ
スタと、第１のシフトレジスタのシフト動作でオーバー
フローしたビットデータを順次ＬＳＢに入力して前記シ
フトクロックによりＭＳＢ方向にシフトするｍビットの
第２のシフトレジスタと、前記シフトクロックを入力
し、アロケーションデータで設定されるクロック数で停
止信号を出力する停止信号回路と、第２のシフトレジス
タをクリアするクリア回路とを備え、前記符号化データ
を第１のシフトレジスタに設定したのち、アロケーショ
ンデータを停止信号回路に設定するとともに前記シフト
クロック生成回路を起動し、シフトクロックが停止信号
により停止した時点で、アロケーションデータが指定し
たビット数のデータを前記符号化データから切り出して
第２のシフトレジスタに得るとともに停止信号を復号処
理終了を示すレディ信号として出力し、前記レディ信号
に従って第２のシフトレジスタのデータを復号データと
して読み出したのち前記クリア回路により第２のシフト
レジスタをクリアし、つぎのアロケーションデータを設
定してつぎの復号データを得る動作を繰り返すようにし
た信号処理装置とすることにより、ＤＳＰなどによる制
御装置のプログラム処理によらない、ハードウエア構成
の符号化処理の信号処理回路を実現でき、制御装置の処
理負担を軽減し、信号処理を分担することにより復号処
理を高速に実行できる効果がある。

【００６２】また、本発明の第３の課題解決手段の信号
処理装置によれば、シフトクロックを生成するシフトク
ロック生成回路と、データロードパルスで設定されたｎ
ビットのデータを前記シフトクロックによりＭＳＢ方向
にシフトするｎビットの第１のシフトレジスタと、第１
のシフトレジスタのシフト動作でオーバーフローしたビ
ットデータを順次ＬＳＢに入力して前記シフトクロック
によりＭＳＢ方向にシフトするｍビットの第２のシフト
レジスタと、アロケーションデータロードパルスとデー
タロードパルスを入力し、符号化・復号切り換え信号に
より、符号化処理時にはデータロードパルス、復号処理
時にはアロケーションデータロードパルスを前記シフト
クロック生成回路に開始信号として出力するロードセレ
クト回路と、前記シフトクロックを入力し、アロケーシ
ョンデータで設定されるクロック数で第１の停止信号を
出力し、符号化処理時には前記ｍに等しいクロック数で
第２の停止信号を出力する停止信号回路と、第１の停止
信号を復号処理時のレディ信号、第２の停止信号を符号
化処理時のレディ信号として前記符号化・復号切り換え
信号により切り換えて出力するレディセレクト回路と、
第２のシフトレジスタをクリアするクリア回路と備え、
符号化処理時にはアロケーションデータと符号化前デー
タのと組をそれぞれ停止信号回路と第１のシフトレジス
タに設定し、第１の停止信号でシフトクロックが停止す
るごとにつぎのアロケーションデータと符号化前データ
の組を設定して、第２の停止信号でシフトクロックが停
止した時点で、前記ｎビットの符号化前データから対応
するアロケーションデータで指定されるビット数に短縮
されたデータの複数個が第２のシフトレジスタを満たし
て配列し、復号処理時には第１のレジスタに符号化デー
タを設定したのち、アロケーションデータを停止信号回
路に設定してシフトクロック生成回路を起動し、停止信
号によりシフトが停止した時点で、アロケーションデー
タが指定したビット数のデータが前記符号化データから
切り出されて第２のシフトレジスタに配列し、そのデー
タが読み出されたのち前記クリア回路により第２のシフ
トレジスタをクリアし、つぎのアロケーションデータを
設定し、前記レディ信号が符号化処理または復号処理の
終了を示すようにした信号処理装置とすることにより、
ＤＳＰなどによる制御装置のプログラム処理によらな
い、ハードウエア構成の符号化と復号の信号処理回路を
実現でき、制御装置の処理負担を軽減し、信号処理を分
担することにより符号化と復号処理を高速に実行でき、
さらに符号化処理と復号処理とを共通な構成要素を活用
して行ことにより装置の構成を簡単にできる効果があ
る。

【００６３】また、本発明の第４の課題解決手段の信号
処理装置によれば、シフトクロックを生成するシフトク
ロック生成回路と、符号化データラッチパルスにより符
号化データを一時記憶するｎビットラッチと、符号化デ
ータロードパルスで前記ｎビットラッチからｎビットの
符号化データを入力し、前記シフトクロックによりＭＳ
Ｂ方向にシフトするｎビットの第１のシフトレジスタ
と、第１のシフトレジスタのシフト動作でオーバーフロ
ーしたビットデータを順次ＬＳＢに入力して前記シフト
クロックによりＭＳＢ方向にシフトするｍビットの第２
のシフトレジスタと、前記シフトクロックを入力し、ア
ロケーションデータで設定されるクロック数で停止信号
を出力する停止信号回路と、前記シフトクロックを入力
し、ｎカウントで前記符号化データロードパルスを発生
するロード信号回路と、第２のシフトレジスタをクリア
するクリア回路とを備え、前記アロケーションデータロ
ードパルスにより前記アロケーションデータを前記停止
信号回路に設定するとともにシフトクロック生成回路を
起動し、シフトクロックが停止した時点で、アロケーシ
ョンデータが指定したビット数のデータを前記符号化デ
ータから切り出して第２のシフトレジスタに配列して得
るとともに前記停止信号を処理完了を示すレディ信号と
して出力し、データが読み出された第２のシフトレジス
タを前記クリア回路によりクリアし、前記ロード信号回
路が前記シフトクロックをｎカウントした時点で第１の
シフトレジスタにデータがない場合には直ちに符号化デ
ータロードパルスを発生してｎビットラッチからつぎの
符号化データを第１のシフトレジスタに設定するように
した信号処理装置とすることにより、ＤＳＰなどによる
制御装置のプログラム処理によらない、ハードウエア構
成の符号化の信号処理回路を実現でき、制御装置の処理
負担を軽減し、信号処理を分担することにより符号化処
理を高速に実行でき、さらに符号化前信号をｎビットシ
フトレジスタに設定するタイミングをｎビットシフトレ
ジスタが丁度空になったタイミングに合わせる必要がな
いので制御の自由度が増加して、信号処理をより効率的
にできる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の課題解決手段の第１の実施例の
信号処理装置の構成を示すブロック図

【図２】本発明の第１の課題解決手段の第１の実施例の
信号処理装置の動作を示すタイミングチャート

【図３】本発明の第１の課題解決手段の第２の実施例の
信号処理装置の構成を示すブロック図

【図４】本発明の第２の課題解決手段の第１の実施例の
信号処理装置の構成を示すブロック図

【図５】本発明の第２の課題解決手段の第１の実施例の
信号処理装置の動作を示すタイミングチャート

【図６】本発明の第２の課題解決手段の第２の実施例の
信号処理装置の構成を示すブロック図

【図７】本発明の第３の課題解決手段の一実施例の信号
処理装置の構成を示すブロック図

【図８】本発明の第４の課題解決手段の一実施例の信号
処理装置の構成を示すブロック図

【図９】従来の信号処理装置の構成を示すブロック図

【図１０】音声信号をサブバンドの信号に分割する状態
を示す模式図

【図１１】最小可聴限度特性とビット割当の一例を示す
特性図

【図１２】信号フレームの構成を示す模式図

【図１３】ディジタルシグナルプロセッサによる従来の
符号化信号処理の課程を示す模式図

【図１４】ディジタルシグナルプロセッサによる従来の
符号化信号処理の動作を示すフローチャート

【図１５】ディジタルシグナルプロセッサによる従来の
復号信号処理の課程を示す模式図

【図１６】ディジタルシグナルプロセッサによる従来の
復号信号処理の動作を示すフローチャート

【符号の説明】

４ シフトクロック生成回路 ７ ｍビットシフトレジスタ（第２のシフトレジスタ） ８ ｎビットシフトレジスタ（第１のシフトレジスタ） ２１ 停止信号回路 ２２ アロケーションデータ入力端子 ２３ アロケーションデータロードパルス入力端子 ２４ 符号化前データロードパルス入力端子 ２５ 符号化前データ入力端子 ２６ レディ信号出力端子 ２７ 符号化データ出力端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−223359（ＪＰ，Ａ) 特開 平２−70128（ＪＰ，Ａ) 特開 昭63−31372（ＪＰ，Ａ) 特開 平３−106127（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/40

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 シフトクロックを生成するシフトクロッ
   ク生成回路と、符号化前データロードパルスで設定され
   たｎビットの符号化前データを前記シフトクロックによ
   りＭＳＢ方向にシフトするｎビットの第１のシフトレジ
   スタと、第１のシフトレジスタのシフト動作でオーバー
   フローしたビットデータを順次ＬＳＢに入力して前記シ
   フトクロックによりＭＳＢ方向にシフトするｍビットの
   第２のシフトレジスタと、前記シフトクロックを入力
   し、アロケーションデータで設定されるクロック数で第
   １の停止信号を出力し、前記ｍに等しいクロック数で第
   ２の停止信号を出力する停止信号回路とを備え、前記ア
   ロケーションデータを前記停止信号回路に設定したの
   ち、そのアロケーションデータに対応する符号化前デー
   タを第１のシフトレジスタに設定するとともに前記シフ
   トクロック生成回路を起動し、シフトクロックが第１の
   停止信号で停止するごとにつぎのアロケーションデータ
   と符号化前データとの組を順次設定してシフトクロック
   を動作させ、シフトクロックが第２の停止信号で停止す
   るまでアロケーションデータと符号化前データとの組を
   順次設定することにより、符号化前データをアロケーシ
   ョンデータが指定したビット数に短縮したデータの複数
   個の配列でなるｍビットのデータ列を第２のシフトレジ
   スタに得るとともに、第２の停止信号を符号化処理終了
   を示すレディ信号として出力するようにした信号処理装
   置。
2. 【請求項２】 アロケーションデータをプリセット値と
   して入力する第１のカウンタと、シフトクロックにより
   第１のカウンタが前記プリセット値のカウントを実行し
   た時点で停止信号を出力するストップ信号生成回路と、
   前記シフトクロックをカウントする第２のカウンタと、
   第２のカウンタがシフトクロックをｍ個カウントした時
   点で停止信号を出力するｍビット検出回路とを備え、前
   記ストップ信号生成回路が出力する停止信号を第１の停
   止信号、前記ｍビット検出回路が出力する停止信号を第
   ２の停止信号およびレディ信号とする停止信号回路を有
   する請求項１記載の信号処理装置。
3. 【請求項３】 アロケーションデータをプリセット値と
   して入力する第１のカウンタと、シフトクロックにより
   第１のカウンタが前記プリセット値のカウントを実行し
   た時点で停止信号を出力するストップ信号生成回路と、
   前記アロケーションデータが禁止情報であるとき停止信
   号を出力する禁止情報検出回路と、前記シフトクロック
   をカウントする第２のカウンタと、第２のカウンタがシ
   フトクロックをｍ個カウントした時点で停止信号を出力
   するｍビット検出回路とを備え、前記ストップ信号生成
   回路が出力する停止信号と前記禁止情報検出回路が出力
   する停止信号との論理和により第１の停止信号を出力
   し、前記ｍビット検出回路が出力する停止信号を第２の
   停止信号およびレディ信号とする停止信号回路を備えた
   請求項１記載の信号処理装置。
4. 【請求項４】 シフトクロックを生成するシフトクロッ
   ク生成回路と、符号化データロードパルスで設定された
   ｎビットの符号化データを前記シフトクロックによりＭ
   ＳＢ方向にシフトするｎビットの第１のシフトレジスタ
   と、第１のシフトレジスタのシフト動作でオーバーフロ
   ーしたビットデータを順次ＬＳＢに入力して前記シフト
   クロックによりＭＳＢ方向にシフトするｍビットの第２
   のシフトレジスタと、前記シフトクロックを入力し、ア
   ロケーションデータで設定されるクロック数で停止信号
   を出力する停止信号回路と、第２のシフトレジスタをク
   リアするクリア回路とを備え、前記符号化データを第１
   のシフトレジスタに設定したのち、アロケーションデー
   タを停止信号回路に設定するとともに前記シフトクロッ
   ク生成回路を起動し、シフトクロックが停止信号により
   停止した時点で、アロケーションデータが指定したビッ
   ト数のデータを前記符号化データから切り出して第２の
   シフトレジスタに得るとともに停止信号を復号処理終了
   を示すレディ信号として出力し、前記レディ信号に従っ
   て第２のシフトレジスタのデータを復号データとして読
   み出したのち前記クリア回路により第２のシフトレジス
   タをクリアし、つぎのアロケーションデータを設定して
   つぎの復号データを得る動作を繰り返すようにした信号
   処理装置。
5. 【請求項５】 アロケーションデータをプリセット値と
   して入力するカウンタと、シフトクロックにより前記カ
   ウンタが前記プリセット値のカウントを実行した時点で
   停止信号を出力するストップ信号生成回路とを備え、前
   記停止信号を停止信号およびレディ信号として出力する
   停止信号回路を備えた請求項４記載の信号処理装置。
6. 【請求項６】 アロケーションデータをプリセット値と
   して入力するカウンタと、シフトクロックにより前記カ
   ウンタが前記プリセット値のカウントを実行した時点で
   停止信号を出力するストップ信号生成回路と、前記アロ
   ケーションデータが禁止情報であるとき停止信号を出力
   する禁止情報検出回路とを備え、前記ストップ信号生成
   回路が出力する停止信号と禁止情報検出回路が出力する
   停止信号との論理和により停止信号を出力し、前記禁止
   情報に対してはクリア回路によりクリアされた第２のシ
   フトレジスタのゼロデータが読み出されるようにした請
   求項４記載の信号処理装置。
7. 【請求項７】 シフトクロックを生成するシフトクロッ
   ク生成回路と、データロードパルスで設定されたｎビッ
   トのデータを前記シフトクロックによりＭＳＢ方向にシ
   フトするｎビットの第１のシフトレジスタと、第１のシ
   フトレジスタのシフト動作でオーバーフローしたビット
   データを順次ＬＳＢに入力して前記シフトクロックによ
   りＭＳＢ方向にシフトするｍビットの第２のシフトレジ
   スタと、アロケーションデータロードパルスとデータロ
   ードパルスを入力し、符号化・復号切り換え信号によ
   り、符号化処理時にはデータロードパルス、復号処理時
   にはアロケーションデータロードパルスを前記シフトク
   ロック生成回路に開始信号として出力するロードセレク
   ト回路と、前記シフトクロックを入力し、アロケーショ
   ンデータで設定されるクロック数で第１の停止信号を出
   力し、符号化処理時には前記ｍに等しいクロック数で第
   ２の停止信号を出力する停止信号回路と、第１の停止信
   号を復号処理時のレディ信号、第２の停止信号を符号化
   処理時のレディ信号として前記符号化・復号切り換え信
   号により切り換えて出力するレディセレクト回路と、第
   ２のシフトレジスタをクリアするクリア回路と備え、符
   号化処理時にはアロケーションデータと符号化前データ
   の組とをそれぞれ停止信号回路と第１のシフトレジスタ
   に設定し、第１の停止信号でシフトクロックが停止する
   ごとにつぎのアロケーションデータと符号化前データと
   の組を設定して、第２の停止信号でシフトクロックが停
   止した時点で、前記ｎビットの符号化前データから対応
   するアロケーションデータで指定されるビット数に短縮
   されたデータの複数個が第２のシフトレジスタを満たし
   て配列し、復号処理時には第１のレジスタに符号化デー
   タを設定したのち、アロケーションデータを停止信号回
   路に設定してシフトクロック生成回路を起動し、停止信
   号によりシフトが停止した時点で、アロケーションデー
   タが指定したビット数のデータが前記符号化データから
   切り出されて第２のシフトレジスタに配列し、そのデー
   タが読み出されたのち前記クリア回路により第２のシフ
   トレジスタをクリアし、つぎのアロケーションデータを
   設定し、前記レディ信号が符号化処理または復号処理の
   終了を示すようにした信号処理装置。
8. 【請求項８】 アロケーションデータをプリセット値と
   して入力する第１のカウンタと、シフトクロックにより
   第１のカウンタが前記プリセット値のカウントを実行し
   た時点で停止信号を出力するストップ信号生成回路と、
   前記シフトクロックをカウントする第２のカウンタと、
   第２のカウンタがシフトクロックをｍ個カウントした時
   点で停止信号を出力するｍビット検出回路と、前記ｍビ
   ット検出回路の出力する停止信号を符号化・復号切り換
   え信号により符号化処理時のみ出力する切り換え手段を
   備え、前記ストップ信号生成回路が出力する停止信号を
   第１の停止信号、前記切り換え手段が出力する停止信号
   を第２の停止信号とする停止信号回路を備えた請求項７
   記載の信号処理装置。
9. 【請求項９】 停止信号回路がアロケーションデータの
   示す禁止情報を検出する禁止情報検出回路を備え、アロ
   ケーションデータが指定するカウント数および禁止情報
   に対して第１の停止信号を出力する停止信号回路を備え
   た請求項７記載の信号処理装置。
10. 【請求項１０】 シフトクロックを生成するシフトクロ
    ック生成回路と、符号化データラッチパルスにより符号
    化データを一時記憶するｎビットラッチと、符号化デー
    タロードパルスで前記ｎビットラッチからｎビットの符
    号化データを入力し、前記シフトクロックによりＭＳＢ
    方向にシフトするｎビットの第１のシフトレジスタと、
    第１のシフトレジスタのシフト動作でオーバーフローし
    たビットデータを順次ＬＳＢに入力して前記シフトクロ
    ックによりＭＳＢ方向にシフトするｍビットの第２のシ
    フトレジスタと、前記シフトクロックを入力し、アロケ
    ーションデータで設定されるクロック数で停止信号を出
    力する停止信号回路と、前記シフトクロックを入力し、
    ｎカウントで前記符号化データロードパルスを発生する
    ロード信号回路と、第２のシフトレジスタをクリアする
    クリア回路とを備え、前記アロケーションデータロード
    パルスにより前記アロケーションデータを前記停止信号
    回路に設定するとともにシフトクロック生成回路を起動
    し、シフトクロックが停止した時点で、アロケーション
    データが指定したビット数のデータを前記符号化データ
    から切り出して第２のシフトレジスタに配列して得ると
    ともに前記停止信号を処理完了を示すレディ信号として
    出力し、データが読み出された第２のシフトレジスタを
    前記クリア回路によりクリアし、前記ロード信号回路が
    前記シフトクロックをｎカウントした時点で第１のシフ
    トレジスタにデータがない場合には直ちに符号化データ
    ロードパルスを発生してｎビットラッチからつぎの符号
    化データを第１のシフトレジスタに設定するようにした
    信号処理装置。
11. 【請求項１１】 シフトクロックを入力してｎビットを
    カウントするｎビットカウンタと、前記ｎビットカウン
    トしたときに第１のシフトレジスタにデータがない場合
    にはただちにデータロードパルスを発生するロードパル
    ス発生回路と、前記符号化データロードパルスで前記ｎ
    ビットカウンタのクリア信号を発生するクリア信号発生
    回路とを有するロード信号回路を備えた請求項１０記載
    の信号処理装置。