JPH0237819A - ディジタルデータミュート装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンパクトディスク（ＣＤ）プレーャ、ＬＤ
プレーヤ及びディジタμオーダ　ｒテープレコーダ（Ｄ
ＡＴ）などのディジタルオーディオ記録再生装置で利用
するディジタルデータミュート装置に関するものである
。

従来の技術 近年、ディジタルデータミュート装置は、光デイスク装
置やメモリー、磁気テープ等の大容量記憶装置と組み合
わせて、そのディジタル化されたデータをアナログ信号
に変換して再生する装置として、より高品質な音声を再
生するために利用されている。

従来のディジタルデータミュート装置としては、例えば
、ＣＤプレーヤやＤＡＴのような高品位音声を再生する
装置においては、音声が再生される瞬間（ミュート解除
時）や再生終了時（ミュート時）に発生するノイズを除
去するためのひとつの例として、アナログ信号に変換さ
れる前のディジタルデータの段階でデータを乗算回路に
よって徐々に減少させて、ノイズの発生防止を行なって
いる。

以下図面を参照しながら、上述した従来のディジタルデ
ータミュート装置の一例について説明する。

第６図は、この従来のディジタルデータミュート装置の
ブロック図を示すものである。

第６図において、１は１ワードが１６ビツトで構成され
る入力データ列である。２はミューティング信号がロー
レベ／Ｌ／（″Ｌ”）の時には、クロックによって、２
進数でｏｏｏｏｏｏｏまで順次減少し、ミューティング
信号が′Ｈ”ハイレヘ／Ｌ／（’Ｈつの時には、２進数
で１ｏｏｏｏｏｏまで順次増加する７ビツトのカウンタ
ーで構成した乗数生成回路である。３は入力データ列１
と乗数生成回路２の出力データを乗算した結果の内、下
位ビットを四捨五入して上位１６ビツトを出力する乗算
回路である。４は乗算回路３から出力されるデータをア
ナログ信号に変換する１６ビソトのディジタルアナログ
変換器（ＤＡＣ）である。

以上のように構成された従来のディジタルデタミュート
装置について、第６図と合わせて以下その動作について
説明する。

まず、通常再生時には、第６図に示すようにミューティ
ング信号が′Ｈ１であるので乗数生成回路２の出力値は
１ｏｏｏｏｏｏである。乗算回路３では、入力データ列
１に乗数生成回路２の出力値１００００ｏｏを乗算して
上位１６ビツトを出力するので、乗算回路３の出力デー
タ列は入力データ列１と等しくなり、これがＤＡＣ４で
アナログ信号に変換されて再生される。

そこで、ミューティング信号を”Ｌ′にすると、その時
から乗数生成回路２の出力値はクロックによって順次減
少を始めるため、乗算回路３の出力は、入力データ列１
を徐々に減少させるものとなる。従って、ＤＡＣ４の出
力は、徐々に減衰し、乗数生成回路２の出力値がｏｏｏ
ｏｏｏｏとなった時には無音状態となる。

次に、ミューティング信号を″Ｈ′にすると、その時か
ら乗数生成回路２はクロックによって、その出力値が１
００００００となるまで順次増加を始め、乗算回路３の
出力は、入力データ列１に徐々に近づいたものとなり、
ＤＡＣ４の出力は、無音状態から徐々に増大を始め、乗
数生成回路２の出力値が１ｏ００ｏｏｏとなった時には
、通常の再生状態になる。

発明が解決しようとする課題 しかしながら上記従来の構成では、乗算回路３の演算時
間は、少なくとも入力データ列１０１周期よシも短くな
ければならず、複数チャンネルのデータを１つの乗算回
路で処理するような場合や、昨今のようにディジタルフ
ィルりによるオーバーサンプリングの手法によって、デ
ータの標本化周波数が実質的に高くなってくると、たと
えば、シリアル乗算器のような低速ではあるが、小規模
で安価な乗算器では、演算速度が追いつかなくなるため
、乗算器を複数使用したシ、あるいは大規模で高価な高
速乗算器を使用しなければならないという課題を有して
いた。

本発明は上記従来の課題を解決するもので、低速の乗算
回路手段でディジタルデータのミューティング及びミュ
ーティング解除を実現するディジタルデータミュート装
置を提供するものである。

課題を解決するための手段 上記課題を解決するために、本発明のディジタルデータ
ミュート装置は、入力ディジタルデータを第１のデータ
列とし、この第１のデータ列をｎ（ｎ＞Ｏ）個とびに間
引いて第２のデータ列として出力するデータ間引き回路
と、再生の制御を行なうミューティング信号の状態によ
って、増加または減少するＭビットの乗数を生成する乗
数生成回路と、第２のデータ列と乗数生成回路手段の出
力データとを互いに乗算し第３のデータ列として出力す
る乗算回路と、第１のデータ列かまたは第３のデータ列
のどちらか一方を選択して出力するデータ選択回路とを
備えたものである。

作　　用 本発明は、上記した構成によって、通常の再生には、入
力データ列をそのまま出力するが、通常再生状態からミ
ューティングを行なう場合やまだは、その逆を行なう場
合には、入力データ列をデータ間引き回路でデータ間引
きを行い、実質的なデータの標本化周波数を下げたデー
タ列に対して、乗数生成回路で生成した徐々に減少して
いく係数を乗算することによって、乗算回路の演乗速度
は入力データ列の間引き後のデータに対応すればよいこ
ととなシ、低速な乗算回路でも、徐々に再生信号をミュ
ーティングあるいはミューティング解除させることとな
る。

実施例 以下本発明の一実施例のディジタルデータミュート装置
について、図面を参照しながら説明する。

第１図は、本発明の第１の実施例におけるディジタルデ
ータミュート装置のブロック図を示すものである。

第１図において、１１は分解能が１６ビツトで標本化周
波数がｆｓ　（ＣＤの場合は、ｆ、＝４４．１ＫＨ，で
ある）の入力データ列である。１２はミューティング信
号が”Ｌ”の時は、クロックの入力にしたがってその出
力値が２進数でｏｏｏｏｏｏ。

になるまで順次減少し、ミューティング信号が＠Ｈ１の
時は、クロックによって出力値が２進数で１０００ｏｏ
Ｏになるまで順次増加する７ビツトのカウンターで構成
した乗数生成回路である。

１３は入力データ列１１を１個とびに間引いて保持出力
するデータラッチ回路である。１４はデータラッチ回路
１３の出力データと乗数生成回路１２の出力データとを
乗算した結果の内、下位ビットを四捨五入して上位１６
ピツトを出力する乗算回路である。１６は乗数生成回路
１２の最上位ピッ）　（ＭＳＢ　）が”０”すなわち″
Ｌ”の時には、乗算回路１４の出力データを選択し、乗
数生成回路１２のＭＳＢが１１”すなわち＠Ｈ”の時に
は、入力データ列１１を選択して出力するデータ選択回
路である。１６はデータ選択回路１６の出力データをア
ナログ信号に変換する１６ビツトＤＡＣである。

以上のように構成されたディジタルデータミュート装置
について、以下第１図及び第２図を用いてその動作を説
明する。

まず、第１図で示すディジタルデータミュート装置の通
常再生状態では、第２図に示すようにミューティング信
号にＨ”が与えられているので、乗数生成回路１２の出
力値は、１０・り００ｏＯであり１．ＭＳＢｉｄ″′１
”となっているので、データ選択回路１５は入力データ
列１１を選択し、ＤＡＣ１６に印加する。従って、入力
データ列１１が、そのままＤ／Ａ変換されて再生される
こととなる。

そこで、ミューティング信号をｔｏ　Ｌ　、に変化させ
ると、乗数生成回路１２の出力値は、その値が０ｏｏｏ
ｏＯｏになるまでクロックによって順次減少を始める。

つまり、ＭＳＢは″ｏ１となるので、データ選択回路１
６は乗算回路１４の出力をＤＡＣ１６に印加することと
なる。データラッチ回路１３ではｆｓの入力データ列を
１個とびに間引いて％ｆ、のデータ列として出力する。

乗算回路１４では、データラッチ回路１３の出力データ
列と乗数生成回路１２の出力値とを互いに乗算した結果
の内、上位１６ビツトを出力するので、乗算回路１４の
出力値は、データラッチ回路１３の出力を徐々に減少し
たデータとなる。従って、Ｄ／Ａ変換後の再生信号すな
わちＤＡＣ１６の出力は、徐々に減衰し、やがて乗数生
成回路１２の値がｏｏｏｏｏｏ。

になった時、無音状態となる。

その後、再びミューティング信号が′Ｌ”から′Ｈ″に
なると、乗数生成回路１２は、０００ｏｏｏＯから増加
をはじめるため、乗算回路１４の出力データは、間引か
れたデータに向かって徐々に増加を始め、乗数生成回路
１２の値が１００００ｏＯになったときに、データ選択
回路１６は、入力データ列１１を選択し完全な再生状態
となる。

乗算回路１４を通過するデータは、データラッチ回路１
３によって間引かれ入力データ列であるため、そのデー
タの標本化周波数は、入力データ列の％、すなわち３Ａ
ｆ　ｓ　となる。従って、乗算回路１４は％ｆ８の周期
以内に乗算を完了できる能力があればよいことになる。

乗算回路１４の出力を再生している期間は、再生信号の
周波数特性はイに劣化するが、この期間は通常再生状報
からミューティングを行なう際か、または、その逆を行
なう際のわずかな時間であるため、聴感上はまったく問
題にならない。

以上のように本実施例によれば、入力データ列１１′ｆ
！ｌ：１個（２個以上でも良い）とびに間引いて第２の
データ列として出力するデータラッチ回路１３と、ミュ
ーティング信号の状態によって、変化する７ビツトの乗
数を生成する乗数生成回路１２と、第２のデータ列と乗
数生成回路１２の出力データとを互いに乗算し第３のデ
ータ列として出力する乗算回路１４と、第１のデータ列
かまたは第３のデータ列のどちらか一方を選択して出力
する。

データ選択回路１６とを設けることにより、第２図に示
すように、再生信号のミュートあるいはミュートの解除
をすることができる。

ただし、ミューティングがかかる間やミューティングが
解除される間は、データ間引きによって、周波数特性等
は劣化するが、再生が開始される際と途切れる際のわず
かな時間であるため、聴感上はまったく問題にならない
。

なお、第１の実施例では乗数生成回路１２としてカウン
ター回路を使用したが、これは、たとえばマイコンのよ
うなものによって、外部から与えらるようにしていても
よいし、メモリーのような記憶素子を参照して、乗数を
生成してもよい。

また、入力データ１１をそのままデータ選択回路１６の
入力としているが、この間に、データラッチ回路１３と
乗算回路１４の遅延時間に見合ったデータ遅延を起こす
データ遅延回路を設けることにより、データの位相を合
わせてもよい。

以下本発明のｇ２の実施例について、図面を参照しなが
ら説明する。

第３図は、本発明の第２の実施例を示すディジタルデー
タミュート装置で、入力データ列が左チャンネル（Ｌｃ
ｈ）と右チャンネル（Ｒｃｈ）の２チヤンネルある場合
のブロック図である。

同図において、２１Ｌと２１Ｒは、それぞれＬｃｈとＲ
ａｈの分解能が１６ビツトでディジタルフィルターによ
って８倍のオーバーサンプリング処理が施された標本化
周波数が８ｆ、の入力データ列である。

２２は、ミューティング信号が”Ｌ”の時は、クロック
の入力にしたがってその出力値が、２進数でｏｏｏｏｏ
ｏになるまで順次減少し、ミューティング信号が＊　Ｈ
ａ＋の時は、クロックによって出力値が指温れを起こし
て、キャリーが１になるまで順次増加する６ビツトのカ
ウンターで構成した乗数生成回路である。２３Ｌと２３
Ｒは、入力データ列２１Ｌおよび２１Ｒをそれぞれ％に
間弓いて保持高力する、データラッチ回路である。２４
は、２つのデータラッチ回路２３Ｌと２３１の出力デー
タを交互に出力するデータ選択回路である。

２６は、データ選択回路２４の出力データと乗数生成回
路２２のキャリービットを含めた出力データを乗算した
結果の内、下位ビットを四捨五入して上位１６ビツトを
出力する乗算回路である。

２６Ｌは、乗算回路２６の出力データがＬａｈのもので
あれば、そのデータを保持するＬｃｈ　用データラッチ
回路である。２６Ｒは、乗算回路２５の出力データがＲ
ｃｈのものであれば、そのデータを保持するＲａｈ用デ
ータラッチ回路である。２７Ｌは、Ｌｃｈの入力データ
列２１またはＬｃｈのデータラッチ回路２６Ｉ、の出力
データのどちらかを、乗数生成回路１２の桁溢れ信号に
よって選択するＬａｈ用データ選択回路である。２７Ｒ
は、Ｒｃｈの入力データ列２１ＲとＲｃｈのデータラッ
チ回路２６Ｈの出力データのどちらかを、乗数生成回路
２２の桁溢れ信号によって選択するＲｃｈ用データ選択
回路である。２８Ｌと２８Ｒは、それぞれＬｃｈ用デー
タ選択回路２７ＬとＲｃｈ用データ選択回路２７Ｒの出
力データをアナログ信号に変換する１６ビツトＤＡＣで
ある。

第１図の構成と異なるのは、Ｌｃｈのデータと、Ｒａｈ
のデータを交互に乗算回路２５に印加するためのデータ
選択回路２４を乗算回路２６の前に設けた点と、乗算回
路２６の出力データをＬｃｈのデータまたはＲＣｈのデ
ータにそれぞれ区別して出力するための２つのデータラ
ッチ回路２６Ｌと２６Ｒとを設けた点である。

上記のように構成されたディジタルデータミュート装置
について、以下第３図及び第４図を用いてその動作を説
明する。

まず第３図で示すディジタルデータミュート装置の通常
再生状態では、第４図に示すようにミューティング信号
に＠Ｈ″が与えられているので、乗数生成回路２２の出
力値は、キャリーが１１″である。この時、データ選択
回路２７Ｌ及び２７Ｒは入力データ列２１Ｌ及び２１Ｒ
を選択してＤＡＣ２ａＬ及び２８Ｒに印加する。従って
、入力データ列２１Ｌ及び２１Ｒはそのままアナログ信
号に変換されて再生されることとなる。

データラッチ回路２３Ｌと２３Ｒは、８ｆｓの入力デー
タ列２１Ｌと２１Ｒ’ｉそれぞれ％に間引いて１ｆｓに
して出力しており、データ選択回路２４はデータラッチ
回路２３Ｌと２３Ｈの出力を交互に選択して出力してい
るため、その出力は２ｆｓとなっている。乗算回路２６
は、データ選択回路２４の出力データと乗数生成回路２
２の出力値を乗算した結果の下位ビットを四捨五入して
上位１６ビツトを出力している。データラッチ回路２６
Ｌと２６Ｒは、乗算回路２６の出力データがＬｃｈ。

ものであればデータラッチ回路２６Ｌが保持出力し、Ｒ
ｃｈのものであればデータラッチ回路２６Ｒが保持出力
する。

そこで、ミューティング信号を′Ｌ”に変化させると、
乗数生成回路２２の出力値は、その値がｏｏｏｏｏｏに
なるまでクロックによって順次減少を始めるため、乗算
回路２６の出力は；データ選択回路２４の出力データ列
を徐々に減少したデータ列となる。同時に、データ選択
回路２７Ｌと２７Ｒは、データラッチ回路２６Ｌ及び２
６Ｒの出力をＤＡＣ２８Ｌ及び２８Ｒに印加するため、
ディジタルアナログ変換後の再生信号すなわちＤＡＣ２
８Ｌ及び２８Ｈの出力は徐々に減衰し、乗数生成回路２
２の値がやがてｏｏｏｏｏｏになった時に、無音状態と
なる。

その後、再びミューティング信号が“Ｌ”から“Ｈ″に
なると、乗数生成回路２２はｏｏｏｏｏ。

から増加をはじめるため、再生が徐々に開始され乗数生
成回路２２のキャリーが１１”になったときに、データ
選択回路２７Ｌ及び２７Ｒは、入力データ列２１Ｌ及び
２１Ｒを選択し完全な再生状明となる。

以上の様に本実施例によれば、各チャンネルからデータ
を間引いて乗算回路２６に与えるデータ選択回路２４と
、乗算結果をそれぞれ元のチャンネルの再生系に戻して
やるデータ選択回路２７Ｌ。

２７Ｒとを設けることにより、たった１つの低速な乗算
回路２６を用いて複数のチャンネルのデータを処理して
、ミューティングをかけることができる。

なお、第２の実施例では、ディジタルフィルター等の手
法により８倍オーバーサンプリングされた８ｆ、のデー
タを入力データとして、％の間つきを行なっているが、
オーバーサンプリングされる前の１ｆｓのデータを間引
き後のデータとして置き換えてもよい。

発明の効果 以上のように本発明は、ディジタルアナログ変換して再
生することを目的とする、所定のディジタルデータ列を
第１のデータ列とし、第１のデータ列をｎ（ｎ）Ｏ）個
とびに間引いて第２のデータ列として出力するデータ間
引き回路手段と、再生の制御を行なうミューティング信
号の状態によって、増加または減少するＭビットの乗数
を生成する乗数生成回路手段と、第２のデータ列と乗数
生成回路手段の出力データとを互いに乗算し第３のデー
タ列として出力する乗算回路手段と、第１のデータ列か
または第３のデータ列のどちらか一方を選択して出力す
るデータ選択回路手段とを設けることにより、低速で小
規模な乗算回路でも、データを間引いて転送レートを下
げることにより、ディジタルミュートが可能となシ、ミ
ュート時やミュート解除時に発生するノイズを除去する
ことができる。

なお、ミ′ニート時とミュート解除時のデータ間引きに
よって、再生信号の周波数特性は劣化するが、再生が開
始される際と途切れる際のわずかな時間なので、聴感上
はまったく問題にならないため、その実用的効果は大き
い。

【図面の簡単な説明】

第１図は本発明の第１・の実施例におけるディジタルデ
ータミュート装置のブロック図、第２図は同各部の動作
を示す信号波形図、第３図は本発明の第２の実施例にお
ける複数チャンネルのディジタルデータミュート装置の
ブロック図、第４図は同各部の動作を示す信号波形図、
第６図は従来のディジタルデータミュート装置のブロッ
ク図、第６図は同各部の動作を示す信号波形図である。 １２・・・・・・乗数生成回路、１３・・・・・・デー
タラッチ回路、１４・・・・・・乗算回路、１５・・・
・・・データ選択回路、１６・・・・・・Ｄ／Ａ変換回
路、２２・・・・・・乗数生成回路、２３Ｌ　、２３Ｒ
・・・・・・データラッチ回路、２４・・・・・・入力
部データ選択回路、２５・・・・・・乗算回路、２６Ｌ
　、２６Ｒ・・・・・・データラッチ回路、２７Ｌ。 ２７Ｒ・・・・・・データ選択回路、２８Ｌ　、２８Ｒ
・・・・・・Ｄ／Ａ変換回路。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第２
図 第 図 ノ 第 図

Claims (2)

【特許請求の範囲】
1. （１）ディジタルアナログ変換して再生することを目的
   とする所定のディジタルデータ列を第１のデータ列とし
   、第１のデータ列をｎ（ｎは正の整数）個とびに間引い
   て第２のデータ列として出力するデータ間引き回路と、
   再生の制御を行なうミューティング信号の状態によって
   、増加または減少するＭビットの乗数を生成する乗数生
   成回路と、前記第２のデータ列と前記乗数生成回路の出
   力データとを互いに乗算し第３のデータ列として出力す
   る乗算回路と、前記第１のデータ列かまたは前記第３の
   データ列のどちらか一方を選択して出力するデータ選択
   回路とを備えたことを特徴とするディジタルデータミュ
   ート装置。
2. （２）ディジタルアナログ変換して再生することを目的
   とする、Ｎチャンネルのディジタルデータ列を第１のデ
   ータ列群とし、第１のデータ列群の各チャンネル毎に設
   けられた、Ｎ個のデータ間引き回路と、前記Ｎ個のデー
   タ間引き回路手段の出力を、各チャンネル毎に順次選択
   して第２のデータ列として出力する第１データ選択回路
   と、再生の制御を行なうミューティング信号の状態によ
   って、増加または減少するＭビットの乗数を生成する乗
   数生成回路と、前記第２のデータ列と前記乗数生成回路
   の出力データとを互いに乗算し第３のデータ列として出
   力する乗算回路と、前記第１データ選択回路が選択した
   データのチャンネルに対応するデータを第３のデータ列
   中から選び保持出力する各チャンネルに応じたＮ個のデ
   ータ保持回路と、前記第１のデータ列群の各チャンネル
   かまたは、前記各チャンネルに応じたＮ個のデータ保持
   回路の出力のいずれかを選択出力する各チャンネルに応
   じたＮ個の第２データ選択回路とを備えたことを特徴と
   するディジタルデータミュート装置。