JPS62281521A - Ｄ／ａ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野〕 この発明（よ、Ｄ／Ａ（ディジタル−アナログ）変換回
路において、変換処理能力の高速化、−変換時のノイズ
低下、変換の高精度化を図るようにしたものに関する。

〔従来の技術〕

Ｄ／Ａ変換回路は、例えばＣＤ（コンパクトディスク）
プレーヤ、ＤＡＴ　（ディジタルオーディオチーブレコ
ーダ）、■Ｄ（ビデオディスク）プレーヤの音声系統笠
に利用される。

従来のＤ／Ａ変換回路を第２図に示す。ディジタルデー
タは、Ｄ／Ａ変換５１０に入力されてアナログ信号に順
次変換される。Ｄ／Ａ変換＋１０のアナログ出力は、デ
ィジタルデータが変化する際にセ１〜リングタイムの間
変動するので、この１υ１間を除いて安定した期間でス
イッチ１２をオンして、そのアナログ出力を次のサンプ
リング周１９１までコンデンサ１４に保持し、アンプ１
６を介して出力する。

〔発明が解決しようとする問題点） １１４記従来のＤ／Δ変換回路では、次の２つの特性に
よって高速！ＩＩＩ　Ｌ’ｌ！能力が決まる。

■　セトリングタイム Ｄ／Ａ変換器１０では、ディジタルデータが入力されて
から出力電圧が安定するのにある時間必要である。この
変換に要する間をセトリングタイムという。ヒトリング
タイムが艮りれば当然高速処理能力は落ちる。

■　出力負荷としてのコンデンサ１４への充電時間 Ｄ／Ａ変換Ｐ！ｉ１０の出力電圧がセトリングタイムを
経過して安定した後、スイッチ１２をオンしてコンデン
サー４を充電するが、コンデン１す１４がＤ／Ａ変換器
１４の出力電圧まで充電されるのに時間を要する。この
充電時間が長くかかれば当然高速処理能力は落ちる。

したがって、セトリングタイムやコンデンナ１４の充電
時間が長く高速処理能力の低いＤ／Ａ変換＠路を用いて
サンプリング周波数の高いディジタルデータ（高速デー
タ）をＤ／Ａ変換しようとすると、セトリングタイム中
のノイズ分の多い区間を利用せざるを１ｑなかつたり、
スイッチ１２のオン期間内にコンデンサ”１４の充電が
終了しなかったりして、出力アナログ信号自体の品位が
低下してしまう。

このため、第２図のＤ／Ａ変換回路では、４ノンブリン
グ周波数の高いディジタルデータを扱う場合は、セトリ
ングタイムおよびコンデンサ１４の充電時間が短くなる
ように設計しなければならず、高価となる欠点があった
。

例えばＣＤプレーヤ等では、Ｄ／Ａ変換後のアナログ信
号をアナログフィルタ（ローパスフィルタ）にかけるが
、このアナログフィルタの負担を軽減し、かつ良好な音
質のアナログフィルタを用い得るようにオーバリンブン
グ等を施すことがある。オーバサンプリングは、ディジ
タルデータの各中間のタイミングにゼロレベルの仮想デ
ータを追加したうえでフィルタ演算を施すことによって
、原データの周波数分布を変えずにサンプリング周波数
が２倍のディジタルデータを１ｑるもので、このオーバ
サンプリングデータをＯ／Ａ’！換すると出力側でのサ
ンプリングによるノイズが高域にずれアナログフィルタ
の特性が急俊なものでなく、なだらかなもので済むよう
になり、またこれにより良好な音質のアナログフィルタ
を用い得るようにしたものである。

このようなオーバサンプリング等の手法を用いた場合に
は、サンプリング周波数の高いディジタルデータがＤ／
Ａ変換回路に供給されるから、Ｄ／Ａ変換回路としては
必然的に高速処理能力が要求される。しかし、前記第２
図のＤ／Ａ変換回路では、前述のようにセトリングタイ
ムやコンデンサ１４の充電時間が短くなるように設計し
なければならず、高価となってしまう。

また、ＯＴ２図のＤ／Ａ変換回路では、変換したアナロ
グ信号はコンデンサ−１４に保持されるが、コンデンサ
１４に自然放電があると、変換値が徐々に減衰してしま
い、正確なり／Ａ変換が行なえなかった。

この発明は、前記従来の技術における欠点を解決して、
低速Ｄ／Ａ変換器を用いても、等測的に高速Ｄ／Ａ変換
器が実現でき、またコンテン４ノを用いることなく、常
に入力されたデータに正確に対応したアナログ出力をＤ
／Ａ変換器から所定時間の間、次段へ供給し続けること
ができ、また、Ｄ／Ａ変換初期のノイズを何ら信号変換
速度に影響を与えることなく、回避しく９るＤ／Ａ変換
回路を近世しＪ：うとするものである。

〔問題点を解決するための手段〕

この発明のＤ／Ａ変換回路は、複数のＤ／Ａ変換器の入
力にそれぞれラッチ回路を設け、これらラッチ回路に入
力ディジタルデータをそのリンブリング周Ｊｌｌｌ毎に
順次切換えてラッチしていき、各ラッチされたデータに
応じて各Ｄ／Ａ変換器（よ順次Ｄ／Ａ変換を行なうよう
に構成し、これら各Ｄ／Ａ変換器の各セトリング時間経
過後の出力を前記入力データの醤ナンブリング周＋ｉ１
１毎に順次切換えて出力アナログ信号とするようにした
ものである。

（作　用〕 ディジタルデータの各會ナンブル値を複数のラッチ回路
に娠り分けてラッチし、そのラッチされたデータを各ラ
ッチ回路の出力に設けられたＤ／Ａ変換器でＤ／Ａ変換
するので、個々のサンプル値についてＤ／Ａ変換に使用
できる時間が長くとれる。したがって、サンプリング周
波数が高くかつセトリングタイムが良くても、セトリン
グタイム経過後の変換出力を利用することができ、セト
リングタイムによるノイズのない高速かつ高精度なり／
Ａ変換出力が得られる。これにより、セトリングタイム
の比較的良い安価なり／Ａ変換器を用いることができる
。

また、ラッチされたデータをＤ／Ａ変換するので、従来
のようにＤ／Ａ変換出力をコンデンサで保持する必要が
なく、ケンブリング１１間中のＤ／Ａ変換出力の減衰は
生じない。

〔実施例１〕 この発明の一実施例を第１図に示す。

第１図において、入力ディジタルデータは、ラッチ回路
２０．２２に入力され、ディジタルデータのナンブリン
グ周′ＰＪｌごとに発生するラッチ信号ＣＫによって交
互にラッチされ、それぞれ２サンプリング周期の間保持
される。

ラッチ回路２０．２２にラッチされたデータは、Ｄ／Ａ
変換器２４．２６でそれぞれＤ／Ａ変換される。Ｄ／Ａ
変換器２４．２６のアナログ出力は、信号Ｑ、Ｑによっ
て交互にオン・オフされるスイッチ２８．３０を介して
アンプ３２に入力されて出力される。信号Ｑ、Ｑは、ク
ロック（ラッチ信号）ＣＫをインバータ３４で反転して
、フリップフロップ回路３６に入力して作成される。フ
リツプフロツプ回路３６はクロックＣＫの立上りで第１
表の真理値表に示ず信号Ｑ、Ｑを出力する。

第１表 フリップフロップ回路３６はに入力に”　１　”が入力
され、Ｊ入力にＱ出力が入力されるから、Ｑ＝゛″Ｏ”
、Ｑ＝”１”のときはＪ　＝　”　１°°、に−Ｉｔ　
１　Ｉｔとなり、次のクロックＣＫの立上りで出力は反
転してＱ＝’“１”、Ｑ＝“ＯＩｔとなる。また、Ｑ−
“１”、Ｑ＝’“ＯｎのときはＪ−“Ｏ”、に＝“１″
となり、次のクロックＣＫが立上るごとに出力Ｑ、Ｑは
反転する。

なお、クロックＣＫから同様の出力Ｑ、Ｑを得るには、
クロックＣＫの立下りで動作するＤタイプのフリップフ
ロップ回路を用い出力ＱをＤ入力に接続するようにして
も良い。

第１図の回路の動作を第３図に示す。ディジタル人力Ｄ
１．Ｄ２．・・・は、ラッチ信号ＣＫにＪ：つてラッチ
回路２０．２２に交互にラッチされ、それぞれ２４ノン
ブリング周期間ずつラッチされる。

ラッチされたデータはそのままＤ／Ａ変換器２４゜２６
でＤ／Ａ変換されてスイッチ２８．３０に入力される。

Ｄ／Ａ変換Ｚ２４．２６の出力はセトリングタイムの区
間不安定になるが、各入力データは２サンプリング周期
の間ラッチされているからスイッチ２８．３０は信号Ｑ
、Ｑによってセトリングタイム経過後の安定した１サン
プリング周期の間オンして変換出力を取り出ずことがで
き、アンプ３２の出力にはセトリングタイム経過後のノ
イズのない変換出力が得られる。また、各入力データは
ラッチ回路２０．２２に２サンプリング周期の間ラッチ
されてＤ／Ａ変換されるから、Ｄ／Ａ変換器２４．２６
の出力にはコンデンサは不要である。したがって、Ｄ／
Ａ変換値が時間とともに減衰することはなく、正確な出
力が取り出ける。

〔実施例２〕 この発明をＣＤプレーヤの信号処理回路に適用した一実
施例を第４図に示す。

第４図において、光ピツクアップ４０はシー１Ｆビーム
をコンパクトディスク４２に照射し、その反射光を受光
する。受光信号は、プリアンプ４４を介してフォーカス
エラー検出回路４６に入力されて、フォーカスエラーが
検出される。フォー力スエラー信号は、（シ相ガ０正回
路４８およびドライブアンプ５０を介して光ピツクアッ
プ４０内のフォーカスアクチュエータに供給され、）Ａ
−カスサーボによるフォーカス合わせ制御が行なわれる
。

トラッキングエラー信号は、プリアンプ５２、位相補正
回路５４およびドライブアンプ５６を介して光ピツクア
ップ４０内のトラッキングアクチュエータに供給され、
トラッキングサーボによるトラッキング制御が行なわれ
る。

また、トラッキングエラー信号は、位相補正回路５８お
」；びドライブアンプ６０を介してフィードモータ６２
に供給され、フィード丈−ボにＪ：るフィード制御が行
なわれる。

光ピツクアップ４０で検出されたディスク４２の記録信
号（１−ＩＦ倍信号は、Ｈ「アンプ６４を介してディジ
クルｆｃ６６に入力される。ディジタルＩＣ６６は、デ
ィジタル処理を行なうため１−ＩＦ倍信号ディジウル化
回路６８で波形整形した後、クロック再生回路７０でＶ
ＣＯ７２からの基準周波数と比較する。その比較出力は
、ＣＬＶザーボ回路７４およびドライブアンプ７６を介
してディスクモータ７８を制御し、ディスク４２を線速
度一定でｉ、ｌＪ　ｌ１ＩＩする。

サーボシーケンスコントローラ８０は、フォーカス１ｊ
−ボ、トラッキングサーボ、フィード４ナーボ、ディス
ク回転サーボをシーケンスコントロールする。

同期分離回路９２はディスク再生信号から同１！１１信
号を分離し、サブコード復調回路９４は、ディスク再生
信号からサブコードを復調する。

制ｔｉ＋１回路９６は、ユーザによるキイ入力９８の操
作に基づき前記各部を制御し、復調されたサブコードに
基づき曲番や時間情報等を表示器１００に表示する。ま
た、ドライブアンプ１０２を介してローディングモータ
１０４を駆動し、ディスクトレイのローディングを制御
する。

ディスク再生信号は、ＥＦＭ復調回路８２でＥＦＭ復調
された後ＲΔＭ８４に一旦記憶されて、誤り訂正回路８
６で誤り訂正がなされ、ＲＡＭコントロール、タイミン
グコントロール回路８８により正確な周期で左右チＶン
ネルのデータが交Ｈに順次読み出される。読み出された
データは、データ補間およびミューティング回路９０で
必要に応じてデータの補間およびデータのミューティン
グがなされた後、ラッチ回路１０６，１０８゜１１０に
入力される。ラッチ回路１０６，１０８゜１１０は、入
力ゲイジタルデータをそのナンブリング周期ごとに発生
するラッチ信号によって交互にラッチし、それぞれ３ナ
ンブリング周期の間ずつ保トチする。

ラッチ回路１０６，１０８．１１０にラッチさ゛れたデ
ータは、Ｄ／Ａ変換器１１２，１１４゜１１６でそれぞ
れＤ／Ａ変換される。Ｄ／Ａ変換器１１２０出力ｔよ、
スイッチ１２２，１２８にそれぞれ入力される。また、
Ｄ／Ａ変換器１１４の出力は、スイッチ１２０，１２６
にそれぞれ入力される。Ｄ／Ａ変換器１１６の出力はス
イッチ１１８．１２４にそれぞれ入力される。

スイッチ１１８，１２０．１２２はＲＡＭコントロール
、タイミングコン１へロール回路８８　ｈＸらの信号Ｑ
３．Ｑ２．Ｑ１によってオン、オフされる。また、スイ
ッチ１２４，１２６，１２８は同回路８８からの信号Ｑ
６．Ｑ／！、Ｑ５によってオン、オフされる。

スイッチ１１８，１２０．１２２，１２４゜１．２６，
１２８は、Ｄ／Ａ変換器１１２，１１４゜１１６からそ
れぞれ３サンプリング周期間ずつ出力されるデータのう
ちセトリングタイムを経過した安定な２奢ナンブリング
周期間ずつを抽出する作用と、これらのデータを左右チ
ャンネルに振り分１ノる作用をする。

スイッチ１１８，１２０，１２２の出力はアンプ１２３
に入力され、スイッチ１２４，１２６゜１２８の出力は
アンプ１３０に入力される。アンプ１２３の出力はロー
パスフィルタ１３２およびアンプ１３４を介して左チヤ
ンネル出力として取り出される。また、アンプ１３０の
出力はローパスフィルタ１３６およびアンプ１３８を介
して右チヤンネル出力として取り出される。

ＲＡＭコントロール、タイミングコン１〜〔１−ル回路
８８におけるスイッチ１１８，１２０゜１２２．１２４
，１２６．１２８の制御信号０１〜Ｑ６の生成回路の一
例を第５図に示Ｊ゛。この回路は、前記第１図に示した
フリップフロップ回路３６と同一のフリップフロップ回
路１４０゜１４２．１４４，１４６，１４８，１５０を
具え、これらは前記第１表に示した動作をし、クロック
ＣＫ（ラッチ信号を１／２分周した信号）またはこれを
インバータ１５２で反転した信号ＣＫの立上りで信ｇ−
Ｑｎ、Ｑｎ　（ｎ−１〜６）を出力する。

すなわち、フリップフロップ回路１４０は出力◇１をフ
リップフロップ回路１４２のＪ入力に入力し、同回路１
４２のＱ２出力をＪ入力に入力する。

また、フリップフロップ回路１４４は出力Ｑ２をＪ入力
に入力する。また、フリップフロップ回路１４６．１４
８．１５０は出力Ｑｌ、Ｑ２．Ｑ３をＪ入力に入力づる
。各フリップフロップ回路１４０．１４２，１４４，１
４６，１４８゜１５０のに入力には゛１パが入力されて
いる。そして、フリップフロップ回路１４０，１４２゜
１４４はクロックＣＫのタイミングで出力が変化し、フ
リップフロップ回路１４６，１４８゜１５０はクロック
ＣＫのタイミングで出力が変化する。

第４図の回路の動作を第６図に示す。ディジタルデータ
は左チャンネルの信号Ｌ１．Ｌ２．Ｌ３゜・・・と右チ
ャンネルの信＠Ｒ１，Ｒ２，Ｒ３，・・・が交互に並ん
で入力される。このディジタルデータはラッチ信号によ
ってラップ回路１０６，１０８゜１１０に交互にラッチ
され、それぞれ３サンプリング周期の間保持される。ラ
ッチされたデータは、そのままＤ／Ａ変換器１１２，１
１４，１１６でＤ／Δ変換される。Ｄ／Ａ変換器１１２
の出力はスイッチ１２２．１２８にそれぞれ入力される
。

Ｄ／Ａ変換器１１４の出力はスイッチ１２０゜１２６に
それぞれ入力される。Ｄ／Ａ変換器１１６の出力はスイ
ッチ１１８ｙ１２４に入力される。

スイッチ１１８，１２０，１２２は信号Ｑ３゜Ｑ２．Ｑ
ｌによって交Ｈにオン、オフされる。信号Ｑ３．Ｑ２．
Ｑｌは、ラッチ信号を１／２分周した信号ＣＫの立上り
から次の立上りまでの２サンプリング周期のパルス幅で
交互に立ち上がる。

各信号Ｑ３．Ｑ２．Ｑｌは、Ｄ／Ａ変換器１１６゜１１
４．１１２の左チャンネルの出力がセトリングタイムを
経過した安定な２サンプリングの周期の間立ち上がる。

したがって、スイッチ１１８゜１２０．１２２からは、
左チャンネルの安定なり／Ａ変換出力が１ｑられる。

スイッチ１２／Ｉ、１２６．１２８は信号Ｑ６゜Ｑ４．
Ｑ５ににって交互にオン、オフされる。信号Ｑ６．Ｑ４
．Ｑ５は信号ＣＫを反転した信号αの立上りから次の立
上りまでのザンブリング周明のパルス幅で交互に立上が
る。各信号Ｑ６゜Ｑ４．Ｑ５は、Ｄ／Ａ変換器１’＋６
，１１４゜１１２の右チャンネルの出力がセトリングタ
イムを経過した安定な２リーンブリングの周期の間立ち
上がる。したがって、スイッチ１２４，１２６゜１２８
からは、右チャンネルの安定なり／Ａ変換出力が得られ
る。

スイッチ１１８，１２０．１２２から出力される左チヤ
ンネルアナログ信号はアンプ１２３、ローパスフィルタ
１３２およびアンプ１３４を介して出力される。また、
スイッチ１２４，１２６゜１２８から出力される右チヤ
ンネルアナログ信号はアンプ１３０、ローパスフィルタ
１３６Ｊ３よびアンプ１３８を介して出力される。

〔発明の効果〕

以上説明したように、この発明によればディジタルデー
タの各リーンブリング値を複数のラッチ回路に振り分け
てラッチし、そのラッヂされたデータを各ラッチ回路の
出力に設けられたＤ／Ａ変換器でＤ／Ａ変換するので、
個々のり゛ンブル値についてＤ／Δ変換に使用できる時
間が良くとれる。

したがって、サンプリング周波数が高くかつセトリング
タイムが良くても、セトリングタイム経過後の変換出力
を利用することができ、セトリングタイムによるノイズ
のない高速かつ高精度なり／Ａ変換出力が得られる。こ
れにより、セトリングタイムの比較的長い安価なり／Ａ
変換器を用いることができる。

またラッヂされたデータをＤ／Ａ′ｌ！Ｌ換するので、
従来のようにＤ／Ａ変換出力をコンデンサで保持する必
要がなく、ザンブリング期間中のＤ／Ａ変換出力の減衰
は生じない。

【図面の簡単な説明】

第１図は、この発明の一実施例で示すブロック図である
。 第２図は、従来のＤ／Ａ変換回路を示ず回路図である。 第３図は、第１図の回路の動作を示すタイムチ１１−ト
である。 第４図は、この発明をＣＤプレーヤの信号処理回路に適
用した一実施例を示すブロック図である。 第５図は、第４図における制御信号０１〜Ｑ６の生成回
路の一例を示す回路図である。 第６図は、第４図の回路の動作を示すフローチ１／−ト
である。 ２０．２２，１０６，１０８．１１０・・・ラッチ回路
、２４．２６，１１２，１１４，１１６・・・Ｄ／Ａ変
換器、１１８，１２０，１２２，１２４゜１２８・・・
スイッチ。

Claims (1)

【特許請求の範囲】
1. 複数のＤ／Ａ変換器の入力にそれぞれラッチ回路を設け
   、これらラッチ回路に入力ディジタルデータをそのサン
   プリング周期毎に順次切換えてラッチしていき、各ラッ
   チされたデータに応じて各Ｄ／Ａ変換器は順次Ｄ／Ａ変
   換を行なうように構成し、これら各Ｄ／Ａ変換器の各セ
   トリング時間経過後の出力を前記入力データのサンプリ
   ング周期毎に順次切換えて出力アナログ信号とするよう
   にしたことを特徴とするＤ／Ａ変換回路。