JPS6023761Y2 - 遅延変調回路の位相制御回路 - Google Patents

Description

【考案の詳細な説明】 本考案は、トレーシング歪補償装置等に用いる遅延変調
回路の読出し位相制御に関する。

通常、レコード盤の演奏においては、録音装置に使用す
る録音針と再生装置に使用する再生針との形状の差異に
起因するトレーシング歪が生ずる。

トレーシング歪は、再生針尖端の曲率半径が大きくなる
程、また記録周波数が高くなる程大きくなる。

従来、このトレーシング歪を除去もしくは軽減するため
、原記録信号にトレーシング歪と逆の歪を与える補償信
号を予め重畳した複合信号をレコード原盤に記録するこ
とが行われており、補償信号を得る方法も各種提案され
ている。

本願出願人は既に特開昭５３−１１０（１−においてデ
ジタル式トレーシング歪補正装置（以下ＤＴＳと略記す
る）を提案しており、第１図の系統図を参照して、この
ＤＴＳの概要を説明する。

なお、同装置は、２チャンネルステレオ信号用でアリ、
左右チャンネルが同−構成になっているので、その一方
のみを説明し、他は点線ブロックで示すだけとする。

扱で、この第１図の例では、音声等のアナログ人力信号
は、入力端子１からアナログ・デジタル変換回路（以下
Ａ／Ｄと略記する）２に供給され、例えば８ビツトのデ
ジタル信号に変換される。

Ａ／Ｄ２から並列出力されたデジタル信号は、演算回路
３及びＦＩＦＯメモリ４に夫々加えられる。

演算回路３では、各サンプリング点のデジタル変換値に
応じて、所定の演算が行なわれ、その結果である遅延量
δがＦＩＦＯメモリ４に書込まれる。

ＦＩＦＯメモリ４から読出された出力は、計数回路５と
デジタル・アナログ変換回路（以下Ｄ／Ａと略記する）
６とに、夫々供給される。

上記遅延量δを、計数回路５によって時間軸変換し、こ
れを、更に読出位相固定回路１０によって処理した信号
が、ＦＩＦＯメモリ４の読出クロック４Ｒとして用いら
れる。

従って、Ｄ／Ａ６の出力は、遅延変調されたアナログ信
号となって、出力端子７に現れる。

左右チャンネルに共通するクロック発振回路８は、クロ
ック信号を計数回路５及び両チャンネルに共通の分周回
路９に供給する。

分周回路９の出力はＡ／Ｄ２にサンプリング信号として
供給されると共に、ＦＩＦＯメモリ４に書込クロック４
Ｗとして供給される。

第２図は人力アナログ信号１１、遅延変調されたアナロ
グ信号１２、デジタル処理のためのサンプリング・パル
ス１３及び位相制御のための基準信号（チェックビット
）として従来使用していた人力信号の符号信号（サイン
ビット）のタイミング・チャートである。

前出の遅延量δは人力信号１１と遅延変調された信号１
２との時間差となる。

上記の遅延量δは人力アナログ信号１１が零電位となる
点（以下ゼロクロス点という）Ｐで零であって、人力信
号振幅の変化につれて次第に遅延量は増大し、極大点に
達した後は次第に減少して、次のゼロクロス点Ｑにおい
て零遅延となり、更に減少して極小点に達した後、再び
増大に転じ、第３のゼロクロス点Ｒにおいて零遅延に復
し、以下この過程を繰返す。

また、ゼロクロス点Ｐ、Ｑ・・・ではＦＩＦＯメモリ４
のスタックの中心までデータが書込まれているが、遅延
量の増減につれて書込まれたスタックの境界は変動する
。

ところで、サンプリング・パルス１３の位置は必ずしも
人力信号１１のゼロクロス点Ｐ、Ｑ・・・とは一致せず
、従ってチェックビットとして使用する人力信号１１の
サインビット１４の立上り及び立下りも一般的にＰ、Ｑ
・・・と時間ｔだけずれることになる。

従って、サインビット１４をチェックビットとして用い
ることにより、チェックビット１４の立ち上がりもしく
は立ち下がり時刻に対応するディジタルデータがＦＩＦ
Ｏメモリのスタックの中心位置に書込まれるべきものと
して位相制御すると、その立上りもしくは立下りと人力
信号１１のゼロクロス点とのずれの量だけＦＩＦＯメモ
リ４から読出されるデータの位相がずれるという不都合
が生じる。

そこで本考案の目的は上述の従来技術の位相ずれの欠点
を除去し、位相制御に好的な基準信号を得るところにあ
る。

以下第３〜５図を参照して本考案について説明する。

第３図は人力信号がＡ／Ｄ２のフルスケールの場合を４
ビツトで示したものであるが、人力信号のゼロクロス点
Ｐ、Ｑ・・・のデジタル値は１０００もしくは０１１１
となっている。

しかしながら通常サンプリングパルスがゼロクロス点に
一致することはないので、ディジタルデータが１０００
もしくは０１１１となることはないが、たまたまサンプ
リングパルスがゼロクロス点に一致した場合のみディジ
タルデータは１０００もしくは０１１１となる。

従って、この０１１１を用いて、サインビットの反転と
、他の全ビットとの論理積をとれば、人力信号のゼロク
ロス点とサンプリング・パルスとが一致するとき基準信
号を得ることができる。

第４図に本考案の実施例を示す。

同図において、人力アナログ信号はＡ／Ｄ２によって直
列デジタル信号に変換され、更に直列・並列変換器２１
によって並列デジタル信号に変換される。

この並列デジタル信号はサインビット（ＭＳＢ）だけが
反転回路２２を経由し、残りの信号はすべて直接にＮＡ
ＮＤ回路２３に供給される。

この様にすると、たまたまサンプリングパルス１４が入
力信号１１のゼロクロス点と一致する場合にのみディジ
タル信号は０１１１ （又は１０００）となる。

従ってＮＡＮＤ回路２３の出力には第５図に示すように
人力信号１１のゼロクロス点とサンプリング・パルス１
４とが一致したとき基準信号パルス２０が現れる。

この基準信号パルス２０をＦＩＦＯメモリ４のチェック
ビットとして位相制御することによって、メモリの出力
データの位相ずれを解消することができる。

以上の様に本考案は並列ディジタル信号をＭＳＢとＭＳ
Ｂ以外のビットとに分け、どちらか一方のみを反転させ
てから両者の論理和を得、この論理和により位相制御の
基準パルスを得る様にしたので、サンプリングパルスが
たまたまゼロクロス点に一致したときのみ基準パルスが
現われることになり、正確な基準パルスを得ることが出
来るという優れた効果を有する。

【図面の簡単な説明】

第１図は従来のデジタルトレーシング歪補正装置の系統
図、第２図はその動作説明のため線図、第３図は本考案
の説明のための線図、第４図は本考案の実施例を示す系
統図、第５図はその動作説明のための線図である。 図において２はアナログ・デジタル変換回路、４はＦＩ
ＦＯメモリ、２１は直並列変換回路、２２は反転回路、
２３はＮＡＮＤ回路である。

Claims (1)

【実用新案登録請求の範囲】
1. アナログ入力信号をサンプリングして得たサンプリング
   値をディジタル信号に変換する手段と、該ディジタル信
   号を記憶するファイフオメモリと、該ファイフオメモリ
   の読出し速度を上記アナログ入力信号の振幅値に応じて
   定める手段とを有し、上記ファイフオメモリから遅延変
   調されたディジタル信号を得る遅延変調回路において、
   上記ディジタル信号のＭＳＢとＭＳＢ以外のビットとの
   うちのいずれか一方のみを反転させ、これら反転させな
   かったビットと反転させたビットの論理積を得、該論理
   積により上記ファイフオメモリのディジタルデータ位相
   を制御することを特徴とする遅延変調回路の位相制御回
   路。