JPS5816522B2 - トレ−シング歪補正用の遅延変調回路 - Google Patents

Description

【発明の詳細な説明】 本発明はレコード盤再生時のトレーシング歪補正回路に
用いるトレーシング歪補正用の遅延変調回路に関する。

従来から、トレーシング歪を除去するために録音信号に
補正信号を重畳させて、これらの複合信号不レコード盤
に切削するための回路は、種々提案されている。

上述の如きトレーシング歪は、レコードカッタと再生針
との形状の差から生ずるもので、三角錐状の録音用カッ
タ針で録音された音溝１は第１図に示す如く三角形断面
のカッタ針２によって、溝方向に切削されるため、進行
方向Ａと垂直な方向の巾Ｗは一定で、左右のどちらの音
溝３Ｌ、３Ｒにも正確に録音信号が記録されていること
になる。

今、例えば片方の音溝壁３Ｒについてだけ考えれば、第
２図に示す如＜ｉ生付４の先端が球状を呈しているため
に、再生信号５は、音溝壁３Ｒに記録された信号とは異
なったものと成る。

この様に、記録時の録音信号と再生信号との差１にもと
すくトレーシング歪は、再生針が太くなり、記録する音
声周波数が高くなるに従って増大することになる。

上述の如きトレーシング歪を除去するために、レコード
盤のカツテング時にレコードの再生時ｌこ発生するトレ
ーシング歪とは逆の歪を予め与える補正信号を作り出し
てやればよい。

この様な補正信号を作り出す方法として、コリレータ法
、スキューサンプリング法等種々の方式が提案されてい
る。

これらＥこついて蘭学に説明すると第１の方式に於ては
第３図ｆコ示す如く再生信号３が原信号６と等しくなる
ように録音された録音信号１は、原信号６を位相変調し
たものとして求めるもので、原信号６の傾胴が零の時に
位相変化を零とし、原信号６の傾胴が大きくなるほど、
位相変化を大きくするような位相変調を行ない、傾胴が
負の場合には、位相変化も逆に成るようにする。

この考えを適用するためｌこ、原信号６を多数のタップ
を有する遅延線に連じて、原信号６の１次微分信号を傾
馴に応じてをり出すようにして、補正波形を求めるもの
であり、第２の方式は、再生信号５は原信号６に関して
フーリエ級数展開Ｅこよって１次、２次、３次等の高次
高調波の合成として表し、原信号６をシュミレーション
によって求めて、その高次高調波を予め録音信号１に対
して逆位相で加えて、再生時の高次高調波成分を消滅さ
せている。

第３の方式としては、テーラ展開により求めた逆補正信
号をアナログ演算する方式があり、更に第４の方式とし
て、本出願人等が提案したスキューサンプリングによる
速度信号遅延方式が公知である。

然し、これらの補正信号の求め方は、アナログ的Ｅこ求
めるためｆｉ、補正精度が良くない欠点を有する。

更Ｅこ、補正信号をデジタル化して求める方式が、特開
昭５０−６２６０２号に示されている。

その構成は、原信号６とその微分信号とをＡ／Ｄ変換器
によってデジタル化し、高速度記録装置でそれらのデー
タのバッファリングを行い、音溝と針先との幾例学的関
係より生ずる歪を補正するため、バッファの様な記憶装
置に入ったデータを、順にコンピークの如き制御装置で
処理し、補正信号の補正電圧と遅延又は進み時間とを計
算して、再び記憶装置ｌこ転送し、算出された補正電圧
を遅延又は進み時間に従ってＤ／Ａ変換器を動作させて
、補正信号を合成せんとするものである１然し、上述の
デジタル化した回路によると補正電圧データと時間デー
タとを算出し、補正電圧と遅延又は進み時間とを、電７
計算機等で高速処理しなければならない欠点を有する。

本発明は、上述の欠点を除去したトレーシング歪補正回
路を提供せんとするものである。

本発明を詳記するに先だち、本出願人等が提案したトレ
ーシング歪補正回路を説明するに、トレーシング歪は音
溝と再生針先との幾伺学的法則に従った遅延変調によっ
て与えられ、且つこの遅延変調装置として連続的な遅延
制御を行うために、第４図に示すスキューサンプラ回路
がある。

この回路に於て、タイミングパルス発生回路８から、複
数配列された一種のパルス位置変調器であるスキューサ
ンプリング回路９ａ 、９ｂ・・・・・・９ｎと、同じ
く複数のボックスカーサンプラ回路１０ａ。

１０ｂ・・・・・・１０ｎの各々に、タイミングパルス
が１サンプルづつ加えられ、更にスキューサンプラ回路
９ａ 、９ｂ・・・・・・９ｎには制御波形が端一７１
１より加えられ、一方、ボックスカーサンプラ回路１０
ａ 、１ ｏｂ・・−・ｔ Ｏｎには、端一７１２より
入力速度信号が加えられると共に、スキューサンプラ回
路９ａ 、９ｂ・・・・・・９ｎの出力が、ボックスカ
ーサンプラ回路１０ａ、１０ｂ・・・・・・１０ｎに与
えられる。

ボックスカーサンプラ回路１０ａ、１０ｂ・・・・・・
ｌｏｎの出力は、加算回路１３を経、更にＦ波回路１４
を経て出力端−ｆ１５に補正信号として増り出される。

この場合の動作を説明すると、タイミングパルス発生回
路８よりのタイミングパルスが、スキューサンプラ回路
９ａ、９ｂ・・・・・・９ｎに加わると、これ等は直線
的ｌこ増加する胴め波信号を発生させる。

第５図Ａの波形の上ｌこ示した数字は、等間隔に加えた
パルスのタイミングを表わす。

この刺め波信号が、遅延制御信号波形と一致した時、ボ
ックスカーサンプラ回路１０ａ、１０ｂ・・・・・・ｔ
ｏｎへサンプリングパルスを供給し、胴め波信号はスタ
ート値（こリセットされる。

即ち、第；５図Ａの波形ｌこ於て、下側ｔこ記された数
字の時間軸１１位置変調されたサンプルパルスは、ボッ
クスカーサンプラ回路１０ａ、１０ｂ・・・・・・１０
ｎで入力波形の値を読み、それを保持して、更１こ、第
５図Ｂの上の数字に示す等間隔タイミングパルスで、抜
き出したサンプル値を合成して、Ｐ波回路１４で包絡線
波形を摩り出すことによって、第５図Ｂｌこ示す遅延変
調された歪補正波形に変換するように成される。

この方式ｌこよると、多相の犯め汲と入力波形と［を並
列に比較してサンプリングパルスを得ているため、多く
のボックスカーサンプラ回路を必要とし、更にこれに於
ては、変調指数はｍｆ”３程度が限度で、例えばサンプ
リング周波数を３０ＫＨｚに選択すると、最高３３μｓ
の遅延量しか得られず、遅延量５０μｓを得るためには
、第４図に示す如く多くのスキューサンプラ回路を必要
とする。

即ち、サンプリング周波数ｆｓ−＝２００ＫＨｚとする
と、遅延時間は５μｓで、必要とする上記の補正量５０
μｓを得るためＥζは、１０段のスキュー１サンプラ回
路を、カスケード接続しなければならないことになる。

本発明は上述の欠点を除去したトレーシング歪補正装置
に適した遅延変調回路を提供するもので、その特徴とす
るところは、入力であるアナログ速度信号は、サンプリ
ング周波数ｆｓで、Ａ／Ｄ変換回路によりデジタル変換
され、このデジタル信号は、極めて簡単な演算回路で演
算した遅延時間を記憶回路ｌこメモリーシ、読み出しは
上記演算回路で計算した遅延時間を、時間軸変換したパ
ルスで読み出して、遅延変調信号を得る様ｌこ成したも
のである。

以下、本発明を第６図乃至第１０図について詳記する。

第６図に於て、再生装置側でみると、入力波形１１は、
等間隔のサンプリングパルスｔ１．ｔ２１ｔ３．・・・
・・・で、ＰＰＰ ・・・・・・の各点もデジタ１
１ ２ ν ３ ！ ル量ｌこ変換される。

Ｐ、、Ｐ２．Ｐ３．・・・・・・のＡＤ変換値をｐｌ、
ｐ２．ｐ３．・・・・・・とすると、Ｐ１θ１゜Ｐ２θ
２．Ｐ３θ３．・・・・・・−ＫＣｐｌ、ｐ２．ｐ３．
・・・・・・〕。

こ５でＫは定数となり、基準点を１１．１２，１３゜・
・・・・・にとることにより得られる点θ１．θ２．θ
３゜・・・・・・ｆこより補正波形が得られる。

但し、θＩ臓は、次のサンプリング基準点ｔ２を追い越
していて、次の点θ２が得られないので、次の様に考え
る。

即ち、基準Ａ ｔｌの補正量θ１が与えられたとすると
、その応力）ら次の補正量θ２までの遅延時間δは、 δ−４Ｋｐ２］＋（ｔ２−ｔ１］−［Ｋｐｘ）・・・・
・・（１）となる。

上式中、〔ｔ２−１１〕は、サンプリングパルスの■周
期なので、 δ＝ＫＣｐ２−ｐ１〕＋／ ・・・・・・・・・・
・・・・・・・・（２）５ （２）式ｆこ従ってδ１．δ２．δ３．・・・・・・を
計算し、これによって与えられる７壱θ１．θ２．θ３
．・・・・・・が求める補正波形１８である。

次に、以上を実現する為の構成例を第９図について説明
する。

入力Ｍ−ｉ’ＩＮに加えられた制御用信号は、Ａ／Ｄ変
換回路１９１こより、例えば８ビツトのデジタル信号に
変換され、部列にウリ出されるＡ／Ｄ変換回路１９の出
力からインバータ２０を通り、アダー２６でＩＬｓＢを
端ゴ２１で付加された信号は、（２）式中のＫ［−ｐｔ
ｌを作り出す。

一方、Ａ／Ｄ変換回路１９より、シフトレジスタ２２を
通りアダー２３によりサンプリング期間の逆数１ ／
ｆ ｓの時間を端７２４で例規された信号は、〔Ｋｐ２
＋１／ｆｓ〕となる。

この２つの信号は、アダー２５に入り、Ｋ（ｐ２１）ｔ
）＋ｌ／ｆｓを表わす８ビツトのデジタル信号δとなる
。

δは書き込み、読み出しが独Ｖに行えるファスト・イン
・ファスト・アウト式の記憶回路２７（以後ＦＩＦＯと
記す）に加えられている。

このＦＩＦＯの書き込みは、Ａ／Ｄ変拗回路のクロック
であるサンプリング周波ａｆｓ二２００ ＫＨｚで書き
込まれ、このクロックは、基準発振回路２８の周波数を
分周回路２９で分周して、クロック信号発生回路３０よ
り供給される。

又遅延量を表わしているデジタル信号δを、計数回路３
１によって時間軸に変換した読み出しパルスＩこより、
ｍ−Ｆ ３２ ｔｃ読み出される。

この読み出しパルス列が補正量θ１．θ２．θ３．・・
・・・・を与える補正用パルス列となる。

計数回路用クロックの周波数を、例えば５．２ＭＨｚと
すると、ｌ／２６分周することで、サンプリング周波数
は２００ ＫＨｚとなり、δの１ビット当りの遅延時間
は、ｌ ／ ５．２ ＭＨｚ Ｃ秒〕となる。

故１こ、得られる最大の遅延時間は、 １１５．２ＭＨｚ Ｘ ２、−Ｔ−４９μｓと成る。

トレーシング歪量は、レコードの径により違ってくるの
で、補正量もこれに応じて可変にする必要があるが、こ
の補正法としては、 （１）制御信号の量を可減する。

（２）計数回路用クロックの周波数を変化させる。

の２通りがあるが、前者（（１）の場合）は、（２）式
中のＰの量を変える事であり、後者（（２）の場合）は
、Ｋを変化させたものである。

以上の実施例を第７図の如くブロック図で表す。

尚、演算回路Ｍは第９図の符号２０〜２５を含んだもの
である。

一方第８図のブロック図の実施も可能で、この場合は、
演算回路Ｍが、ＦＩＦＯの後に位置し、Ａ／Ｄ変換され
たデジタル信号は面接ＰＩＦＯに入る。

次ｌこ、この実施例１こ従った動作による補正波形を第
１０図に示す。

与えた条件は、入力周波数１６、６ ＫＨｚ 、人カレ
ベノシは最高の４０係である。

電１０図Ａの３３は原信号を表し、３４は制御用信号波
形を、３５は補正波形を示すもので、同図Ｂはクロック
パルスであり、同様Ｃは制御信号のＡＤ変換値を、同図
りはδの計数値の２進符号値を、同図ＥはδのＩＯ進変
換値を、同図Ｆは遅延時間（μｓ）を示すもので、図中
δのＩＯ進変換値の合計は３１２であり、これはクロッ
クパルスの１周期に入る計数回路用クロックの個数と入
力信号の１周期に入るクロックの個数との積、即ち＝２
６Ｘｌ ２と等しく、この事は１周期のサンプリングが
終ったら、再び元の位置ｌこもどる事を意味し、補正は
うまく行えることを示している。

本発明は上述の如く構成させたので、サンプリング周波
数を高くすることで必要な遅延量が得られ、入力の最高
周波数ｆｉｎ（ｍａｘ）が、サンプリング周波数により
制限を受けない遅延変調回路が得られ、デジタル化ｌこ
より、装置の信頼性が向上し、ＩＣを使用することによ
り、回路の簡素化が実現できると共に、複雑な計算機を
必要とせず、極めて簡単にトレーシング歪を補正するこ
とが出来る特徴を有するものである。

【図面の簡単な説明】

第１図はトレーシング歪を説明するためのレコード盤の
音溝の平面図、第２図はレコード再生時の音針とレコー
ド溝との関係を示す説明図、第３図はトレーシング歪を
補正するための補正波形と原波形との関係を示すための
説明図、第４図は従来のスキューサンプリングの系統図
、第５図は第４図の波形説明図、第６図は本発明のトレ
ーシング歪補正用の遅延変調回路を説明するための波形
説明図、第１図は本発明のトレーシング歪補正用の遅延
変調回路の系統図、第８図は本発明の他の実施例を示す
系統図、第９図は本発明の演算回路の詳細を示す系統図
、第１０図Ａ−Ｆは本発明の波形説明図である。 図に於て、１９はＡ／Ｄ変換回路、２０はインバータ、
２１，２４．３２は端イ、２２はシフトレジスタ、２３
，２５，２６はアダー、２１は記憶回路、３１は計数回
路である。

Claims (1)

1. 【特許請求の範囲】 １ 速度入力信号をＡ／Ｄ変換して遅延時間を演算して
   Ｄ／Ａ変換した出力によりトレーシング歪補正を行うト
   レーシング歪補正用の遅延変調回路ｔこ於て、遅延時間
   をδとし δ＝ＫＣｐ２−ｐＩ〕＋／ｆ５ 但しＫは定数、ｆｓはサンプリングの１周期、ｐｔ ＋
   ｐ２は入力波形を等間隔のサンプリングパルスでサン
   プルした各漬のデジタル変拗値である。 によって遅延時間を演算して成るトレーシング歪補正用
   の遅延変調回路。