JPS5920161B2 - トレ−シング歪補償用の位相制御回路 - Google Patents
トレ−シング歪補償用の位相制御回路Info
- Publication number
- JPS5920161B2 JPS5920161B2 JP4962378A JP4962378A JPS5920161B2 JP S5920161 B2 JPS5920161 B2 JP S5920161B2 JP 4962378 A JP4962378 A JP 4962378A JP 4962378 A JP4962378 A JP 4962378A JP S5920161 B2 JPS5920161 B2 JP S5920161B2
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- JP
- Japan
- Prior art keywords
- output
- circuit
- phase
- signal
- pulse
- Prior art date
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Description
【発明の詳細な説明】
本発明は記憶装置の読出制御装置に係り、特にファスト
・イン・ファスト・アウト型（以下ＦＩＦＯと略記する
）メモリを使用したトレーシング歪補償装置の位相制御
回路に関する。
・イン・ファスト・アウト型（以下ＦＩＦＯと略記する
）メモリを使用したトレーシング歪補償装置の位相制御
回路に関する。
通常、レコード盤の演奏においては、録音装置に使用す
る録音針と再生装置に使用する再生針との形状の差異に
起因するトレーシング歪が生ずる。
る録音針と再生装置に使用する再生針との形状の差異に
起因するトレーシング歪が生ずる。
トレーシング歪は、再生針尖端の曲率半径が大きくなる
程、また記録周波数が高くなる程大きくなる。従来、こ
のトレーシング歪を除去もしくは軽減するため、原記録
信号にトレーシング歪と逆の歪を与える補償信号を予め
重畳した複合信号を、レコード原盤に記録することが行
われており、補償信号を得る方法も、各種提案されてい
る。本願出願人は、既に特開昭５３−１１００２号にお
いてデジタル式トレーシング歪補正装置（以下ＤＴＳと
略記する）を提案している。このＤＴＳの概要を、その
系統図である第１図を参照して説明する。なお、同図の
例は、２チャンネルステレオ信号であり、左右チャンネ
ルが同一構成になつているので、その一方のみを説明し
、他は点線ブロックで示すだけとする。初て、この第１
図の例では、音声等のアナログ入力信号は、入力端子１
から、アナログ・デジタル変換回路（以下Ａ／ Ｄと略
記する）２に供給され、例えば８ビットのデジタル信号
に変換される。
程、また記録周波数が高くなる程大きくなる。従来、こ
のトレーシング歪を除去もしくは軽減するため、原記録
信号にトレーシング歪と逆の歪を与える補償信号を予め
重畳した複合信号を、レコード原盤に記録することが行
われており、補償信号を得る方法も、各種提案されてい
る。本願出願人は、既に特開昭５３−１１００２号にお
いてデジタル式トレーシング歪補正装置（以下ＤＴＳと
略記する）を提案している。このＤＴＳの概要を、その
系統図である第１図を参照して説明する。なお、同図の
例は、２チャンネルステレオ信号であり、左右チャンネ
ルが同一構成になつているので、その一方のみを説明し
、他は点線ブロックで示すだけとする。初て、この第１
図の例では、音声等のアナログ入力信号は、入力端子１
から、アナログ・デジタル変換回路（以下Ａ／ Ｄと略
記する）２に供給され、例えば８ビットのデジタル信号
に変換される。
Ａ／ Ｄ２から並列出力されたデジタル信号は、演算回
路３及びＦＩＦＯメモリ４に夫々加えられる。演算回路
３で＆丸各サンプリング点のデジタル変換値に応じて、
所定の演算が行なわれ、その結果である遅延量δがＦＩ
ＦＯメモリ４に書込まれる。ＦＩＦＯメモリ４から読出
された出力は、計数回路５とデジタル・アナログ変換回
路（以下Ｄ／Ａと略記する）６とに、夫々供給される。
上記遅延量δを、計数回路５によつて時間軸変換し、こ
れを、更に後述の読出位相固定回路１０によつて処理し
た信号が、ＦＩＦＯメモリ４の読出クロック４Ｒとして
用いられる。従つて、Ｄ／Ａ６の出力は、遅延変調され
たアナログ信号となつて、出力端子Ｔに現れる。左右チ
ャンネルに共通するクロック発振回路８は、クロック信
号を計数回路５及び両チャンネルに共通の分周回路９に
供給する。
路３及びＦＩＦＯメモリ４に夫々加えられる。演算回路
３で＆丸各サンプリング点のデジタル変換値に応じて、
所定の演算が行なわれ、その結果である遅延量δがＦＩ
ＦＯメモリ４に書込まれる。ＦＩＦＯメモリ４から読出
された出力は、計数回路５とデジタル・アナログ変換回
路（以下Ｄ／Ａと略記する）６とに、夫々供給される。
上記遅延量δを、計数回路５によつて時間軸変換し、こ
れを、更に後述の読出位相固定回路１０によつて処理し
た信号が、ＦＩＦＯメモリ４の読出クロック４Ｒとして
用いられる。従つて、Ｄ／Ａ６の出力は、遅延変調され
たアナログ信号となつて、出力端子Ｔに現れる。左右チ
ャンネルに共通するクロック発振回路８は、クロック信
号を計数回路５及び両チャンネルに共通の分周回路９に
供給する。
分周回路９の出力は、Ａ／Ｄ２に、サンプリング信号と
して供給されると共に、ＦＩＦＯメモリ４に書込クロツ
ク４Ｗとして供給される。ＦＩＦＯメモリ４は、一種の
シフトレジスタであつて、書込み、読出しを独立に行な
うことができるので、音声信号をＡ／Ｄ変換したデジタ
ル信号を処理する場合、次のような不都合を生じる。
して供給されると共に、ＦＩＦＯメモリ４に書込クロツ
ク４Ｗとして供給される。ＦＩＦＯメモリ４は、一種の
シフトレジスタであつて、書込み、読出しを独立に行な
うことができるので、音声信号をＡ／Ｄ変換したデジタ
ル信号を処理する場合、次のような不都合を生じる。
即ち、第２図Ａ及びＢは、ＦＩＦＯメモリ４の概念図で
あつて、ａ−ｈはそのメモリースタツクを表わし、同図
Ａにおいて、スタツクＡＮｄは、新しくデータを書込む
ことができる状態にあり、スタツクＥＮｈは、既にデー
タが書込まれていて、読出可能な状態である。この状態
から１クロツクだけ読出しが行われると、同図Ｂに示す
ように、スタツクａ−ｅが書込可能スタツク、スタツク
ｆ〜ｈが読出可能スタツクとなる。これら２つの状態が
、ステレオ信号の左チヤンネル、右チヤンネルに生じた
場合は、左右の再生音に位相差を生じて、再生音像の定
位がずれ、最悪の場合には、左右逆位相となつて、正常
なステレオ再生が不可能になる。
あつて、ａ−ｈはそのメモリースタツクを表わし、同図
Ａにおいて、スタツクＡＮｄは、新しくデータを書込む
ことができる状態にあり、スタツクＥＮｈは、既にデー
タが書込まれていて、読出可能な状態である。この状態
から１クロツクだけ読出しが行われると、同図Ｂに示す
ように、スタツクａ−ｅが書込可能スタツク、スタツク
ｆ〜ｈが読出可能スタツクとなる。これら２つの状態が
、ステレオ信号の左チヤンネル、右チヤンネルに生じた
場合は、左右の再生音に位相差を生じて、再生音像の定
位がずれ、最悪の場合には、左右逆位相となつて、正常
なステレオ再生が不可能になる。
そこで、第１図に示す既提案ＤＴＳでは、読出位相固定
回路１０を設けて、補償信号の位相を、原入力信号の位
相に合わせ、左右チヤンネル信号間の位相差による再生
音像定位のずれを防止している。
回路１０を設けて、補償信号の位相を、原入力信号の位
相に合わせ、左右チヤンネル信号間の位相差による再生
音像定位のずれを防止している。
上記読出位相固定回路１０は、次のように動作する。
ＦＩＦＯメモリ４の入力信号のＭＳＢ（Ａ）を、シフト
レジスタ１１によつて、メモリ４のスタツク数だけシフ
トさせた（４）５と、ＦＩＦＯメモリ４の出力信号のＭ
ＳＢ（日を、ＮＯＴ回路１２で反転した（有）とを、第
１のＮＡＮＤ回路１３で位相比較し、その出力を第２の
ＮＡＮＤ回路１５に供給すると共に、この第２のＮＡＮ
Ｄ回路１５に、計数回路５の出力をＮＯＴ回路１４を介
して供給し、ＦＩＦＯメモリ４の入出力間に位相差を生
じたときは、計数回路５からＮＯＴ回路１４及びＮＡＮ
Ｄ回路１５を介してＦＩＦＯメモリ４に印加されるべき
読出クロツク４Ｒが、第１のＮＡＮＤ回路１３の出力に
現れる誤差パルス（Ａ′１）によつて、第２のＮＡＮＤ
回路１５において阻止さへ読出は、一時中断される。こ
の中断によつて、ＦＩＦＯメモリ４の入出力間の位相誤
差が減少し、以後、読出の断続を繰返して、補償信号の
位相は、最終的に入力信号と一致する。しかしながら、
上述のように読出を断続することによつて、補償波形が
急峻になる場合があり、再生音にパルス性異常音が発生
して、聴感上問題があつた。
レジスタ１１によつて、メモリ４のスタツク数だけシフ
トさせた（４）５と、ＦＩＦＯメモリ４の出力信号のＭ
ＳＢ（日を、ＮＯＴ回路１２で反転した（有）とを、第
１のＮＡＮＤ回路１３で位相比較し、その出力を第２の
ＮＡＮＤ回路１５に供給すると共に、この第２のＮＡＮ
Ｄ回路１５に、計数回路５の出力をＮＯＴ回路１４を介
して供給し、ＦＩＦＯメモリ４の入出力間に位相差を生
じたときは、計数回路５からＮＯＴ回路１４及びＮＡＮ
Ｄ回路１５を介してＦＩＦＯメモリ４に印加されるべき
読出クロツク４Ｒが、第１のＮＡＮＤ回路１３の出力に
現れる誤差パルス（Ａ′１）によつて、第２のＮＡＮＤ
回路１５において阻止さへ読出は、一時中断される。こ
の中断によつて、ＦＩＦＯメモリ４の入出力間の位相誤
差が減少し、以後、読出の断続を繰返して、補償信号の
位相は、最終的に入力信号と一致する。しかしながら、
上述のように読出を断続することによつて、補償波形が
急峻になる場合があり、再生音にパルス性異常音が発生
して、聴感上問題があつた。
第３図Ａ及びＢに、位相が「進み」及び「遅れ」の場合
の急激に位相制御された補償信号波形が、実線で夫々示
されている。本発明の目的は、上述の従来技術の欠点を
除去した、新規且つ有用な位相制御装置を提供するとこ
ろにある。
の急激に位相制御された補償信号波形が、実線で夫々示
されている。本発明の目的は、上述の従来技術の欠点を
除去した、新規且つ有用な位相制御装置を提供するとこ
ろにある。
そして、本発明の要点は、ＦＩＦＯメモリの入出力間の
位相差を検知したとき、メモリの出力データの計数出力
を歩進的に加減し、読出パルスとして、メモリにフイー
ドバツクすることによつて、上記位相差を漸減すること
にある。
位相差を検知したとき、メモリの出力データの計数出力
を歩進的に加減し、読出パルスとして、メモリにフイー
ドバツクすることによつて、上記位相差を漸減すること
にある。
以下、第４図及び第５図を参照して本発明について詳述
する。
する。
第４図は、本発明の一実施例を示す、同図において、位
相検知回路２０は、本出願人が本願と同田こ出願する「
位相検知装置」に開示する如きものであつて、ＦＩＦＯ
メモリ４に供給される入力のうちの１ビツトがチエツク
ビツトとして位相検知回路２０の端子２１に供給される
と共に、このチエツクビツトに対応するＦＩＦＯメモリ
４の出力が、この位相回路２０の端子２２に供給される
。
相検知回路２０は、本出願人が本願と同田こ出願する「
位相検知装置」に開示する如きものであつて、ＦＩＦＯ
メモリ４に供給される入力のうちの１ビツトがチエツク
ビツトとして位相検知回路２０の端子２１に供給される
と共に、このチエツクビツトに対応するＦＩＦＯメモリ
４の出力が、この位相回路２０の端子２２に供給される
。
加算回路３０は、例えば米国テキサス・インストルメン
ト社製のＢＩＮＡＲＹＦＵＬＬＡＤＤＥＲ５４８３／７
４８３の如きものであつて、対称入力端子の一方Ａ１〜
Ｍには、計数回路５からの出力が供給され、他方の入力
端子Ｂ，〜Ｂ４には、第１〜第４のＮＡＮＤ回路３１，
３２，３３及び３４の出力が夫々供給される入力端子Ａ
１及びＢ１には信号（ＬＳＢ）力（Ａ４及びＢ４には信
号（ＭＳＢ＞ｔ）』供給される。加算回路３０の出力は
、第５のＮＡＮＤ回路３６に供給される。位相検知回路
２０Φ遅れパルス出力端子２４（人第１〜第４のＮＡＮ
Ｄ回路３１〜３４の一方の入力端子に夫々並列に接続さ
れ、その進みパルス出力端子２３は、第１のＮＡＮＤ回
路３１の他方の入力端子に接続されている。また、第２
〜第４のＮＡＮＤ回路３２〜３４の他方の入力端子Ｇ丸
論理回路（図示せず）の［１」レベル端子３５に、並列
に接続されＣいる。ＮＡＮＤ回路３６の出力は、ＦＩＦ
Ｏメモリ４の読出パルス及び計数回路５のロード・パル
スとして、夫々に供給される。次に、この第４図に示す
本発明実施例の動作について説明する。前出の同日出願
「位相検知装置］において開示するように、ＦＩＦＯメ
モリ４のスタツクの中央までデータが書込まれた（最適
）状態では、位相検知回路２０は、何等出力を発生しな
い。従つて、計数回路５は、メモリ４の出力データを計
数し、データ量に比例した正常な読出しパルスＲＮを、
加算回路３０及びＮＡＮＤ回路３６を介して、ＦＩＦＯ
メモリ４にフイード・バツクする。ＦＩＦＯメモリ４の
データが読出されて、上記最適状態から進んだときは、
位相検知回路２０の進みパルス端子２３に、出力Ｌが現
ぺ加算回路３０の入力Ｂ４，Ｂ３，Ｂ２，Ｂｌは、００
０１となり、加算回路３０の出力Σ１〜Σ４には、計数
回路５の出力Ａ，Ｂ，Ｃ，Ｄに１を加えたものが現れ、
ＮＡＮＤ回路３６を経て読出しパルス（ＲＬ）として、
ＦＩＦＯメモリ４に供給される。
ト社製のＢＩＮＡＲＹＦＵＬＬＡＤＤＥＲ５４８３／７
４８３の如きものであつて、対称入力端子の一方Ａ１〜
Ｍには、計数回路５からの出力が供給され、他方の入力
端子Ｂ，〜Ｂ４には、第１〜第４のＮＡＮＤ回路３１，
３２，３３及び３４の出力が夫々供給される入力端子Ａ
１及びＢ１には信号（ＬＳＢ）力（Ａ４及びＢ４には信
号（ＭＳＢ＞ｔ）』供給される。加算回路３０の出力は
、第５のＮＡＮＤ回路３６に供給される。位相検知回路
２０Φ遅れパルス出力端子２４（人第１〜第４のＮＡＮ
Ｄ回路３１〜３４の一方の入力端子に夫々並列に接続さ
れ、その進みパルス出力端子２３は、第１のＮＡＮＤ回
路３１の他方の入力端子に接続されている。また、第２
〜第４のＮＡＮＤ回路３２〜３４の他方の入力端子Ｇ丸
論理回路（図示せず）の［１」レベル端子３５に、並列
に接続されＣいる。ＮＡＮＤ回路３６の出力は、ＦＩＦ
Ｏメモリ４の読出パルス及び計数回路５のロード・パル
スとして、夫々に供給される。次に、この第４図に示す
本発明実施例の動作について説明する。前出の同日出願
「位相検知装置］において開示するように、ＦＩＦＯメ
モリ４のスタツクの中央までデータが書込まれた（最適
）状態では、位相検知回路２０は、何等出力を発生しな
い。従つて、計数回路５は、メモリ４の出力データを計
数し、データ量に比例した正常な読出しパルスＲＮを、
加算回路３０及びＮＡＮＤ回路３６を介して、ＦＩＦＯ
メモリ４にフイード・バツクする。ＦＩＦＯメモリ４の
データが読出されて、上記最適状態から進んだときは、
位相検知回路２０の進みパルス端子２３に、出力Ｌが現
ぺ加算回路３０の入力Ｂ４，Ｂ３，Ｂ２，Ｂｌは、００
０１となり、加算回路３０の出力Σ１〜Σ４には、計数
回路５の出力Ａ，Ｂ，Ｃ，Ｄに１を加えたものが現れ、
ＮＡＮＤ回路３６を経て読出しパルス（ＲＬ）として、
ＦＩＦＯメモリ４に供給される。
従つてデータの読出しが１クロツクだけ遅れて行われる
。以後、同様の動作を繰返して、書込まれたデータが、
メモリースタツクの中央までになると、もはや進みパル
ス（Ｄは出力されなくなり、ＦＩＦＯメモリ４の出力デ
ータの位相は、入力に固定される。またＦＩＦＯメモリ
４にデータが書込まれて最適状態から遅れたときは、位
相検知回路２０の遅れパルス端子２４に、出力（Ｄｌｌ
）が現へ加算回路３０の入力Ｂ１〜Ｂ４は、１１１１（
即ち、０００１の補数）となり、加算回路３０の出力に
ｆｌ丸計数回路５の出力から１を減じたものが現れ、Ｎ
ＡＮＤ回路３６を経て読出パルス（ＲＤ）としてＦＩＦ
Ｏメモリ４に供給される。従つて、データの読出しが、
１クロツクだけ進んで行われる。以後、同様な動作を繰
返して、前記と同様に、ＦＩＦＯメモリ４の出力データ
の位相は、入力に固定される。上述の位相固定に至る過
程（丸第５図のパルスチヤートによつて、容易に理解さ
れよう。第５図に示す如く、ＦＩＦＯメモリ４に供給さ
れるサンプリングパルス（ＳＰ）は、クロツクパルス（
ＣＬ）１０本ごとに１個発生する。遅延変調がゼロであ
るとき、計数回路５では、クロツク（ＣＬ）の１０本を
計数する。（ＣＴ）はコントロールデータで、６ビツト
の並列信号であり、図中の数字は遅延量を１０進に直し
た値である。位相の進み遅れがない場合、パルス（ＲＮ
）は正常な読出しパルスであり、計数回路５のロードパ
ルスでもある。パルス（ＲＤ）は、位相が２クロツク分
だけ遅れた場合を示し、位相検知回路２０から遅れパル
スＤｌが出て、計数回路５のデータ読込み１回について
、１クロツク分だけ位相が進み、最終的には入力の位相
に固定される。
。以後、同様の動作を繰返して、書込まれたデータが、
メモリースタツクの中央までになると、もはや進みパル
ス（Ｄは出力されなくなり、ＦＩＦＯメモリ４の出力デ
ータの位相は、入力に固定される。またＦＩＦＯメモリ
４にデータが書込まれて最適状態から遅れたときは、位
相検知回路２０の遅れパルス端子２４に、出力（Ｄｌｌ
）が現へ加算回路３０の入力Ｂ１〜Ｂ４は、１１１１（
即ち、０００１の補数）となり、加算回路３０の出力に
ｆｌ丸計数回路５の出力から１を減じたものが現れ、Ｎ
ＡＮＤ回路３６を経て読出パルス（ＲＤ）としてＦＩＦ
Ｏメモリ４に供給される。従つて、データの読出しが、
１クロツクだけ進んで行われる。以後、同様な動作を繰
返して、前記と同様に、ＦＩＦＯメモリ４の出力データ
の位相は、入力に固定される。上述の位相固定に至る過
程（丸第５図のパルスチヤートによつて、容易に理解さ
れよう。第５図に示す如く、ＦＩＦＯメモリ４に供給さ
れるサンプリングパルス（ＳＰ）は、クロツクパルス（
ＣＬ）１０本ごとに１個発生する。遅延変調がゼロであ
るとき、計数回路５では、クロツク（ＣＬ）の１０本を
計数する。（ＣＴ）はコントロールデータで、６ビツト
の並列信号であり、図中の数字は遅延量を１０進に直し
た値である。位相の進み遅れがない場合、パルス（ＲＮ
）は正常な読出しパルスであり、計数回路５のロードパ
ルスでもある。パルス（ＲＤ）は、位相が２クロツク分
だけ遅れた場合を示し、位相検知回路２０から遅れパル
スＤｌが出て、計数回路５のデータ読込み１回について
、１クロツク分だけ位相が進み、最終的には入力の位相
に固定される。
パルス（ＲＬ）は、位相が３クロツク分だけ進んだ場合
を示し、位相検知回路２０から進みパルス（Ｌ）が出て
、計数回路５のデータ読込み１回について、１クロツク
分だけ位相が遅れ、入力の位相に漸近する。
を示し、位相検知回路２０から進みパルス（Ｌ）が出て
、計数回路５のデータ読込み１回について、１クロツク
分だけ位相が遅れ、入力の位相に漸近する。
入力コントロールデータＣＴが１０の場合、計数回路５
は、１０，９，８・・・・・・１，０と、カウント・ダ
ウンしていき、０になると、出力パルスを生ずるが、遅
れの場合は１で、進みの場合は−１で、パルスを発生し
、クロツク１周期分だけ位相が動かされる。
は、１０，９，８・・・・・・１，０と、カウント・ダ
ウンしていき、０になると、出力パルスを生ずるが、遅
れの場合は１で、進みの場合は−１で、パルスを発生し
、クロツク１周期分だけ位相が動かされる。
以上詳述したように、本発明装置によれば、ＦＩＦＯメ
モリ４の出力の位相は、入力に固定されるので、ステレ
オ信号処理において、左右チヤンネル間の位相差がなく
なる。
モリ４の出力の位相は、入力に固定されるので、ステレ
オ信号処理において、左右チヤンネル間の位相差がなく
なる。
また、位相ずれが生じた場合は緩かに位相制御するため
、再生音にパルス性雑音が発生せず、聴感上非常に効果
的である。
、再生音にパルス性雑音が発生せず、聴感上非常に効果
的である。
第１図は従来のトレーシング歪補正装置の系統図、第２
図及び第３図は従来装置の説明に供する線図、第４図は
本発明の実施例の系統図、第５図は本発明の説明に供す
る線図である。 図中、４はＦＩＦＯメモリ、５は計数回路、１０は位相
固定回路、２０は位相検知回路、３０は加算回路である
。
図及び第３図は従来装置の説明に供する線図、第４図は
本発明の実施例の系統図、第５図は本発明の説明に供す
る線図である。 図中、４はＦＩＦＯメモリ、５は計数回路、１０は位相
固定回路、２０は位相検知回路、３０は加算回路である
。
Claims (1)
- １ ステレオ信号の左または右の信号を記憶する記憶装
置と、該記憶装置の出力に応じた数のクロックを計数す
る計数回路と、上記記憶装置に供給された入力のうちの
１ビット信号に対応する出力信号の基準遅延量からの進
み・遅れに応じた出力を発生する位相検知回路と、上記
計数回路及び位相検知回路の出力が供給され上記位相検
知回路の出力に応じて上記計数回路の出力から歩進的に
変化した出力を発生する加算回路とから成り、該加算回
路の出力を上記記憶装置の読出しに用い、該記憶装置か
らトレーシング歪被補償出力を得ることを特徴とするト
レーシング歪補償用の位相制御装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4962378A JPS5920161B2 (ja) | 1978-04-26 | 1978-04-26 | トレ−シング歪補償用の位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4962378A JPS5920161B2 (ja) | 1978-04-26 | 1978-04-26 | トレ−シング歪補償用の位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54141602A JPS54141602A (en) | 1979-11-05 |
| JPS5920161B2 true JPS5920161B2 (ja) | 1984-05-11 |
Family
ID=12836348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4962378A Expired JPS5920161B2 (ja) | 1978-04-26 | 1978-04-26 | トレ−シング歪補償用の位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920161B2 (ja) |
-
1978
- 1978-04-26 JP JP4962378A patent/JPS5920161B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54141602A (en) | 1979-11-05 |
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