JPS6349286B2 - - Google Patents
Info
- Publication number
- JPS6349286B2 JPS6349286B2 JP55165787A JP16578780A JPS6349286B2 JP S6349286 B2 JPS6349286 B2 JP S6349286B2 JP 55165787 A JP55165787 A JP 55165787A JP 16578780 A JP16578780 A JP 16578780A JP S6349286 B2 JPS6349286 B2 JP S6349286B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- waveform
- circuit
- output
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 14
- 239000000284 extract Substances 0.000 claims description 2
- 230000007423 decrease Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明はカセツト磁気テープ等の磁気記憶媒体
から読出されたPE（Phase Encoding）記録方式
の信号をNRZ方式のデータに復調する位相変調
信号復調装置に関する。
から読出されたPE（Phase Encoding）記録方式
の信号をNRZ方式のデータに復調する位相変調
信号復調装置に関する。
PE信号をNRZ信号に変換する場合、経済上及
び変換精度上の理由から、できるだけ簡単な装置
によつて実現することが要求されている。また、
磁気記憶媒体から読出されたPE信号はピークシ
フトを伴つている場合があり、この場合にはピー
クシフトの補償なしでNRZに復調すれば誤つた
データとなつてしまう。
び変換精度上の理由から、できるだけ簡単な装置
によつて実現することが要求されている。また、
磁気記憶媒体から読出されたPE信号はピークシ
フトを伴つている場合があり、この場合にはピー
クシフトの補償なしでNRZに復調すれば誤つた
データとなつてしまう。
本発明の目的は、PE信号からNRZ信号への変
換を簡単な回路で実現すると共に、PE信号のピ
ークシフトを補償して上記変換の精度を向上させ
る事にある。
換を簡単な回路で実現すると共に、PE信号のピ
ークシフトを補償して上記変換の精度を向上させ
る事にある。
上述の目的を達成するために本発明において
は、位相変調されて磁気記憶媒体に記録された信
号を再生ヘツドで抽出し、復調する位相変調信号
復調装置において、再生ヘツドから読出された信
号の零交差点における傾きを検出し、傾きの大小
に応じて再生ヘツドから読出された信号の遅延信
号の遅延量を減増し、該再生ヘツドから読出され
た信号と該信号の遅延信号との交差点に応じて状
態を反転する信号を出力する手段、該手段の出力
する読出し信号の波形の変化点を検出する変化点
検出手段、該変化点検出手段から出力される変化
点信号により立上り、該読出し信号の半周期より
長く１周期より短い所定時定数で立下る波形を出
力する波形形成手段、及び該波形形成手段の出力
波形の立下りに応じて出力波形の状態を反転させ
る信号復調手段を具備した事を特徴とする位相変
調信号復調装置が提供される。
は、位相変調されて磁気記憶媒体に記録された信
号を再生ヘツドで抽出し、復調する位相変調信号
復調装置において、再生ヘツドから読出された信
号の零交差点における傾きを検出し、傾きの大小
に応じて再生ヘツドから読出された信号の遅延信
号の遅延量を減増し、該再生ヘツドから読出され
た信号と該信号の遅延信号との交差点に応じて状
態を反転する信号を出力する手段、該手段の出力
する読出し信号の波形の変化点を検出する変化点
検出手段、該変化点検出手段から出力される変化
点信号により立上り、該読出し信号の半周期より
長く１周期より短い所定時定数で立下る波形を出
力する波形形成手段、及び該波形形成手段の出力
波形の立下りに応じて出力波形の状態を反転させ
る信号復調手段を具備した事を特徴とする位相変
調信号復調装置が提供される。
以下、添附の図面に基づいて本発明による位相
変調信号復調装置の実施例を説明する。
変調信号復調装置の実施例を説明する。
第１図は本発明による復調装置の第１実施例に
適用されるPE−NRZ変換回路のブロツク図であ
り、第２図ａないしｇは第１図の回路の動作説明
用波形図である。カセツト磁気テープ装置の再生
ヘツド（図示せず）から読出されて第１図の回路
の入力端子１に入力されたアナログPE信号はAD
変換回路２においてAD変換されて第２図ａに示
すデイジタルPE信号ａがその出力に得られる。
ここで、該AD変換回路２に入力されるアナログ
PE信号は、後述するように該AD変換回路２にお
いてそのピークシフトが補償され、これによりピ
ークシフトが補償されたデイジタルPE信号とさ
れる。デイジタルPE信号ａは立上り微分回路３
及び立下り微分回路４に入力されて、第２図ｂ，
ｃに示す如くデイジタルPE信号ａの立上り及び
立下りにそれぞれ対応する立上りクロツクパルス
ｂ及び立下りクロツクパルスｃが回路３，４の出
力に得られる。立上りクロツクパルスｂ及び立下
りクロツクパルスｃはオアゲート６を介して第２
図ｄに示す如く、波形形成回路７のトリガクロツ
クｄがオアゲート６の出力に得られる。波形形成
回路７は後述する如く単安定マルチバイブレータ
又はカウンタで構成されており、トリガクロツク
ｄによつてトリガされて論理「１」を出力し、デ
イジタルPE信号ａのデータ周期をＴとすると例
えば0.75Tといつた、データ周期Ｔより小で0.5T
より大の所定時定数の間にトリガクロツクｄを受
けない時は出力を論理「０」に反転させる。従つ
て波形形成回路７の出力には第２図ｅに示される
如き波形ｅが得られる。波形ｅは第２の立下り微
分回路８に入力されて波形ｅの立下りに対応する
パルス（図示せず）がその出力に得られ、このパ
ルスが第１の２進カウンタ９に入力されてその出
力に、パルスの入力に応じて論理「１」から論理
「０」に或いはその逆に反転する復調データｆが
得られる。復調データｆはNRZ形式となつてい
る。
適用されるPE−NRZ変換回路のブロツク図であ
り、第２図ａないしｇは第１図の回路の動作説明
用波形図である。カセツト磁気テープ装置の再生
ヘツド（図示せず）から読出されて第１図の回路
の入力端子１に入力されたアナログPE信号はAD
変換回路２においてAD変換されて第２図ａに示
すデイジタルPE信号ａがその出力に得られる。
ここで、該AD変換回路２に入力されるアナログ
PE信号は、後述するように該AD変換回路２にお
いてそのピークシフトが補償され、これによりピ
ークシフトが補償されたデイジタルPE信号とさ
れる。デイジタルPE信号ａは立上り微分回路３
及び立下り微分回路４に入力されて、第２図ｂ，
ｃに示す如くデイジタルPE信号ａの立上り及び
立下りにそれぞれ対応する立上りクロツクパルス
ｂ及び立下りクロツクパルスｃが回路３，４の出
力に得られる。立上りクロツクパルスｂ及び立下
りクロツクパルスｃはオアゲート６を介して第２
図ｄに示す如く、波形形成回路７のトリガクロツ
クｄがオアゲート６の出力に得られる。波形形成
回路７は後述する如く単安定マルチバイブレータ
又はカウンタで構成されており、トリガクロツク
ｄによつてトリガされて論理「１」を出力し、デ
イジタルPE信号ａのデータ周期をＴとすると例
えば0.75Tといつた、データ周期Ｔより小で0.5T
より大の所定時定数の間にトリガクロツクｄを受
けない時は出力を論理「０」に反転させる。従つ
て波形形成回路７の出力には第２図ｅに示される
如き波形ｅが得られる。波形ｅは第２の立下り微
分回路８に入力されて波形ｅの立下りに対応する
パルス（図示せず）がその出力に得られ、このパ
ルスが第１の２進カウンタ９に入力されてその出
力に、パルスの入力に応じて論理「１」から論理
「０」に或いはその逆に反転する復調データｆが
得られる。復調データｆはNRZ形式となつてい
る。
立上りクロツクパルスｂ及び立下りクロツクパ
ルスｃはまた、第１のスイツチ回路５に入力され
ており、２進カウンタ９の出力状態が論理「０」
の時は立上りクロツクパルスｂを、カウンタ９の
出力状態が論理「１」の時は立下りクロツクパル
スｃを出力する事により、第１のスイツチ回路５
の出力に読出しクロツクｇが得られる。
ルスｃはまた、第１のスイツチ回路５に入力され
ており、２進カウンタ９の出力状態が論理「０」
の時は立上りクロツクパルスｂを、カウンタ９の
出力状態が論理「１」の時は立下りクロツクパル
スｃを出力する事により、第１のスイツチ回路５
の出力に読出しクロツクｇが得られる。
こうして、本発明によれば、比較的簡単な回路
でPE信号をNRZ信号に復調することができ、し
かも後述するように該PE信号のピークシフトを
補償することができる。
でPE信号をNRZ信号に復調することができ、し
かも後述するように該PE信号のピークシフトを
補償することができる。
カセツト磁気テープから読出されたPE信号は
ピークシフトを伴う事が多いが、ピークシフトを
伴つたPE信号を復調した場合データ誤りとなる
事がある。これを避ける為に、波形形成回路７の
時定数を必要に応じて短くすることが好ましい。
第３図は時定数を変化させるようにした本発明の
第２実施例に適用されるPE−NRZ変換回路のブ
ロツク図であり、第４図イないしリは第３図の回
路の動作説明用波形図である。ここで該第３図に
示される回路においても、そのAD変換回路２に
入力されるアナログPE信号が、後述するように
該AD変換回路２においてそのピークシフトが補
償され、これによりピークシフトが補償されたデ
イジタルPE信号とされることは上記第１実施例
の場合と同様である。第３図において第１図と異
なるところは、波形形成回路７０の時定数がフリ
ツプフロツプ１１の出力に応じて0.75T又は0.6T
いずれかに設定される事である。フリツプフロツ
プ１１は、オアゲート６の出力と波形形成回路７
０の出力を受け取るアンドゲート１０の出力によ
つてセツトされ、立下り微分回路８の出力によつ
てリセツトされるようになつている。第４図イな
いしニは第２図ａないしｄとそれぞれ同一であ
る。第４図ホに示される波形形成回路７０の出力
が論理「１」の時に、第４図に示されるトリガク
ロツクが与えられると、フリツプフロツプ１１は
セツトされて第４図トに示されるようにフリツプ
フロツプ１１の出力は論理「１」になる。フリツ
プフロツプ１１から論理「１」を受け取ると波形
形成回路７０はその時定数を0.6Tに設定する。
波形形成回路７０の出力はトリガクロツクによつ
て0.6T以内にリトリガされない限り、時間0.6T
で論理「０」に立下る。0.6T以内にリトリガさ
れれば、そのリトリガの時点から0.6T以内にリ
トリガされない限り、やはり時間0.6Tで立下る。
この立下りを立下り微分回路８が検出してフリツ
プフロツプ１１をリセツトするので、第４図トに
示されるようにフリツプフロツプ１１の出力は論
理「０」となる。波形形成回路７０の出力の立下
りが第１図の回路の場合と比較して0.15Tだけ早
くなるので、第４図チに示されるように復調デー
タの論理「１」の巾が広くなり、データ誤りを防
止できる。なお、第４図ホ，ト，チに点線で示し
た波形は時定数を0.75Tに固定した場合を示して
いる。波形形成回路７０の出力が論理「１」の時
にトリガパルスニが与えられなければ時定数は
0.75Tのままである。
ピークシフトを伴う事が多いが、ピークシフトを
伴つたPE信号を復調した場合データ誤りとなる
事がある。これを避ける為に、波形形成回路７の
時定数を必要に応じて短くすることが好ましい。
第３図は時定数を変化させるようにした本発明の
第２実施例に適用されるPE−NRZ変換回路のブ
ロツク図であり、第４図イないしリは第３図の回
路の動作説明用波形図である。ここで該第３図に
示される回路においても、そのAD変換回路２に
入力されるアナログPE信号が、後述するように
該AD変換回路２においてそのピークシフトが補
償され、これによりピークシフトが補償されたデ
イジタルPE信号とされることは上記第１実施例
の場合と同様である。第３図において第１図と異
なるところは、波形形成回路７０の時定数がフリ
ツプフロツプ１１の出力に応じて0.75T又は0.6T
いずれかに設定される事である。フリツプフロツ
プ１１は、オアゲート６の出力と波形形成回路７
０の出力を受け取るアンドゲート１０の出力によ
つてセツトされ、立下り微分回路８の出力によつ
てリセツトされるようになつている。第４図イな
いしニは第２図ａないしｄとそれぞれ同一であ
る。第４図ホに示される波形形成回路７０の出力
が論理「１」の時に、第４図に示されるトリガク
ロツクが与えられると、フリツプフロツプ１１は
セツトされて第４図トに示されるようにフリツプ
フロツプ１１の出力は論理「１」になる。フリツ
プフロツプ１１から論理「１」を受け取ると波形
形成回路７０はその時定数を0.6Tに設定する。
波形形成回路７０の出力はトリガクロツクによつ
て0.6T以内にリトリガされない限り、時間0.6T
で論理「０」に立下る。0.6T以内にリトリガさ
れれば、そのリトリガの時点から0.6T以内にリ
トリガされない限り、やはり時間0.6Tで立下る。
この立下りを立下り微分回路８が検出してフリツ
プフロツプ１１をリセツトするので、第４図トに
示されるようにフリツプフロツプ１１の出力は論
理「０」となる。波形形成回路７０の出力の立下
りが第１図の回路の場合と比較して0.15Tだけ早
くなるので、第４図チに示されるように復調デー
タの論理「１」の巾が広くなり、データ誤りを防
止できる。なお、第４図ホ，ト，チに点線で示し
た波形は時定数を0.75Tに固定した場合を示して
いる。波形形成回路７０の出力が論理「１」の時
にトリガパルスニが与えられなければ時定数は
0.75Tのままである。
第３図の回路に含まれる波形形成回路７０の２
つの実施例を第５図及び第６図にそれぞれ示す。
第５図において、波形形成回路７０はトリガクロ
ツクニを受け取る単安定マルチバイブレータ７１
と、単安定マルチバイブレータの時定数を決定す
るためにフリツプフロツプ１１（第３図）の出力
トを受け取る長さ調整回路７２とからなつてい
る。フリツプフロツプ１１が論理「１」を出力し
ている時は長さ調整回路７２は単安定マルチバイ
ブレータ７１の時定数を0.75Tに設定し、フリツ
プフロツプ１１が論理「０」を出力している時は
長さ調整回路７２は単安定マルチバイブレータの
時定数を0.6Tに設定する。第６図において、波
形形成回路７０はトリガクロツクニを受け取つて
２つの時定数0.6Tと0.75Tの間論理「１」を出力
するカウンタ７３と、フリツプフロツプ１１から
の出力トの論理「１」又は論理「０」に応じて
0.6T又は0.75Tの論理「１」を出力する第２のス
イツチ回路７４とからなつている。
つの実施例を第５図及び第６図にそれぞれ示す。
第５図において、波形形成回路７０はトリガクロ
ツクニを受け取る単安定マルチバイブレータ７１
と、単安定マルチバイブレータの時定数を決定す
るためにフリツプフロツプ１１（第３図）の出力
トを受け取る長さ調整回路７２とからなつてい
る。フリツプフロツプ１１が論理「１」を出力し
ている時は長さ調整回路７２は単安定マルチバイ
ブレータ７１の時定数を0.75Tに設定し、フリツ
プフロツプ１１が論理「０」を出力している時は
長さ調整回路７２は単安定マルチバイブレータの
時定数を0.6Tに設定する。第６図において、波
形形成回路７０はトリガクロツクニを受け取つて
２つの時定数0.6Tと0.75Tの間論理「１」を出力
するカウンタ７３と、フリツプフロツプ１１から
の出力トの論理「１」又は論理「０」に応じて
0.6T又は0.75Tの論理「１」を出力する第２のス
イツチ回路７４とからなつている。
すなわち上記第３図の回路においては、該AD
変換回路２内で行われるアナログ的なピークシフ
トの補償と併せてデイジタル的なピークシフトの
補償も行われている。
変換回路２内で行われるアナログ的なピークシフ
トの補償と併せてデイジタル的なピークシフトの
補償も行われている。
第７図ａ，ｂはアナログPE信号からデイジタ
ルPE信号に変換する場合の、従来技術による動
作を説明するための波形図である。第７図ａに示
されるように、従来は、第１図又は第３図の入力
端子１に入力されたアナログPE波形８０から所
定時間だけ遅延された遅延波形８１を得、これら
の波形のピーク近傍における交差点８２，８３，
８４，８５，…を検出し、これらピーク交差点の
検出に応じて論理「１」から論理「０」に又はそ
の逆に反転する、第７図ｂに示されるデイジタル
PE信号を得ていた。この従来技術によれば、読
出されたアナログPE信号のピーク点がシフトし
ていてもそのシフトの補償なしにデイジタルPE
信号を得るのでこれをNRZ信号に復調するとデ
ータ誤りとなる事がある。
ルPE信号に変換する場合の、従来技術による動
作を説明するための波形図である。第７図ａに示
されるように、従来は、第１図又は第３図の入力
端子１に入力されたアナログPE波形８０から所
定時間だけ遅延された遅延波形８１を得、これら
の波形のピーク近傍における交差点８２，８３，
８４，８５，…を検出し、これらピーク交差点の
検出に応じて論理「１」から論理「０」に又はそ
の逆に反転する、第７図ｂに示されるデイジタル
PE信号を得ていた。この従来技術によれば、読
出されたアナログPE信号のピーク点がシフトし
ていてもそのシフトの補償なしにデイジタルPE
信号を得るのでこれをNRZ信号に復調するとデ
ータ誤りとなる事がある。
これに対して本発明においては、第８図ａ，ｂ
の波形図に示されるように、アナログ的にピーク
シフトを補償し、このようにしてピークシフトが
補償されたデイジタルPE信号をうるようにして
いる。そのための手段として、第８図において、
アナログPE信号８０が零電位となる零交差点８
７，８８，８９，９０，９１，…をそれぞれ検出
し、零交差点におけるアナログPE信号８０の傾
きの大小に応じて遅延波形８６の遅延量を調節す
ることにより、ピークシフトを補償している。す
なわち、零交差点における傾きが大の場合（例え
ば零交差点９０）はアナログPE信号のピーク点
が遅れているので、遅延波形８６の遅延量を少な
くし、傾きが小の場合（例えば零交差点８９）は
ピーク点が進んでいるので、遅延量を多くしてい
る。こうして、遅延量が調節された遅延波形８６
とアナログPE信号８０とのピーク近傍における
交差点から、第８図ｂに示される、ピークシフト
が補償されたデイジタルPE信号が得られる。
の波形図に示されるように、アナログ的にピーク
シフトを補償し、このようにしてピークシフトが
補償されたデイジタルPE信号をうるようにして
いる。そのための手段として、第８図において、
アナログPE信号８０が零電位となる零交差点８
７，８８，８９，９０，９１，…をそれぞれ検出
し、零交差点におけるアナログPE信号８０の傾
きの大小に応じて遅延波形８６の遅延量を調節す
ることにより、ピークシフトを補償している。す
なわち、零交差点における傾きが大の場合（例え
ば零交差点９０）はアナログPE信号のピーク点
が遅れているので、遅延波形８６の遅延量を少な
くし、傾きが小の場合（例えば零交差点８９）は
ピーク点が進んでいるので、遅延量を多くしてい
る。こうして、遅延量が調節された遅延波形８６
とアナログPE信号８０とのピーク近傍における
交差点から、第８図ｂに示される、ピークシフト
が補償されたデイジタルPE信号が得られる。
第９図は第８図について説明した動作を行わせ
るためのピークシフト補償回路の１実施例のブロ
ツク図である。第９図の回路は、第１図又は第３
図の回路に含まれるAD変換回路２として用いら
れる。第９図において、入力端子１に入力された
アナログPE信号が零電位となる零交差点を零交
差点検出回路９２によつて検出し、零交差点の検
出に応じて駆動するタイマ９３によつて、零交差
点検出時から所定時間経過後に、基準電圧が演算
増幅器９４の第１の入力に与えられ、この基準電
圧とアナログPE信号の電圧が比較される。アナ
ログPE信号電圧と基準電圧との差は、アナログ
波形の零交差点における傾きの大きさと対応して
おり、その差に応じて遅延量調節用の電圧がタイ
マ９３の出力タイミングに応じて演算増幅器９４
から遅延回路９５に与えられ、それにより、アナ
ログPE信号は遅延量調節用電圧の値に応じた遅
延を受けて演算増幅器９６に入力され、遅延され
ないアナログPE信号電圧と比較され、次いで遅
延されたアナログPE信号が元のアナログPE信号
電圧より大の場合は論理「１」が小の場合は論理
「０」が出力される。
るためのピークシフト補償回路の１実施例のブロ
ツク図である。第９図の回路は、第１図又は第３
図の回路に含まれるAD変換回路２として用いら
れる。第９図において、入力端子１に入力された
アナログPE信号が零電位となる零交差点を零交
差点検出回路９２によつて検出し、零交差点の検
出に応じて駆動するタイマ９３によつて、零交差
点検出時から所定時間経過後に、基準電圧が演算
増幅器９４の第１の入力に与えられ、この基準電
圧とアナログPE信号の電圧が比較される。アナ
ログPE信号電圧と基準電圧との差は、アナログ
波形の零交差点における傾きの大きさと対応して
おり、その差に応じて遅延量調節用の電圧がタイ
マ９３の出力タイミングに応じて演算増幅器９４
から遅延回路９５に与えられ、それにより、アナ
ログPE信号は遅延量調節用電圧の値に応じた遅
延を受けて演算増幅器９６に入力され、遅延され
ないアナログPE信号電圧と比較され、次いで遅
延されたアナログPE信号が元のアナログPE信号
電圧より大の場合は論理「１」が小の場合は論理
「０」が出力される。
以上の説明から明らかなように、本発明によれ
ばPE信号を比較的簡単な回路でNRZ信号が復調
できると共に、PE信号のピークシフトが補償さ
れるので、変換精度が向上する。
ばPE信号を比較的簡単な回路でNRZ信号が復調
できると共に、PE信号のピークシフトが補償さ
れるので、変換精度が向上する。
なお、本発明は前述の実施例に限るものではな
く、回路要素を同様の機能をもつ他の要素でおき
かえてもよい。
く、回路要素を同様の機能をもつ他の要素でおき
かえてもよい。
第１図は本発明による位相変調信号復調装置の
第１実施例に適用されるPE−NRZ変換回路のブ
ロツク図、第２図ａないしｇは第１図の回路の動
作説明用波形図、第３図は時定数を変化させるよ
うにした本発明の第２実施例に適用されるPE−
NRZ変換回路のブロツク図、第４図イないしリ
は第３図の回路の動作説明用波形図、第５図及び
第６図は第３図の回路に含まれる波形形成回路の
実施例を示すブロツク図、第７図ａ，ｂは従来技
術によるAD変換動作を説明するための波形図、
第８図ａ，ｂは本発明に適用されるピークシフト
補償の動作を説明するための波形図、そして第９
図は第８図に示される動作を行わせるためのピー
クシフト補償回路の１実施例のブロツク図であ
る。 １……入力端子、２……AD変換回路、３……
立上り微分回路、４……立下り微分回路、５……
スイツチ回路、６……オアゲート、７……波形形
成回路、８……立下り微分回路、９……カウン
タ、１０……アンドゲート、１１……フリツプフ
ロツプ、７０……波形形成回路、７１……単安定
マルチバイブレータ、７２……長さ調整回路、７
３……カウンタ、７４……スイツチ回路、８０…
…アナログPE信号、８１……遅延波形、８２，
８３，８４，８５……交差点、８６……遅延波
形、８７，８８，８９，９０，９１……零交差
点、９２……零交差点検出回路、９３……タイ
マ、９４……演算増幅器、９５……遅延回路、９
６……演算増幅器。
第１実施例に適用されるPE−NRZ変換回路のブ
ロツク図、第２図ａないしｇは第１図の回路の動
作説明用波形図、第３図は時定数を変化させるよ
うにした本発明の第２実施例に適用されるPE−
NRZ変換回路のブロツク図、第４図イないしリ
は第３図の回路の動作説明用波形図、第５図及び
第６図は第３図の回路に含まれる波形形成回路の
実施例を示すブロツク図、第７図ａ，ｂは従来技
術によるAD変換動作を説明するための波形図、
第８図ａ，ｂは本発明に適用されるピークシフト
補償の動作を説明するための波形図、そして第９
図は第８図に示される動作を行わせるためのピー
クシフト補償回路の１実施例のブロツク図であ
る。 １……入力端子、２……AD変換回路、３……
立上り微分回路、４……立下り微分回路、５……
スイツチ回路、６……オアゲート、７……波形形
成回路、８……立下り微分回路、９……カウン
タ、１０……アンドゲート、１１……フリツプフ
ロツプ、７０……波形形成回路、７１……単安定
マルチバイブレータ、７２……長さ調整回路、７
３……カウンタ、７４……スイツチ回路、８０…
…アナログPE信号、８１……遅延波形、８２，
８３，８４，８５……交差点、８６……遅延波
形、８７，８８，８９，９０，９１……零交差
点、９２……零交差点検出回路、９３……タイ
マ、９４……演算増幅器、９５……遅延回路、９
６……演算増幅器。
Claims (1)
- 【特許請求の範囲】 １ 位相変調されて磁気記憶媒体に記録された信
号を再生ヘツドで抽出し、復調する位相変調信号
復調装置において、再生ヘツドから読出された信
号の零交差点における傾きを検出し、傾きの大小
に応じて再生ヘツドから読出された信号の遅延信
号の遅延量を減増し、該再生ヘツドから読出され
た信号と該信号の遅延信号との交差点に応じて状
態を反転する信号を出力する手段、該手段の出力
する読出し信号の波形の変化点を検出する変化点
検出手段、該変化点検出手段から出力される変化
点信号により立上り、該読出し信号の半周期より
長く１周期より短い所定時定数で立下る波形を出
力する波形形成手段、及び該波形形成手段の出力
波形の立下りに応じて出力波形の状態を反転させ
る信号復調手段を具備した事を特徴とする位相変
調信号復調装置。 ２ 該波形形成手段がオンの期間に該変化点信号
を受取ると該時定数を短縮するようにした事を特
徴とする特許請求の範囲第１項記載の位相変調信
号復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16578780A JPS5792413A (en) | 1980-11-27 | 1980-11-27 | Demodulation system for phase-modulated signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16578780A JPS5792413A (en) | 1980-11-27 | 1980-11-27 | Demodulation system for phase-modulated signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5792413A JPS5792413A (en) | 1982-06-09 |
| JPS6349286B2 true JPS6349286B2 (ja) | 1988-10-04 |
Family
ID=15818991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16578780A Granted JPS5792413A (en) | 1980-11-27 | 1980-11-27 | Demodulation system for phase-modulated signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5792413A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4608702A (en) * | 1984-12-21 | 1986-08-26 | Advanced Micro Devices, Inc. | Method for digital clock recovery from Manchester-encoded signals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5091311A (ja) * | 1973-12-12 | 1975-07-22 | ||
| JPS54150110A (en) * | 1978-05-17 | 1979-11-26 | Fujitsu Ltd | Data demodulating system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5388114U (ja) * | 1976-11-30 | 1978-07-19 |
-
1980
- 1980-11-27 JP JP16578780A patent/JPS5792413A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5091311A (ja) * | 1973-12-12 | 1975-07-22 | ||
| JPS54150110A (en) * | 1978-05-17 | 1979-11-26 | Fujitsu Ltd | Data demodulating system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5792413A (en) | 1982-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0120568B2 (ja) | ||
| JPS5891514A (ja) | 信号変換回路 | |
| US4564870A (en) | Signal detector of magnetic disk apparatus | |
| JPS6343625Y2 (ja) | ||
| JPS6349286B2 (ja) | ||
| US3581215A (en) | Variable frequency delay line differentiator | |
| JPS6212582B2 (ja) | ||
| JPH0376522B2 (ja) | ||
| JPS63114423A (ja) | デ−タ復調方法 | |
| JPH051010Y2 (ja) | ||
| JPS6338446Y2 (ja) | ||
| JPS58194119A (ja) | デイジタル磁気記録信号再生回路 | |
| SU1277186A1 (ru) | Устройство дл воспроизведени цифровой информации с магнитной ленты | |
| SU838719A1 (ru) | Способ воспроизведени цифровой ин-фОРМАции C НОСиТЕл МАгНиТНОй зАпиСии уСТРОйСТВО дл ЕгО ОСущЕСТВлЕНи | |
| JPS6120941B2 (ja) | ||
| JPS58142398A (ja) | ピツチ制御装置 | |
| RU1827648C (ru) | Устройство дл воспроизведени и контрол коэффициента глубины амплитудной модул ции сигнала воспроизведени носител магнитной записи | |
| KR860002166Y1 (ko) | Mfm 디지탈 복조회로 | |
| SU609054A1 (ru) | Регистрирующее устройство | |
| JP2615539B2 (ja) | データ整形回路 | |
| JPS6136305B2 (ja) | ||
| JPS6361819B2 (ja) | ||
| JPS6117046B2 (ja) | ||
| JPH03108105A (ja) | 磁気記録再生回路 | |
| JPS5822905B2 (ja) | コ−ドシンゴウノソウニユウオヨビ トリダシホウホウ |