JPS58142398A - ピツチ制御装置 - Google Patents
ピツチ制御装置Info
- Publication number
- JPS58142398A JPS58142398A JP57023899A JP2389982A JPS58142398A JP S58142398 A JPS58142398 A JP S58142398A JP 57023899 A JP57023899 A JP 57023899A JP 2389982 A JP2389982 A JP 2389982A JP S58142398 A JPS58142398 A JP S58142398A
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- Japan
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- Pending
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は音声信号を任意のピッチで再生する音声信号の
ピッチ制御装置に関する。
ピッチ制御装置に関する。
たとえばテープレコーダに記録した内容を記録時間よ〕
も短時間で再生する場合、単にテープの走行速度を早く
しただけでは音声のピッチが変化して明僚度が低下する
問題がある。を九逆に歌の伴奏等では同一再生時間で任
意のピ。
も短時間で再生する場合、単にテープの走行速度を早く
しただけでは音声のピッチが変化して明僚度が低下する
問題がある。を九逆に歌の伴奏等では同一再生時間で任
意のピ。
チに変換できることも望まれている。
本発明は上記の事情に鑑みてなされたもので任意のピッ
チで音声信号を再生でき、しかも再生時に不自然さを生
じないようにすることができる音声信号のピッチ制御装
置を提供すること上目的とするものである。
チで音声信号を再生でき、しかも再生時に不自然さを生
じないようにすることができる音声信号のピッチ制御装
置を提供すること上目的とするものである。
以下本発明の一実施例を第１図に示すプロ。
り図を参照して詳細に説明する。第１図においてマイク
ロフォンの出力信号は増幅器１を介して、外部器機の出
力信号Ｆｉ直接、切換器２に与えられて任意に選択され
る。そして切換器２で選択した信号はローノ臂スフィル
タ３ｔ−介してサンプルホールド回路４でサンプルホー
ルドされ、さらにＡ／Ｄ変換器５でデジタル信号に変換
された債、う、子回路６にう、チされる。そしてこのう
、子回路６の出力信号は相補的に動作する＠１．第２の
Ｉ１０切換器７．８の一方を介して。
ロフォンの出力信号は増幅器１を介して、外部器機の出
力信号Ｆｉ直接、切換器２に与えられて任意に選択され
る。そして切換器２で選択した信号はローノ臂スフィル
タ３ｔ−介してサンプルホールド回路４でサンプルホー
ルドされ、さらにＡ／Ｄ変換器５でデジタル信号に変換
された債、う、子回路６にう、チされる。そしてこのう
、子回路６の出力信号は相補的に動作する＠１．第２の
Ｉ１０切換器７．８の一方を介して。
たとえば１にバイトの第１．第２のメモリ９゜１０の一
方へ書き込まれる。またこのとき、他方ＯＩ １０切換
器を介して読み出された他方のメモリに書き込まれたデ
ータはＤ／Ａ変換器１１でアナログ信号に変換されロー
パスフィルタ１２を介して出力端子から出力される。
方へ書き込まれる。またこのとき、他方ＯＩ １０切換
器を介して読み出された他方のメモリに書き込まれたデ
ータはＤ／Ａ変換器１１でアナログ信号に変換されロー
パスフィルタ１２を介して出力端子から出力される。
そして１３は、制御回路でローノやスフィルタ３、Ｊ２
から出力される入・出力の各アナログ信号のゼロクロス
点および書き込み用アドレスカウンタ１４、読み出し用
アドレスカウンタ１５が所定のカウント値、たとえば７
６８番地に達したことに応じて各Ｉ１０切換器７．８０
入・出力切換、各メモリ９，１００読み出し、書き込み
の制御および各アドレスカラ／り１４゜１５のリセット
操作を行なう。
から出力される入・出力の各アナログ信号のゼロクロス
点および書き込み用アドレスカウンタ１４、読み出し用
アドレスカウンタ１５が所定のカウント値、たとえば７
６８番地に達したことに応じて各Ｉ１０切換器７．８０
入・出力切換、各メモリ９，１００読み出し、書き込み
の制御および各アドレスカラ／り１４゜１５のリセット
操作を行なう。
すなわち制御回路１３は第１のアンドゲートφＩ ＡＮ
Ｄによシ書き込み用アドレスカウンタ１４のアドレス線
Ａｓ、Ａ、が１Ｈ”、すなわちそのカウント値が７６８
番地を越えかつ＠１のゼロクロスコンバレータナＩ Ｃ
ＭＰで入力信号のゼロクロスを検出すると、この検出信
号を微分する第１の微分回路◆１ 、Ｄ Ｆの出力を与
えられる第２のアンドｆ−）φ２ ＡＮＤの論理条件を
成立させ第１のフリ、ｆフロ、ｆ４１ Ｆ ＦＹｒセッ
トする。そしてこの第１ｖフリツゾ２０ツｌ◆ＩＦＦの
Ｑ出力ｔ−＠３のアンドｒ−）す３ＡＮＤの一方の入力
へ与え、この他方の入力へ出力信号のゼロクロスを検出
する第２のゼロクロスコンバレータナメータ 路す２ＤＦで微分して与え、この論理条件が成立する毎
に第２のフリ、デフロケブナ２ＦＦの出力Ｑ、Ｑｔ反転
させる。そしてこの第２のフリ、ノフロ、ｆす２ＦＦの
Ｑ、Ｑ出力にょシ各牛 Ｉ１０切換器１，８人・出力切換、各メモリ９゜１００
読み出し、書き込みの制御および各アドレスカウンタ１
４．ＩＢと各メモリ９．ｌＯＯ間で切換えを行なうアド
レス切換１６の切換えを制御する。ｉ九第２のフリ、デ
フロ、デ＋２ＦＦのＱ出力を第３の微分回路◆３０Ｆで
微分して、第１のフリップフロ、ｆすＩＦＦ、第３のフ
リ、デフロ、デφ３Ｆ’Ｆの各リセット端子およびオア
グー）ＯＲの一方の入力へ与える。
Ｄによシ書き込み用アドレスカウンタ１４のアドレス線
Ａｓ、Ａ、が１Ｈ”、すなわちそのカウント値が７６８
番地を越えかつ＠１のゼロクロスコンバレータナＩ Ｃ
ＭＰで入力信号のゼロクロスを検出すると、この検出信
号を微分する第１の微分回路◆１ 、Ｄ Ｆの出力を与
えられる第２のアンドｆ−）φ２ ＡＮＤの論理条件を
成立させ第１のフリ、ｆフロ、ｆ４１ Ｆ ＦＹｒセッ
トする。そしてこの第１ｖフリツゾ２０ツｌ◆ＩＦＦの
Ｑ出力ｔ−＠３のアンドｒ−）す３ＡＮＤの一方の入力
へ与え、この他方の入力へ出力信号のゼロクロスを検出
する第２のゼロクロスコンバレータナメータ 路す２ＤＦで微分して与え、この論理条件が成立する毎
に第２のフリ、デフロケブナ２ＦＦの出力Ｑ、Ｑｔ反転
させる。そしてこの第２のフリ、ノフロ、ｆす２ＦＦの
Ｑ、Ｑ出力にょシ各牛 Ｉ１０切換器１，８人・出力切換、各メモリ９゜１００
読み出し、書き込みの制御および各アドレスカウンタ１
４．ＩＢと各メモリ９．ｌＯＯ間で切換えを行なうアド
レス切換１６の切換えを制御する。ｉ九第２のフリ、デ
フロ、デ＋２ＦＦのＱ出力を第３の微分回路◆３０Ｆで
微分して、第１のフリップフロ、ｆすＩＦＦ、第３のフ
リ、デフロ、デφ３Ｆ’Ｆの各リセット端子およびオア
グー）ＯＲの一方の入力へ与える。
したがって＠１．＠３の各フリ、デフロ、ｆφＩＦＦ、
會３ＦＦはそれぞれ書き込みを停正され、同時に読み出
し用アドレスカウンタ１５０カウント値をリセットする
。また読み出し用アドレスカウンタ１５は、第４のアン
ドｒ −１會４ ＡＮＤによりそのカウント値が７６８
番地に達した後に読み出し信号のゼロクロスの条件が＠
５のアンドグートナ５ ＡＮＤで成立したときにもリセ
ットされる。
會３ＦＦはそれぞれ書き込みを停正され、同時に読み出
し用アドレスカウンタ１５０カウント値をリセットする
。また読み出し用アドレスカウンタ１５は、第４のアン
ドｒ −１會４ ＡＮＤによりそのカウント値が７６８
番地に達した後に読み出し信号のゼロクロスの条件が＠
５のアンドグートナ５ ＡＮＤで成立したときにもリセ
ットされる。
そして１７は書き込み用アドレスカウンタＪ４に対して
サンプルホールド回路４のサンゾルレートに対応する所
定周波数のクロック信号を与える書き込み用クロ、り発
生器、１８はビ、チ制御器１９の設定値に応じたクロッ
ク信号を与える読み出し用クロ、り発生器である。
サンプルホールド回路４のサンゾルレートに対応する所
定周波数のクロック信号を与える書き込み用クロ、り発
生器、１８はビ、チ制御器１９の設定値に応じたクロッ
ク信号を与える読み出し用クロ、り発生器である。
このような構成において、第２図に示すタイムチャート
を参照して動作ｔ−ｉｔｔ、明すると、入力信号（ｌｌ
ＥＺ図（ａ））ＯＡ信号部分が到来すると該信号が＠Ｏ
ｍレベルを通過する毎に＠１のゼロクロスコン）４レー
タナＩ ＣＭＰの出力（第２図（ｂ） ）は反転し、こ
の反転時に第１の微分回路◆ＩＤＦから微分出力（第２
図（Ｃ））が出力される。そして、制御回路１３によっ
て選択された一方のメモリには上記入力信号をデジタル
変換したデジタル信号が、書き込み用クロック発生器１
７の出力に同期して順次に書き込まれる。そして、書き
込み用アドレスカウンタ１４のカウント値が７６８番地
を越えると、それによって、第１のアンドゲートφＩ
ＡＮＤの出力（第２図（ｄ））は＠Ｈ”となる。そして
この後、第１のフリップフロップ◆ＩＦＦのＱ出力（第
２図（・））は＠１の微分回路φＩＤＦの最初の微分／
ｌルスに応動して反転する。そしてこの状態で読み出し
信号（＠２図（ｆ） ）がゼロクロスし、第２のゼロク
ロスコンノ９レータ舎２０ＭＰの出力（第２図（ＪＩ）
）によりｔｓ２の微分回路す２ＤＦから微分／ｌｌスス
出力されると第３のアンドゲート◆３ ＡＮＤは論理条
件を満たしてＲ／Ｗ切換１４ルス（第２図（ｊ））が出
力し第２のフリップフロップφ２ＦＦの出力Ｑ、Ｑ出力
（第２図伽））は反転し、この微分出力（第２図（４）
によυ第３のフリツデフロツ！÷３ＦＦもリセットされ
る。この後、入力信号の最初のゼロクロスで書き込み側
のメモリにデジタル変換された入力信号が書き込まれ、
また読み出し側のメモリからは記憶されたデータが任意
のクロ、り信号で順次に読み出・される。
を参照して動作ｔ−ｉｔｔ、明すると、入力信号（ｌｌ
ＥＺ図（ａ））ＯＡ信号部分が到来すると該信号が＠Ｏ
ｍレベルを通過する毎に＠１のゼロクロスコン）４レー
タナＩ ＣＭＰの出力（第２図（ｂ） ）は反転し、こ
の反転時に第１の微分回路◆ＩＤＦから微分出力（第２
図（Ｃ））が出力される。そして、制御回路１３によっ
て選択された一方のメモリには上記入力信号をデジタル
変換したデジタル信号が、書き込み用クロック発生器１
７の出力に同期して順次に書き込まれる。そして、書き
込み用アドレスカウンタ１４のカウント値が７６８番地
を越えると、それによって、第１のアンドゲートφＩ
ＡＮＤの出力（第２図（ｄ））は＠Ｈ”となる。そして
この後、第１のフリップフロップ◆ＩＦＦのＱ出力（第
２図（・））は＠１の微分回路φＩＤＦの最初の微分／
ｌルスに応動して反転する。そしてこの状態で読み出し
信号（＠２図（ｆ） ）がゼロクロスし、第２のゼロク
ロスコンノ９レータ舎２０ＭＰの出力（第２図（ＪＩ）
）によりｔｓ２の微分回路す２ＤＦから微分／ｌｌスス
出力されると第３のアンドゲート◆３ ＡＮＤは論理条
件を満たしてＲ／Ｗ切換１４ルス（第２図（ｊ））が出
力し第２のフリップフロップφ２ＦＦの出力Ｑ、Ｑ出力
（第２図伽））は反転し、この微分出力（第２図（４）
によυ第３のフリツデフロツ！÷３ＦＦもリセットされ
る。この後、入力信号の最初のゼロクロスで書き込み側
のメモリにデジタル変換された入力信号が書き込まれ、
また読み出し側のメモリからは記憶されたデータが任意
のクロ、り信号で順次に読み出・される。
ここで第２図に示すようにピッチアップの動作、すなわ
ち書き込み側のクロック信号の周波数に比して読み出し
側のクロ、り信号の周波数の方が高い場合は、書き込み
用アドレスカウンタ１４のカウント値が７６８８地に達
しないうちに読み出し用アドレスカウンタ１５０カウン
ト値が７６８番地に達してしまう。そこで絖み出し用ア
ドレスカウンタ１５のカウント値が７６８番地に達して
第４のアンドゲート、す４，４ＡＮＤの出力（第２図ｈ
） ）が条件を満たした後、読み出し信号の最初のゼロ
クロスで第５のアンドゲートφ５ムＮＤの条件を満九し
てリセット信号（４ｇ２図（ｎ））によシ読み出し用カ
ウンタ１５をリセットして、再び同一内容υ読み出しを
行なう。
ち書き込み側のクロック信号の周波数に比して読み出し
側のクロ、り信号の周波数の方が高い場合は、書き込み
用アドレスカウンタ１４のカウント値が７６８８地に達
しないうちに読み出し用アドレスカウンタ１５０カウン
ト値が７６８番地に達してしまう。そこで絖み出し用ア
ドレスカウンタ１５のカウント値が７６８番地に達して
第４のアンドゲート、す４，４ＡＮＤの出力（第２図ｈ
） ）が条件を満たした後、読み出し信号の最初のゼロ
クロスで第５のアンドゲートφ５ムＮＤの条件を満九し
てリセット信号（４ｇ２図（ｎ））によシ読み出し用カ
ウンタ１５をリセットして、再び同一内容υ読み出しを
行なう。
またぎ、チダウンの動作の場合は＠４のアンドゲートφ
４ ＡＮＤ、、、が条件を満たすことはないので第３の
アンドゲートΦ３ ＡＮＤの出力により第２のツリ、デ
フロアブナ２ＦＦが反転して読み出し用アドレスカウン
タ１５のリセットがなされる。
４ ＡＮＤ、、、が条件を満たすことはないので第３の
アンドゲートΦ３ ＡＮＤの出力により第２のツリ、デ
フロアブナ２ＦＦが反転して読み出し用アドレスカウン
タ１５のリセットがなされる。
すなわち、読み出し、書き込みの切換は、書き込みメモ
リの番地が７６８１１地を越え、かつ入力信号が少なく
とも１回はゼロクロスし九後に絖み出し信号がゼロクロ
スした瞬間になされる。そして書き込みの開始は読み出
し、書き込みの切換えがなされた後、入力信号が最初に
ゼロクロスした時点で書き込み用アドレスカウンタ１４
をリセットして０番地から行なう。また読み出しメモリ
の番地が７６８番地をこえても読み出し、書き込みの切
換がなされないときは、読み出し信号のゼロクロスに応
動して読み出し用アドレスカウンタをリセ、トシてその
０１Ｍ地から再び同一内容を読み出すことになる。゛し
たがって信号の読み出し、書き込みの切換えは常にゼロ
クロスに応動してなされ任意のレベルで切換える場合の
ようにクリ、り音を生じることもなく、自然な聴感で任
意のピッチで再生することができる。
リの番地が７６８１１地を越え、かつ入力信号が少なく
とも１回はゼロクロスし九後に絖み出し信号がゼロクロ
スした瞬間になされる。そして書き込みの開始は読み出
し、書き込みの切換えがなされた後、入力信号が最初に
ゼロクロスした時点で書き込み用アドレスカウンタ１４
をリセットして０番地から行なう。また読み出しメモリ
の番地が７６８番地をこえても読み出し、書き込みの切
換がなされないときは、読み出し信号のゼロクロスに応
動して読み出し用アドレスカウンタをリセ、トシてその
０１Ｍ地から再び同一内容を読み出すことになる。゛し
たがって信号の読み出し、書き込みの切換えは常にゼロ
クロスに応動してなされ任意のレベルで切換える場合の
ようにクリ、り音を生じることもなく、自然な聴感で任
意のピッチで再生することができる。
したがって、たとえばテープレコーダの記録内容をピッ
チを変化させることなく任意の時間で再生でき、あるい
は楽器の演奏内容を任意のピッチに変換できる等、種々
の用途が考えられる。
チを変化させることなく任意の時間で再生でき、あるい
は楽器の演奏内容を任意のピッチに変換できる等、種々
の用途が考えられる。
なお上記実施例ではロー・奢スフィルタ３゜１２のアナ
ログ出力信号からゼロクロスを検出するようにしたがこ
れをデジタル信号の段階で行なってもよいこ−とは勿論
である。
ログ出力信号からゼロクロスを検出するようにしたがこ
れをデジタル信号の段階で行なってもよいこ−とは勿論
である。
以上詳述したように本発明は、一対のメモリの一方に、
デジタル変換したアナログ信号を書き込み、他方のメモ
リからは任意のクロ、り信号で読み出すようにしたもの
において、書き込み、読み出しの切換を書き込み側のメ
モリが所定の番地に達し、入力信号がゼロクロスした後
出力信号がゼロクロスした時点で行ない、かつ読み出し
側のメモリが所定の番地に達すると出力信号のゼロクロ
スした時に読み出し側のアドレスカウンタをリセットし
て同一内容を再び絖み出すようにしたものである。した
がって書き込み、読み出しの切換時にクリ、クノイズ等
を生じることもなく自然な聴感で任意のピッチに音声信
号を変換することができるピッチ制御装＃を提供するこ
とができる。
デジタル変換したアナログ信号を書き込み、他方のメモ
リからは任意のクロ、り信号で読み出すようにしたもの
において、書き込み、読み出しの切換を書き込み側のメ
モリが所定の番地に達し、入力信号がゼロクロスした後
出力信号がゼロクロスした時点で行ない、かつ読み出し
側のメモリが所定の番地に達すると出力信号のゼロクロ
スした時に読み出し側のアドレスカウンタをリセットし
て同一内容を再び絖み出すようにしたものである。した
がって書き込み、読み出しの切換時にクリ、クノイズ等
を生じることもなく自然な聴感で任意のピッチに音声信
号を変換することができるピッチ制御装＃を提供するこ
とができる。
＠１図は本発明の一実施例を示すプロ、り図、第２図は
上記実施例の動作を説明するタイムチャートである。 ４・・・サンプルホールド回路、５・・・Ａ／Ｄ変換器
、７．８・・・Ｉ １０切換器、９．１０・・・メモリ
、１１・・・Ｄ／Ａ変換器、１３・・・制御回路、１４
・・・書き込み用アドレスカウンタ、１５・・・読み出
し用アドレスカウンタ、１６・・・アドレス切換器、１
７゜１８・・・クロ、り発生器。
上記実施例の動作を説明するタイムチャートである。 ４・・・サンプルホールド回路、５・・・Ａ／Ｄ変換器
、７．８・・・Ｉ １０切換器、９．１０・・・メモリ
、１１・・・Ｄ／Ａ変換器、１３・・・制御回路、１４
・・・書き込み用アドレスカウンタ、１５・・・読み出
し用アドレスカウンタ、１６・・・アドレス切換器、１
７゜１８・・・クロ、り発生器。
Claims (1)
- 【特許請求の範囲】 入力信号をデジタル信号に変換するアナログ−デジタル
変換器と、このアナログ−デジタル変換器から与えられ
るデジタル信号を一対のメモリの１万へ与えて書き込む
とともに他方のメモリから読み出すように切換えるＩ１
０切換器と、このＩ１０切換器を介して読み出したデジ
タル信号をアナログ信号に変換して出力するデジタル−
アナログ変換器と、書き込み側のメモリに対して一定の
クロック信号でアドレスを選択する信号を与える書き込
み用アドレスカウンタと。 読み出し側のメモリに対して任意のクロ、り信号でアド
レスを選択する信号を与える読み出し用アドレスカウン
タと、入・出力信号および各カウンタのカウント値を与
えられ書き込み用アドレスカウンタの値が所定値を越え
かつ入力信号がゼロクロスし友後に出力信号がゼロクロ
スし九時点で読み出し、書き込みの切換を行なうととも
に読み出し用アドレスカウンタの値が所定値を越えても
読み出し、書き込みの切換えのなされないときはこの後
出力信号のゼロクロスに応動して読み出し用アドレスカ
ウンタをリセットして同一内容を再び読み出すように制
御する制御回路とを具備するピッチ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023899A JPS58142398A (ja) | 1982-02-17 | 1982-02-17 | ピツチ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023899A JPS58142398A (ja) | 1982-02-17 | 1982-02-17 | ピツチ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142398A true JPS58142398A (ja) | 1983-08-24 |
Family
ID=12123305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023899A Pending JPS58142398A (ja) | 1982-02-17 | 1982-02-17 | ピツチ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142398A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064400A (ja) * | 1983-09-20 | 1985-04-12 | 三洋電機株式会社 | 音声合成装置 |
| JPS6064399A (ja) * | 1983-09-19 | 1985-04-12 | 三洋電機株式会社 | 音声合成装置 |
| JPS6065384U (ja) * | 1983-10-13 | 1985-05-09 | 株式会社明電舎 | 可変ピツチプロペラ駆動装置 |
-
1982
- 1982-02-17 JP JP57023899A patent/JPS58142398A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064399A (ja) * | 1983-09-19 | 1985-04-12 | 三洋電機株式会社 | 音声合成装置 |
| JPH0422278B2 (ja) * | 1983-09-19 | 1992-04-16 | Sanyo Electric Co | |
| JPS6064400A (ja) * | 1983-09-20 | 1985-04-12 | 三洋電機株式会社 | 音声合成装置 |
| JPH0422279B2 (ja) * | 1983-09-20 | 1992-04-16 | Sanyo Electric Co | |
| JPS6065384U (ja) * | 1983-10-13 | 1985-05-09 | 株式会社明電舎 | 可変ピツチプロペラ駆動装置 |
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